JPH1019974A - 半導体試験装置およびこの試験装置を用いた試験方法 - Google Patents
半導体試験装置およびこの試験装置を用いた試験方法Info
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- JPH1019974A JPH1019974A JP8167690A JP16769096A JPH1019974A JP H1019974 A JPH1019974 A JP H1019974A JP 8167690 A JP8167690 A JP 8167690A JP 16769096 A JP16769096 A JP 16769096A JP H1019974 A JPH1019974 A JP H1019974A
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Abstract
(57)【要約】
【課題】部分Ｉ／Ｏ良品の試験や、電源印可時にノイズ
による入出力ピンの誤動作によって他の被試験半導体装
置の試験結果が不具合にならないようにすることと、Ｉ
／Ｏ良品の選別工数の削減を図る。 【解決手段】スキャン信号発生回路３と電源発生回路５
をスキャン信号制御回路１から出力する選択命令信号９
により、バーンインボード上に配置された被試験半導体
装置の１列ごとに同期してスキャン信号とＶＣＣのＯＮ
／ＯＦＦを可能とする。これにより、Ｉ／Ｏ部分不良品
等の試験実行時、他の良品の試験への影響を防ぐ。ま
た、ボード単位でＩ／Ｏ別の不良結果を格納するＩ／Ｏ
不良データ格納メモリ１５と、この不良データ格納メモ
リに書き込み制御を行う論理回路１４を設け、Ｉ／Ｏ不
良データ格納メモリの結果を読み出す最終結果読み出し
回路１６を備えることにより部分Ｉ／Ｏ良品の選別を容
易にする。
による入出力ピンの誤動作によって他の被試験半導体装
置の試験結果が不具合にならないようにすることと、Ｉ
／Ｏ良品の選別工数の削減を図る。 【解決手段】スキャン信号発生回路３と電源発生回路５
をスキャン信号制御回路１から出力する選択命令信号９
により、バーンインボード上に配置された被試験半導体
装置の１列ごとに同期してスキャン信号とＶＣＣのＯＮ
／ＯＦＦを可能とする。これにより、Ｉ／Ｏ部分不良品
等の試験実行時、他の良品の試験への影響を防ぐ。ま
た、ボード単位でＩ／Ｏ別の不良結果を格納するＩ／Ｏ
不良データ格納メモリ１５と、この不良データ格納メモ
リに書き込み制御を行う論理回路１４を設け、Ｉ／Ｏ不
良データ格納メモリの結果を読み出す最終結果読み出し
回路１６を備えることにより部分Ｉ／Ｏ良品の選別を容
易にする。
Description
【０００１】
【発明の属する技術分野】半導体試験装置およびこの試
験装置を用いた試験方法に関し、特にテストバーンイン
試験における選別試験の工数を低減する半導体試験装置
およびこの試験装置を用いた試験方法に関する。
験装置を用いた試験方法に関し、特にテストバーンイン
試験における選別試験の工数を低減する半導体試験装置
およびこの試験装置を用いた試験方法に関する。
【０００２】
【従来の技術】この種のバーインテストに適用する従来
の半導体試験装置は、その一例の構成をブロック図で示
した図６、およびバーンインボードの構成をブロック図
で示した図７を併せて参照すると、スキャン信号用クロ
ック１２を発生させるスキャン信号生成回路２と、供給
されたスキャン信号用クロック１２からバーンインボー
ド６にスキャン信号１〜ｍをそれぞれ供給するスキャン
信号発生回路３と、スキャン信号１〜ｍをバーンインボ
ード６の１列ごとに選択して供給（ＯＮ）／停止（ＯＦ
Ｆ）をコントロールするための選択命令信号９をスキャ
ン信号発生回路３に出力するスキャン信号制御回路１
と、バーンインボードに電源電圧ＶＣＣ１を供給する電
源発生装置５と、その他の被試験半導体装置用の制御信
号等の共通信号１０を発生しバーンインボード６に供給
する共通信号発生回路７と、バーンインボード６に供給
またはバーンインボード６から出力されるテストデータ
入出力信号Ｉ／Ｏ１〜ｎの入出力を制御するテストデー
タ入出力回路８と、バーンインボード６とを有する。
の半導体試験装置は、その一例の構成をブロック図で示
した図６、およびバーンインボードの構成をブロック図
で示した図７を併せて参照すると、スキャン信号用クロ
ック１２を発生させるスキャン信号生成回路２と、供給
されたスキャン信号用クロック１２からバーンインボー
ド６にスキャン信号１〜ｍをそれぞれ供給するスキャン
信号発生回路３と、スキャン信号１〜ｍをバーンインボ
ード６の１列ごとに選択して供給（ＯＮ）／停止（ＯＦ
Ｆ）をコントロールするための選択命令信号９をスキャ
ン信号発生回路３に出力するスキャン信号制御回路１
と、バーンインボードに電源電圧ＶＣＣ１を供給する電
源発生装置５と、その他の被試験半導体装置用の制御信
号等の共通信号１０を発生しバーンインボード６に供給
する共通信号発生回路７と、バーンインボード６に供給
またはバーンインボード６から出力されるテストデータ
入出力信号Ｉ／Ｏ１〜ｎの入出力を制御するテストデー
タ入出力回路８と、バーンインボード６とを有する。
【０００３】バーンインボード６は、スキャン信号発生
回路３から供給されたスキャン信号１〜ｍをマトリクス
状に配置して実装された被試験半導体装置（ＩＣ１１〜
ｍｎ）のＸ軸方向の行単位に、スキャン信号１はＩＣ１
１〜ＩＣ１ｎに、スキャン信号２はＩＣ２１〜ＩＣ２ｎ
に、スキャン信号ｍはＩＣｍ１〜ＩＣｍｎにそれぞれ供
給し、Ｙ軸方向の列単位に、テストデータＩ／Ｏ１はＩ
Ｃ１１〜ＩＣｍ１に、テストデータＩ／Ｏ２はＩＣ１２
〜ＩＣｍ２に、テストデータＩ／ＯｎはＩＣ１ｎ〜ＩＣ
ｍｎにそれぞれ供給し、共通信号１０および電源電圧Ｖ
ＣＣ０は全ての半導体装置ＩＣ１１〜ＩＣｍｎにそれぞ
れ共通に供給するように配線して構成される。
回路３から供給されたスキャン信号１〜ｍをマトリクス
状に配置して実装された被試験半導体装置（ＩＣ１１〜
ｍｎ）のＸ軸方向の行単位に、スキャン信号１はＩＣ１
１〜ＩＣ１ｎに、スキャン信号２はＩＣ２１〜ＩＣ２ｎ
に、スキャン信号ｍはＩＣｍ１〜ＩＣｍｎにそれぞれ供
給し、Ｙ軸方向の列単位に、テストデータＩ／Ｏ１はＩ
Ｃ１１〜ＩＣｍ１に、テストデータＩ／Ｏ２はＩＣ１２
〜ＩＣｍ２に、テストデータＩ／ＯｎはＩＣ１ｎ〜ＩＣ
ｍｎにそれぞれ供給し、共通信号１０および電源電圧Ｖ
ＣＣ０は全ての半導体装置ＩＣ１１〜ＩＣｍｎにそれぞ
れ共通に供給するように配線して構成される。
【０００４】なお、バーンインボード６上の被試験半導
体装置ＩＣ１１〜ＩＣｍｎはコンタクトピンを有するソ
ケットに搭載されており、ソケットのコンタクトピンが
プリント配線板に形成されたプリント配線にハンダ付け
され、かつプリント配線に各種信号が供給されるように
配線されている。
体装置ＩＣ１１〜ＩＣｍｎはコンタクトピンを有するソ
ケットに搭載されており、ソケットのコンタクトピンが
プリント配線板に形成されたプリント配線にハンダ付け
され、かつプリント配線に各種信号が供給されるように
配線されている。
【０００５】スキャン信号用クロック１２は、スキャン
信号発生回路３によりスキャン信号１〜ｍとして順番に
出力されるが、通常、被試験半導体装置のアドレスを選
択しリード／ライト動作を活性化させる信号ピンに配線
されている。
信号発生回路３によりスキャン信号１〜ｍとして順番に
出力されるが、通常、被試験半導体装置のアドレスを選
択しリード／ライト動作を活性化させる信号ピンに配線
されている。
【０００６】実際に試験を実行する場合には、スキャン
信号１〜ｍ以外の制御信号（共通信号１０）、電源ＶＣ
Ｃ０、接地電位（ＧＮＤ）がソケットに実装された被試
験半導体装置ＩＣ１１〜ＩＣｍｎに対しそれぞれ共通に
印可され、スキャン信号１〜ｍは、選択命令信号９によ
り制御されるスキャン信号発生回路３で指定された列の
被試験半導体装置に１列ごとに印可される。
信号１〜ｍ以外の制御信号（共通信号１０）、電源ＶＣ
Ｃ０、接地電位（ＧＮＤ）がソケットに実装された被試
験半導体装置ＩＣ１１〜ＩＣｍｎに対しそれぞれ共通に
印可され、スキャン信号１〜ｍは、選択命令信号９によ
り制御されるスキャン信号発生回路３で指定された列の
被試験半導体装置に１列ごとに印可される。
【０００７】図６、図７および信号印可のタイミングチ
ャートを示した図８を併せて参照すると、スキャン信号
１〜ｍが順番に供給される各列の被試験半導体装置は、
スキャン信号に対しマトリクス状に配線された入出力信
号Ｉ／Ｏ１〜ｎを通じてテストデータの書き込み／読み
出しの試験が実行される。このときテストデータ入出力
信号Ｉ／Ｏ１〜ｎに注目すると、例えばスキャン信号１
がアクティブになり他のスキャン信号２〜ｍが非アクテ
ィブのとき、他の列（２〜ｍ）の被試験半導体装置ＩＣ
２１〜ＩＣ２ｍのＩ／Ｏピンは、スキャン信号２〜ｍが
印可されていないためフローティング状態となってお
り、見かけ上試験実行中の被試験半導体装置ＩＣ１１〜
ＩＣ１ｎのデータのリード／ライトの専用ラインとな
る。
ャートを示した図８を併せて参照すると、スキャン信号
１〜ｍが順番に供給される各列の被試験半導体装置は、
スキャン信号に対しマトリクス状に配線された入出力信
号Ｉ／Ｏ１〜ｎを通じてテストデータの書き込み／読み
出しの試験が実行される。このときテストデータ入出力
信号Ｉ／Ｏ１〜ｎに注目すると、例えばスキャン信号１
がアクティブになり他のスキャン信号２〜ｍが非アクテ
ィブのとき、他の列（２〜ｍ）の被試験半導体装置ＩＣ
２１〜ＩＣ２ｍのＩ／Ｏピンは、スキャン信号２〜ｍが
印可されていないためフローティング状態となってお
り、見かけ上試験実行中の被試験半導体装置ＩＣ１１〜
ＩＣ１ｎのデータのリード／ライトの専用ラインとな
る。
【０００８】１列目の被試験半導体装置ＩＣ１１〜ＩＣ
１ｎの試験が終了すると、スキャン信号制御回路１から
の選択命令信号９によりスキャン信号発生回路３が次の
２列目の被試験半導体装置ＩＣ２１〜ＩＣ２ｎにスキャ
ン信号を印可して試験を行ない、これを順次繰り返して
試験が実行される。
１ｎの試験が終了すると、スキャン信号制御回路１から
の選択命令信号９によりスキャン信号発生回路３が次の
２列目の被試験半導体装置ＩＣ２１〜ＩＣ２ｎにスキャ
ン信号を印可して試験を行ない、これを順次繰り返して
試験が実行される。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
試験装置は、スキャン信号による制御が被試験半導体装
置のリード／ライトを制御する信号のみであり、バーン
インボード上の全部の被試験半導体装置に対し一括して
電源ＶＣＣ０は印可される。このため、部分良品デバイ
スのような特定Ｉ／Ｏビットが不良の被試験半導体装
置、例えばあるＩ／Ｏピンが電流のリークにより不良と
なっている被試験半導体装置が実装されている場合に
は、共通に配線されているＩ／Ｏラインの、他の良品の
被試験半導体装置を試験中に、良品Ｉ／Ｏの出力電流
が、不良の被試験半導体装置のＩ／Ｏの最終端のトラン
ジスタを介して接地電位に流れ込むことになる。
試験装置は、スキャン信号による制御が被試験半導体装
置のリード／ライトを制御する信号のみであり、バーン
インボード上の全部の被試験半導体装置に対し一括して
電源ＶＣＣ０は印可される。このため、部分良品デバイ
スのような特定Ｉ／Ｏビットが不良の被試験半導体装
置、例えばあるＩ／Ｏピンが電流のリークにより不良と
なっている被試験半導体装置が実装されている場合に
は、共通に配線されているＩ／Ｏラインの、他の良品の
被試験半導体装置を試験中に、良品Ｉ／Ｏの出力電流
が、不良の被試験半導体装置のＩ／Ｏの最終端のトラン
ジスタを介して接地電位に流れ込むことになる。
【００１０】その結果、論理レベルのハイレベルの信号
を出力しているにもかかわらず、論理レベルのロウレベ
ルの判定値以下のレベルになってしまい、そのＩ／Ｏラ
インに配線されている全ての被試験半導体装置が不良と
なってしまう場合があった。
を出力しているにもかかわらず、論理レベルのロウレベ
ルの判定値以下のレベルになってしまい、そのＩ／Ｏラ
インに配線されている全ての被試験半導体装置が不良と
なってしまう場合があった。
【００１１】また、一部Ｉ／Ｏが不良である部分Ｉ／Ｏ
良品のような被試験半導体装置を試験する場合は、予め
選別することによって部分Ｉ／Ｏ良品ごとに分けて試験
しなければならず、選別工数が増大していた。
良品のような被試験半導体装置を試験する場合は、予め
選別することによって部分Ｉ／Ｏ良品ごとに分けて試験
しなければならず、選別工数が増大していた。
【００１２】
【課題を解決するための手段】本発明の半導体試験装置
の特徴は、被試験半導体装置の初期不良を検出すために
バーンインボード上のソケットに前記被試験半導体装置
を複数個搭載し、前記被試験半導体装置群に所定の試験
信号を供給し所定の高温度雰囲気中で所定時間連続動作
させることによって不良状態を加速するバーンイン試験
用の半導体試験装置において、前記バーンインボード内
に前記被試験半導体装置をマトリクス状に配列して搭載
し、前記バーンイン試験終了後の選別試験時に、列単位
の前記被試験半導体装置群ごとに順次タイミングをずら
して電源電圧を供給することによって動作状態にした前
記被試験半導体装置群の電気的特性を測定する選別試験
手段を有することにある。
の特徴は、被試験半導体装置の初期不良を検出すために
バーンインボード上のソケットに前記被試験半導体装置
を複数個搭載し、前記被試験半導体装置群に所定の試験
信号を供給し所定の高温度雰囲気中で所定時間連続動作
させることによって不良状態を加速するバーンイン試験
用の半導体試験装置において、前記バーンインボード内
に前記被試験半導体装置をマトリクス状に配列して搭載
し、前記バーンイン試験終了後の選別試験時に、列単位
の前記被試験半導体装置群ごとに順次タイミングをずら
して電源電圧を供給することによって動作状態にした前
記被試験半導体装置群の電気的特性を測定する選別試験
手段を有することにある。
【００１３】また、前記選別試験手段が、スキャン信号
用クロックを発生させるスキャン信号生成回路と、供給
された前記スキャン信号用クロックから前記バーンイン
ボードに前記スキャン信号をそれぞれ供給するスキャン
信号発生回路と、前記スキャン信号を前記バーンインボ
ードの１列ごとに選択して供給、停止をコントロールす
るための選択命令信号を前記スキャン信号発生回路に供
給するとともに、さらに電源発生回路にも供給するスキ
ャン信号制御回路と、前記電源電圧発生回路に第１の電
源電圧を供給する電源発生装置と、前記選択命令信号に
応答して前記第１の電源電圧から複数の第２の電源電圧
に分割して前記バーンインボードに供給する電源発生回
路と、前記被試験半導体装置に所定の制御信号を供給す
る共通信号発生回路と、前記テストデータ入出力信号の
前記バーンインボードへの入出力を制御するテストデー
タ入出力回路とを有してなる。
用クロックを発生させるスキャン信号生成回路と、供給
された前記スキャン信号用クロックから前記バーンイン
ボードに前記スキャン信号をそれぞれ供給するスキャン
信号発生回路と、前記スキャン信号を前記バーンインボ
ードの１列ごとに選択して供給、停止をコントロールす
るための選択命令信号を前記スキャン信号発生回路に供
給するとともに、さらに電源発生回路にも供給するスキ
ャン信号制御回路と、前記電源電圧発生回路に第１の電
源電圧を供給する電源発生装置と、前記選択命令信号に
応答して前記第１の電源電圧から複数の第２の電源電圧
に分割して前記バーンインボードに供給する電源発生回
路と、前記被試験半導体装置に所定の制御信号を供給す
る共通信号発生回路と、前記テストデータ入出力信号の
前記バーンインボードへの入出力を制御するテストデー
タ入出力回路とを有してなる。
【００１４】さらに、前記選別試験手段が、前記被試験
半導体装置の試験結果の信号とあらかじめ設定された前
記被測定半導体装置の出力期待値と比較した結果を出力
する判定回路と、この判定回路の出力する判定結果の良
不良データに次段のデータ格納メモリの内容を置き換え
るか否かを判断する論理回路と、この論理回路の判断結
果の前記良不良データを格納する不良データ格納メモリ
と、この不良データ格納メモリに記憶されたデータを前
記選別試験終了後に読み出す最終結果読み出し回路とか
らなる。
半導体装置の試験結果の信号とあらかじめ設定された前
記被測定半導体装置の出力期待値と比較した結果を出力
する判定回路と、この判定回路の出力する判定結果の良
不良データに次段のデータ格納メモリの内容を置き換え
るか否かを判断する論理回路と、この論理回路の判断結
果の前記良不良データを格納する不良データ格納メモリ
と、この不良データ格納メモリに記憶されたデータを前
記選別試験終了後に読み出す最終結果読み出し回路とか
らなる。
【００１５】さらにまた、前記選別試験手段をが搭載さ
れた前記被試験半導体装置ごとに備える。
れた前記被試験半導体装置ごとに備える。
【００１６】また、前記不良データ格納メモリの内容
は、それぞれの前記スキャンにおいて前記被試験半導体
装置に実施される複数の試験項目ごとに前記被試験半導
体装置の入出力端子に割り当てられたメモリ領域が実行
中の試験結果で上書きされて保持される。
は、それぞれの前記スキャンにおいて前記被試験半導体
装置に実施される複数の試験項目ごとに前記被試験半導
体装置の入出力端子に割り当てられたメモリ領域が実行
中の試験結果で上書きされて保持される。
【００１７】本発明の半導体試験装置を用いた試験方法
の特徴は、バーンイン試験用の半導体試験装置を用いた
試験方法において、バーンインボード内に前記被試験半
導体装置をマトリクス状に配列して搭載し、前記バーン
イン試験終了後の選別試験時に、列単位の前記被試験半
導体装置群ごとに順次タイミングをずらして電源電圧を
供給することによって動作状態にした前記被試験半導体
装置の電気的特性を測定するとともに、前記被試験半導
体装置の試験結果の信号とあらかじめ設定された前記被
測定半導体装置の出力期待値とを比較した結果を出力す
る判定手段と、この判定手段の出力する判定結果の良不
良データに次段のデータ格納手段の内容を置き換えるか
否かを判断する論理手段と、この論理手段の判断結果の
前記良不良データを格納する不良データ格納手段と、こ
の不良データ格納手段に記憶されたデータを前記選別試
験終了後に読み出す最終結果読み出し手段とを用いて、
選択的にスキャン信号と電源電圧とが供給されるごとに
前記被試験半導体装置を試験し良品か否かを判断する第
１の処理ステップと、前記判断の結果が良品であれば既
に実行したスキャンの判断結果が格納された前記不良デ
ータ格納手段の内容が良品であったか否かを判断する第
２の処理ステップと、既に実行したスキャンの判断結果
が良であったならば良のデータを再格納する第３の処理
ステップと、実行中のスキャンの判断結果が不良であれ
ば既に実行したスキャンの判断結果が良であっても不良
のデータに書き換え、実行中のスキャンの判断結果も既
に実行したスキャンの判断結果も共に不良であれば不良
のデータを再格納する第４の処理ステップと、実行中の
試験が前記試験項目の最終項目か否かを判断する第５の
処理ステップと、最終試験項目でなければ前記第１の処
理ステップへ戻って次の試験項目を実行し、最終試験項
目であれば実行中のスキャンがあらかじめ定める所定の
スキャンか否かを判断する第６の処理ステップと、最終
スキャンなければ前記第１の処理ステップへ戻って次の
スキャンを実行し、最終スキャンであれば、新に次の試
験を実行するかを判断し、次の試験があれば最初のステ
ップから再スタートし、無ければ前記不良データ格納手
段の内容を読み出す第７の処理ステップとを有すること
にある。
の特徴は、バーンイン試験用の半導体試験装置を用いた
試験方法において、バーンインボード内に前記被試験半
導体装置をマトリクス状に配列して搭載し、前記バーン
イン試験終了後の選別試験時に、列単位の前記被試験半
導体装置群ごとに順次タイミングをずらして電源電圧を
供給することによって動作状態にした前記被試験半導体
装置の電気的特性を測定するとともに、前記被試験半導
体装置の試験結果の信号とあらかじめ設定された前記被
測定半導体装置の出力期待値とを比較した結果を出力す
る判定手段と、この判定手段の出力する判定結果の良不
良データに次段のデータ格納手段の内容を置き換えるか
否かを判断する論理手段と、この論理手段の判断結果の
前記良不良データを格納する不良データ格納手段と、こ
の不良データ格納手段に記憶されたデータを前記選別試
験終了後に読み出す最終結果読み出し手段とを用いて、
選択的にスキャン信号と電源電圧とが供給されるごとに
前記被試験半導体装置を試験し良品か否かを判断する第
１の処理ステップと、前記判断の結果が良品であれば既
に実行したスキャンの判断結果が格納された前記不良デ
ータ格納手段の内容が良品であったか否かを判断する第
２の処理ステップと、既に実行したスキャンの判断結果
が良であったならば良のデータを再格納する第３の処理
ステップと、実行中のスキャンの判断結果が不良であれ
ば既に実行したスキャンの判断結果が良であっても不良
のデータに書き換え、実行中のスキャンの判断結果も既
に実行したスキャンの判断結果も共に不良であれば不良
のデータを再格納する第４の処理ステップと、実行中の
試験が前記試験項目の最終項目か否かを判断する第５の
処理ステップと、最終試験項目でなければ前記第１の処
理ステップへ戻って次の試験項目を実行し、最終試験項
目であれば実行中のスキャンがあらかじめ定める所定の
スキャンか否かを判断する第６の処理ステップと、最終
スキャンなければ前記第１の処理ステップへ戻って次の
スキャンを実行し、最終スキャンであれば、新に次の試
験を実行するかを判断し、次の試験があれば最初のステ
ップから再スタートし、無ければ前記不良データ格納手
段の内容を読み出す第７の処理ステップとを有すること
にある。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００１９】図１は本発明の第１の実施の形態の半導体
試験装置のブロック図であり、図２は図１におけるバー
ンインボード上の被試験半導体装置に対する配線図であ
る。
試験装置のブロック図であり、図２は図１におけるバー
ンインボード上の被試験半導体装置に対する配線図であ
る。
【００２０】図３は第１の実施の形態の動作説明用のタ
イミングチャートである。
イミングチャートである。
【００２１】図１、図２および図３を参照すると、スキ
ャン信号用クロック１２を発生させるスキャン信号生成
回路２と、供給されたスキャン信号用クロック１２から
バーンインボード６にスキャン信号１〜ｍをそれぞれ供
給するスキャン信号発生回路３と、スキャン信号１〜ｍ
をバーンインボード６の１列ごとに選択して供給（Ｏ
Ｎ）／停止（ＯＦＦ）をコントロールするための選択命
令信号９をスキャン信号発生回路３に供給するととも
に、さらに電源発生回路５にも供給するスキャン信号制
御回路１と、電源電圧ＶＣＣ０を電源電圧発生回路５に
供給する電源発生装置４と、電源発生装置４から供給さ
れたＶＣＣ０を選択命令信号９に応答してバーンインボ
ードに電源電圧ＶＣＣ１〜ＶＣＣｍとして分割して供給
する電源発生回路５と、その他の被試験半導体装置用の
制御信号等の共通信号１０を発生しバーンインボード６
に供給する共通信号発生回路７と、バーンインボード６
に供給またはバーンインボード６から出力されるテスト
データ入出力信号Ｉ／Ｏ１〜ｎの入出力を制御するテス
トデータ入出力回路８と、バーンインボード６とを有す
る。
ャン信号用クロック１２を発生させるスキャン信号生成
回路２と、供給されたスキャン信号用クロック１２から
バーンインボード６にスキャン信号１〜ｍをそれぞれ供
給するスキャン信号発生回路３と、スキャン信号１〜ｍ
をバーンインボード６の１列ごとに選択して供給（Ｏ
Ｎ）／停止（ＯＦＦ）をコントロールするための選択命
令信号９をスキャン信号発生回路３に供給するととも
に、さらに電源発生回路５にも供給するスキャン信号制
御回路１と、電源電圧ＶＣＣ０を電源電圧発生回路５に
供給する電源発生装置４と、電源発生装置４から供給さ
れたＶＣＣ０を選択命令信号９に応答してバーンインボ
ードに電源電圧ＶＣＣ１〜ＶＣＣｍとして分割して供給
する電源発生回路５と、その他の被試験半導体装置用の
制御信号等の共通信号１０を発生しバーンインボード６
に供給する共通信号発生回路７と、バーンインボード６
に供給またはバーンインボード６から出力されるテスト
データ入出力信号Ｉ／Ｏ１〜ｎの入出力を制御するテス
トデータ入出力回路８と、バーンインボード６とを有す
る。
【００２２】バーンインボード６は、スキャン信号発生
回路３から供給されたスキャン信号１〜ｍをマトリクス
状に配置して実装された被試験半導体装置（ＩＣ１１〜
ＩＣｍｎ）のＸ軸方向の行単位に、スキャン信号１をＩ
Ｃ１１〜ＩＣ１ｎに、スキャン信号２をＩＣ２１〜ＩＣ
２ｎに、スキャン信号ｍをＩＣｍ１〜ＩＣｍｎにそれぞ
れ供給し、Ｙ軸方向の列単位に、テストデータＩ／Ｏ１
はＩＣ１１〜ＩＣｍ１に、テストデータＩ／Ｏ２はＩＣ
１２〜ＩＣｍ２に、テストデータＩ／ＯｎはＩＣ１ｎ〜
ＩＣｍｎにそれぞれ供給し、電源電圧ＶＣＣ１〜ＶＣＣ
ｍをＸ軸方向の行単位に、電源電圧ＶＣＣ１をＩＣ１１
〜ＩＣ１ｎに、電源電圧ＶＣＣ２をＩＣ２１〜ＩＣ２ｎ
に、電源電圧ＶＣＣｍをＩＣｍ１〜ＩＣｍｎにそれぞれ
供給し、共通信号１０は全ての被試験半導体装置ＩＣ１
１〜ＩＣｍｎにそれぞれ共通に供給するように配線して
構成される。
回路３から供給されたスキャン信号１〜ｍをマトリクス
状に配置して実装された被試験半導体装置（ＩＣ１１〜
ＩＣｍｎ）のＸ軸方向の行単位に、スキャン信号１をＩ
Ｃ１１〜ＩＣ１ｎに、スキャン信号２をＩＣ２１〜ＩＣ
２ｎに、スキャン信号ｍをＩＣｍ１〜ＩＣｍｎにそれぞ
れ供給し、Ｙ軸方向の列単位に、テストデータＩ／Ｏ１
はＩＣ１１〜ＩＣｍ１に、テストデータＩ／Ｏ２はＩＣ
１２〜ＩＣｍ２に、テストデータＩ／ＯｎはＩＣ１ｎ〜
ＩＣｍｎにそれぞれ供給し、電源電圧ＶＣＣ１〜ＶＣＣ
ｍをＸ軸方向の行単位に、電源電圧ＶＣＣ１をＩＣ１１
〜ＩＣ１ｎに、電源電圧ＶＣＣ２をＩＣ２１〜ＩＣ２ｎ
に、電源電圧ＶＣＣｍをＩＣｍ１〜ＩＣｍｎにそれぞれ
供給し、共通信号１０は全ての被試験半導体装置ＩＣ１
１〜ＩＣｍｎにそれぞれ共通に供給するように配線して
構成される。
【００２３】本発明の特徴となる構成として、電源発生
装置４により発生した被試験半導体装置用の電源電圧Ｖ
ＣＣ０は、電源発生回路５によりＶＣＣ１からＶＣＣｍ
に分割され、バーンインボード６上の被試験半導体装置
の１列ごとに印可される。このとき、スキャン信号発生
回路３と電源発生回路５はスキャン信号制御回路１から
の選択命令信号９に同期してバーンインボード６上の被
試験半導体装置の同じ列ごとに印可される。
装置４により発生した被試験半導体装置用の電源電圧Ｖ
ＣＣ０は、電源発生回路５によりＶＣＣ１からＶＣＣｍ
に分割され、バーンインボード６上の被試験半導体装置
の１列ごとに印可される。このとき、スキャン信号発生
回路３と電源発生回路５はスキャン信号制御回路１から
の選択命令信号９に同期してバーンインボード６上の被
試験半導体装置の同じ列ごとに印可される。
【００２４】なお、図２では共通に配線する信号は１種
のみ図示してあるが、通常は、共通信号１０は複数配線
されている。また、被試験半導体装置ＩＣ１１〜ＩＣｍ
ｎにテスト信号をリード／ライトするためのテストデー
タ入出力信号Ｉ／Ｏ１〜ｎは、テストデータ入出力回路
８からバーンインボード６上の被試験半導体装置の配列
上でスキャン信号１〜ｍに対し交差するようにマトリク
ス状に配線され、１列ごとに配線されている。図２で
は、４ビットの被試験半導体装置を想定して、被試験半
導体装置の配列の１列に対し４本のＩ／Ｏ信号が配線さ
れている。
のみ図示してあるが、通常は、共通信号１０は複数配線
されている。また、被試験半導体装置ＩＣ１１〜ＩＣｍ
ｎにテスト信号をリード／ライトするためのテストデー
タ入出力信号Ｉ／Ｏ１〜ｎは、テストデータ入出力回路
８からバーンインボード６上の被試験半導体装置の配列
上でスキャン信号１〜ｍに対し交差するようにマトリク
ス状に配線され、１列ごとに配線されている。図２で
は、４ビットの被試験半導体装置を想定して、被試験半
導体装置の配列の１列に対し４本のＩ／Ｏ信号が配線さ
れている。
【００２５】次に試験の動作について説明する。図１お
よび図２と図３を併せて参照すると、タイミングチャー
トに示したスキャン信号１〜ｍ、電源電圧ＶＣＣ１〜Ｖ
ＣＣｍは、スキャン信号発生回路３と電源発生回路５
が、スキャン信号制御回路１から供給される選択命令信
号９により制御され、スキャン信号１〜ｍに同期してＶ
ＣＣ１〜ＶＣＣｍが出力される。
よび図２と図３を併せて参照すると、タイミングチャー
トに示したスキャン信号１〜ｍ、電源電圧ＶＣＣ１〜Ｖ
ＣＣｍは、スキャン信号発生回路３と電源発生回路５
が、スキャン信号制御回路１から供給される選択命令信
号９により制御され、スキャン信号１〜ｍに同期してＶ
ＣＣ１〜ＶＣＣｍが出力される。
【００２６】なお、スキャン信号１〜ｍは、スキャン信
号生成回路２から出力されたスキャン信号用クロック１
２が、また、電源電圧ＶＣＣ１〜ＶＣＣｍは、電源発生
装置４から出力されたＶＣＣ０が順番に出力される。
号生成回路２から出力されたスキャン信号用クロック１
２が、また、電源電圧ＶＣＣ１〜ＶＣＣｍは、電源発生
装置４から出力されたＶＣＣ０が順番に出力される。
【００２７】全被試験半導体装置ＩＣ１１〜ＩＣｍｎに
共通に配線されている共通信号１０は、時間Ｔ１〜Ｔｎ
に関係なくバーンインボード６上の全被試験半導体装置
ＩＣ１１〜ＩＣｍｎに共通信号発生回路７から供給され
ている。
共通に配線されている共通信号１０は、時間Ｔ１〜Ｔｎ
に関係なくバーンインボード６上の全被試験半導体装置
ＩＣ１１〜ＩＣｍｎに共通信号発生回路７から供給され
ている。
【００２８】時間Ｔ１では、スキャン信号１と電源電圧
ＶＣＣ１がそれぞれ印可され、被試験半導体装置１１〜
ＩＣ１ｎが試験される。被試験半導体装置ＩＣ１１〜Ｉ
Ｃ１ｎの入出力ピンに接続されたテストデータ入出力信
号Ｉ／Ｏ１〜Ｉ／Ｏｎの信号ラインを通してテストデー
タが入出力される。
ＶＣＣ１がそれぞれ印可され、被試験半導体装置１１〜
ＩＣ１ｎが試験される。被試験半導体装置ＩＣ１１〜Ｉ
Ｃ１ｎの入出力ピンに接続されたテストデータ入出力信
号Ｉ／Ｏ１〜Ｉ／Ｏｎの信号ラインを通してテストデー
タが入出力される。
【００２９】このとき、他の被試験半導体装置ＩＣ２１
〜ＩＣｍｎには、スキャン信号２〜スキャン信号ｍと電
源電圧ＶＣＣ２〜ＶＣＣｍが印可されていないため、被
試験半導体装置ＩＣ２１〜ＩＣｍｎの入出力ピンは、次
に述べる一例のような場合でも、フローティング状態と
なり、被試験半導体装置ＩＣ１１〜１ｎのテストデータ
に影響を与えずに試験が実行可能である。
〜ＩＣｍｎには、スキャン信号２〜スキャン信号ｍと電
源電圧ＶＣＣ２〜ＶＣＣｍが印可されていないため、被
試験半導体装置ＩＣ２１〜ＩＣｍｎの入出力ピンは、次
に述べる一例のような場合でも、フローティング状態と
なり、被試験半導体装置ＩＣ１１〜１ｎのテストデータ
に影響を与えずに試験が実行可能である。
【００３０】一例として、部分Ｉ／Ｏ良品等、あるＩ／
Ｏピンが不良で、入出力のトランジスタにリーク電流が
流れるような被試験半導体装置が実装されている場合
や、電源電圧ＶＣＣの入力を行っている時に何らかのノ
イズの影響で試験を行っていない被試験半導体装置の入
出力ピンが誤動作するような場合に、試験を実行してい
る被試験半導体装置のテスト信号がハイレベル信号であ
るにもか関わらず、ロウレベルにレベルダウンされるよ
うな悪影響がなく試験できる。
Ｏピンが不良で、入出力のトランジスタにリーク電流が
流れるような被試験半導体装置が実装されている場合
や、電源電圧ＶＣＣの入力を行っている時に何らかのノ
イズの影響で試験を行っていない被試験半導体装置の入
出力ピンが誤動作するような場合に、試験を実行してい
る被試験半導体装置のテスト信号がハイレベル信号であ
るにもか関わらず、ロウレベルにレベルダウンされるよ
うな悪影響がなく試験できる。
【００３１】同様に時間Ｔ２では、被試験半導体装置Ｉ
Ｃ１１〜１ｎの試験が終了し、スキャン信号１と電源電
圧ＶＣＣ１の出力は停止されるとともに、スキャン信号
２と電源電圧ＶＣＣ２がそれぞれ印可され、被試験半導
体装置ＩＣ２１〜ＩＣ２ｎがそれぞれ試験される。この
ように順次被試験半導体装置ＩＣ３１〜ＩＣｍｎまで試
験が繰り返される。
Ｃ１１〜１ｎの試験が終了し、スキャン信号１と電源電
圧ＶＣＣ１の出力は停止されるとともに、スキャン信号
２と電源電圧ＶＣＣ２がそれぞれ印可され、被試験半導
体装置ＩＣ２１〜ＩＣ２ｎがそれぞれ試験される。この
ように順次被試験半導体装置ＩＣ３１〜ＩＣｍｎまで試
験が繰り返される。
【００３２】上述したように、バーンインボード６上に
マトリクス状に配列して搭載された被試験半導体装置Ｉ
Ｃ１１〜ＩＣｍｎを、選択命令信号に応答して１行単位
にアクティブ状態にし、その間他の行の被試験半導体装
置は被アクティブ状態で試験を実行するので、試験実行
中の半導体装置に対して他の行に不良Ｉ／Ｏの半導体装
置があっても、その悪影響を遮断して試験を実行するこ
とが出来る。
マトリクス状に配列して搭載された被試験半導体装置Ｉ
Ｃ１１〜ＩＣｍｎを、選択命令信号に応答して１行単位
にアクティブ状態にし、その間他の行の被試験半導体装
置は被アクティブ状態で試験を実行するので、試験実行
中の半導体装置に対して他の行に不良Ｉ／Ｏの半導体装
置があっても、その悪影響を遮断して試験を実行するこ
とが出来る。
【００３３】次に本発明の第２の実施の形態を説明す
る。第２実施の形態のブロック図を示した図４を参照す
ると、この図では図２に示した被試験半導体装置ＩＣ１
１〜ＩＣｍｎの内の１つのみを一例として図示し、被試
験半導体装置ＩＣ１１の入出力端子Ｉ／Ｏ１〜４からＩ
／Ｏ不良データ格納メモリ１５へのデータ書き込みを行
なう半導体試験装置のブロック図である。実際には図２
のように複数個の被試験半導体装置が配線されており、
１つの被試験半導体装置ごとに判定回路１３と論理回路
１４とＩ／Ｏ不良データ格納メモリ１５とが接続され、
最終読み出し回路１６はＩ／Ｏ不良データ格納メモリ１
５に接続されるので各被試験半導体装置毎に設ける必要
はない。なお、これらの各回路は図１に示したテストデ
ータ入出力回路８に付加されるが、テストデータ入出力
回路８とは別に単独で設けてもよい。１で示したテスト
データ入出力回路８に付加した例であるが、テストデー
タ入出力回路８とは独立して設けてもよい。
る。第２実施の形態のブロック図を示した図４を参照す
ると、この図では図２に示した被試験半導体装置ＩＣ１
１〜ＩＣｍｎの内の１つのみを一例として図示し、被試
験半導体装置ＩＣ１１の入出力端子Ｉ／Ｏ１〜４からＩ
／Ｏ不良データ格納メモリ１５へのデータ書き込みを行
なう半導体試験装置のブロック図である。実際には図２
のように複数個の被試験半導体装置が配線されており、
１つの被試験半導体装置ごとに判定回路１３と論理回路
１４とＩ／Ｏ不良データ格納メモリ１５とが接続され、
最終読み出し回路１６はＩ／Ｏ不良データ格納メモリ１
５に接続されるので各被試験半導体装置毎に設ける必要
はない。なお、これらの各回路は図１に示したテストデ
ータ入出力回路８に付加されるが、テストデータ入出力
回路８とは別に単独で設けてもよい。１で示したテスト
データ入出力回路８に付加した例であるが、テストデー
タ入出力回路８とは独立して設けてもよい。
【００３４】再び図４を参照すると、例えば４ビットＩ
／Ｏのメモリ装置を想定した被試験半導体装置１１と、
この被試験半導体装置１１のテストデータ入出力信号Ｉ
／Ｏ１〜Ｉ／Ｏ４を入力するとともに、あらかじめ設定
された被試験半導体装置の出力期待値と比較した結果を
出力する判定回路１３と、この判定回路１３の出力する
判定結果の信号を入力するとともに、次段のＩ／Ｏ不良
データ格納メモリおよび最終結果読み出し回路の制御信
号を生成する論理回路１４と、この論理回路１４から供
給される出力データを記憶するＩ／Ｏ不良データ格納メ
モリ１５と、このＩ／Ｏ不良データ格納メモリ１５に記
憶されたデータを読み出す最終結果読み出し回路１６と
からなる。
／Ｏのメモリ装置を想定した被試験半導体装置１１と、
この被試験半導体装置１１のテストデータ入出力信号Ｉ
／Ｏ１〜Ｉ／Ｏ４を入力するとともに、あらかじめ設定
された被試験半導体装置の出力期待値と比較した結果を
出力する判定回路１３と、この判定回路１３の出力する
判定結果の信号を入力するとともに、次段のＩ／Ｏ不良
データ格納メモリおよび最終結果読み出し回路の制御信
号を生成する論理回路１４と、この論理回路１４から供
給される出力データを記憶するＩ／Ｏ不良データ格納メ
モリ１５と、このＩ／Ｏ不良データ格納メモリ１５に記
憶されたデータを読み出す最終結果読み出し回路１６と
からなる。
【００３５】表１はＩ／Ｏ不良データ格納メモリへの書
き込みデータの真理値表である。
き込みデータの真理値表である。
【００３６】
【表１】
【００３７】論理回路１４の動作は表１を参照すると、
Ｉ／Ｏ番号の欄は被試験半導体装置１１の、例えばＩＣ
１１のＩ／Ｏ１〜Ｉ／Ｏ４を示す。Ｉ／Ｏ不良データ格
納メモリ内データの欄は前回の例えばスキャン信号１に
よる試験結果のデータが格納されている。すなわち、Ｉ
／Ｏ１はフェイルであったので“１”が格納され、Ｉ／
Ｏ２もフェイルであったので“１”が格納され、Ｉ／Ｏ
３およびＩ／Ｏ４はそれぞれパスであったので“０”が
格納され状態にあることを示している。
Ｉ／Ｏ番号の欄は被試験半導体装置１１の、例えばＩＣ
１１のＩ／Ｏ１〜Ｉ／Ｏ４を示す。Ｉ／Ｏ不良データ格
納メモリ内データの欄は前回の例えばスキャン信号１に
よる試験結果のデータが格納されている。すなわち、Ｉ
／Ｏ１はフェイルであったので“１”が格納され、Ｉ／
Ｏ２もフェイルであったので“１”が格納され、Ｉ／Ｏ
３およびＩ／Ｏ４はそれぞれパスであったので“０”が
格納され状態にあることを示している。
【００３８】Ｉ／Ｏ判定結果の欄は、今回の例えばスキ
ャン信号２により試験した被試験半導体装置１１の例え
ばＩＣ２１の判定結果はＩ／Ｏ１がパス“０”、Ｉ／Ｏ
２がフェイル“１”、Ｉ／Ｏ３がパス“０”、Ｉ／Ｏ４
がフェイル“１”であったことを示している。
ャン信号２により試験した被試験半導体装置１１の例え
ばＩＣ２１の判定結果はＩ／Ｏ１がパス“０”、Ｉ／Ｏ
２がフェイル“１”、Ｉ／Ｏ３がパス“０”、Ｉ／Ｏ４
がフェイル“１”であったことを示している。
【００３９】再書き込みデータの欄は、今回のスキャン
信号２による試験結果をＩ／Ｏ不良データ格納メモリ内
データとして新に書き換えるためのデータである。
信号２による試験結果をＩ／Ｏ不良データ格納メモリ内
データとして新に書き換えるためのデータである。
【００４０】すなわち、Ｉ／Ｏ１は今回のスキャン信号
２による試験判定結果がパス“０”であったが、前回の
スキャン信号１の試験結果が既にフェイル“１”であっ
たのでこのＩ／Ｏ１は不良であるから、今回のスキャン
信号２による試験の結果がパス“０”であっても無条件
に“１”に書き替えられる。
２による試験判定結果がパス“０”であったが、前回の
スキャン信号１の試験結果が既にフェイル“１”であっ
たのでこのＩ／Ｏ１は不良であるから、今回のスキャン
信号２による試験の結果がパス“０”であっても無条件
に“１”に書き替えられる。
【００４１】Ｉ／Ｏ２は今回のスキャン信号２による試
験の判定結果がフェイル“１”であり、前回のスキャン
信号１による試験の結果も既にフェイル“１”であった
ので、このＩ／Ｏ２は２つの試験とも不良であるから、
再度“１”が書き込まれる。
験の判定結果がフェイル“１”であり、前回のスキャン
信号１による試験の結果も既にフェイル“１”であった
ので、このＩ／Ｏ２は２つの試験とも不良であるから、
再度“１”が書き込まれる。
【００４２】Ｉ／Ｏ３は今回のスキャン信号２による試
験の判定結果がパス“０”であり、前回のスキャン信号
１による試験の結果も既にパス“０”であったので、こ
のＩ／Ｏ３は２つの試験とも良であるから、再度“０”
が書き込まれる。
験の判定結果がパス“０”であり、前回のスキャン信号
１による試験の結果も既にパス“０”であったので、こ
のＩ／Ｏ３は２つの試験とも良であるから、再度“０”
が書き込まれる。
【００４３】Ｉ／Ｏ４は今回のスキャン信号２による試
験の判定結果がフェイル“１”であり、前回のスキャン
信号１による試験の結果も既にフェイル“１”であった
のでこのＩ／Ｏ４は２つの試験とも不良であるから、再
度“１”が書き込まれる。
験の判定結果がフェイル“１”であり、前回のスキャン
信号１による試験の結果も既にフェイル“１”であった
のでこのＩ／Ｏ４は２つの試験とも不良であるから、再
度“１”が書き込まれる。
【００４４】この構成による半導体試験装置の動作は、
まず、テストデータ入出力回路８からテストパターンが
供給され所定の試験項目、この場合はメモリ装置である
からアドレスごとにテストデータが入出力Ｉ／Ｏ１〜Ｉ
／Ｏ４を介して被試験半導体装置１１に供給され、その
動作結果は被試験半導体装置１１から入出力Ｉ／Ｏ１〜
Ｉ／Ｏ４から出力され、この動作結果のテストデータを
判定回路１３により良か不良かを判定する。この判定結
果をＩ／Ｏ不良データ格納メモリ１５に、Ｉ／Ｏ１〜４
ごとに格納する。このＩ／Ｏ不良データ格納メモリ１５
のメモリ容量は、バーンインボード当たり被試験半導体
装置の数×被試験半導体装置のビット数でよい。
まず、テストデータ入出力回路８からテストパターンが
供給され所定の試験項目、この場合はメモリ装置である
からアドレスごとにテストデータが入出力Ｉ／Ｏ１〜Ｉ
／Ｏ４を介して被試験半導体装置１１に供給され、その
動作結果は被試験半導体装置１１から入出力Ｉ／Ｏ１〜
Ｉ／Ｏ４から出力され、この動作結果のテストデータを
判定回路１３により良か不良かを判定する。この判定結
果をＩ／Ｏ不良データ格納メモリ１５に、Ｉ／Ｏ１〜４
ごとに格納する。このＩ／Ｏ不良データ格納メモリ１５
のメモリ容量は、バーンインボード当たり被試験半導体
装置の数×被試験半導体装置のビット数でよい。
【００４５】また、論理回路１６は、Ｉ／Ｏ１〜Ｉ／Ｏ
４ごとに、あるアドレスで一度でも不良になった場合に
は、次に試験したアドレスの結果がパスでも、上述した
表１の真理値動作表のように、Ｉ／Ｏ不良データ格納メ
モリ１５に、不良データを上書きするように制御する回
路である。
４ごとに、あるアドレスで一度でも不良になった場合に
は、次に試験したアドレスの結果がパスでも、上述した
表１の真理値動作表のように、Ｉ／Ｏ不良データ格納メ
モリ１５に、不良データを上書きするように制御する回
路である。
【００４６】全試験終了後のＩ／Ｏ不良データ格納メモ
リ１５の最終結果までのデータに書き替えられた結果
は、最終結果読み出し回路１６から読み出す。
リ１５の最終結果までのデータに書き替えられた結果
は、最終結果読み出し回路１６から読み出す。
【００４７】本実施例では、Ｉ／Ｏ不良データ格納メモ
リ１５から、最終結果を読み出し判定することにより容
易に部分Ｉ／Ｏ良品の選別が可能である。例えば、４ビ
ット品で、３Ｉ／Ｏ良品を選別するなら、Ｉ／Ｏ不良デ
ータ格納メモリ内のデータが４ビットとも０なら完全良
品、１ビットだけ１なら３Ｉ／Ｏ良品、２ビット以上１
なら不良品と判定する。
リ１５から、最終結果を読み出し判定することにより容
易に部分Ｉ／Ｏ良品の選別が可能である。例えば、４ビ
ット品で、３Ｉ／Ｏ良品を選別するなら、Ｉ／Ｏ不良デ
ータ格納メモリ内のデータが４ビットとも０なら完全良
品、１ビットだけ１なら３Ｉ／Ｏ良品、２ビット以上１
なら不良品と判定する。
【００４８】ここで上述した第２の実施の形態の構成を
用いた試験方法を、そのフローチャートを示した図５と
図１および図２を併せて参照しながら説明する。
用いた試験方法を、そのフローチャートを示した図５と
図１および図２を併せて参照しながら説明する。
【００４９】試験が開始されると（Ｓ１１）、まず選択
命令信号９に応答して選択的にスキャン信号と電源電圧
とが供給されるごとに被試験半導体装置１１を試験し良
か不良かを判断する第１の処理ステップＳ１２と、第１
の処理ステップの判断の結果が良品であれば、既に実行
した前のスキャンの判断結果が格納された不良データ格
納メモリ１５の内容が良であったか否かを判断する第２
の処理ステップとＳ１３、既に実行した前のスキャンの
判断結果が良であったならば良のデータを再格納する第
３の処理ステップＳ１４と、実行中のスキャンの判断結
果が不良であれば既に実行したスキャンの判断結果が良
であっても不良のデータに書き換え、実行中のスキャン
の判断結果も既に実行したスキャンの判断結果も共に不
良であれば不良のデータを再格納する第４の処理ステッ
プＳ１５と、実行中の試験が試験項目（メモリであれば
アドレス）の最終項目か否かを判断する第５の処理ステ
ップＳ１６と、最終試験項目でなければ第１の処理ステ
ップへ戻って次の試験項目を実行し、最終試験項目であ
れば実行中のスキャンがあらかじめ定める所定のスキャ
ンか否かを判断する第６の処理ステップＳ１７，Ｓ１８
と、最終スキャンでなければ第１の処理ステップへ戻っ
て次のスキャンを実行し、最終スキャンであれば、新に
次の試験を実行するかを判断し、次の試験があれば最初
のステップから再スタートし、無ければ不良データ格納
手段の内容を読み出す第７の処理ステップＳ１９、Ｓ２
０とを繰り返して選別試験を実行することにより、選別
工程が１回で済み工数削減ができる。
命令信号９に応答して選択的にスキャン信号と電源電圧
とが供給されるごとに被試験半導体装置１１を試験し良
か不良かを判断する第１の処理ステップＳ１２と、第１
の処理ステップの判断の結果が良品であれば、既に実行
した前のスキャンの判断結果が格納された不良データ格
納メモリ１５の内容が良であったか否かを判断する第２
の処理ステップとＳ１３、既に実行した前のスキャンの
判断結果が良であったならば良のデータを再格納する第
３の処理ステップＳ１４と、実行中のスキャンの判断結
果が不良であれば既に実行したスキャンの判断結果が良
であっても不良のデータに書き換え、実行中のスキャン
の判断結果も既に実行したスキャンの判断結果も共に不
良であれば不良のデータを再格納する第４の処理ステッ
プＳ１５と、実行中の試験が試験項目（メモリであれば
アドレス）の最終項目か否かを判断する第５の処理ステ
ップＳ１６と、最終試験項目でなければ第１の処理ステ
ップへ戻って次の試験項目を実行し、最終試験項目であ
れば実行中のスキャンがあらかじめ定める所定のスキャ
ンか否かを判断する第６の処理ステップＳ１７，Ｓ１８
と、最終スキャンでなければ第１の処理ステップへ戻っ
て次のスキャンを実行し、最終スキャンであれば、新に
次の試験を実行するかを判断し、次の試験があれば最初
のステップから再スタートし、無ければ不良データ格納
手段の内容を読み出す第７の処理ステップＳ１９、Ｓ２
０とを繰り返して選別試験を実行することにより、選別
工程が１回で済み工数削減ができる。
【００５０】
【発明の効果】以上説明したように本発明の半導体試験
装置は、バーンインボード内に前記被試験半導体装置を
マトリクス状に配列して搭載し、前記バーンイン試験終
了後の選別試験時に、列単位の前記被試験半導体装置群
ごとに順次タイミングをずらして電源電圧を供給するこ
とによって動作状態にした前記被試験半導体装置群の電
気的特性を測定する選別試験手段を用いるので、部分Ｉ
／Ｏ良品、例えば４ビット品で３ビットは良品であるも
の等、Ｉ／Ｏピンのトランジスタがリークにより接地電
位に電流が流れるような部分不良品の試験が必要な時
や、電源印可時にノイズによる入出力ピンの誤動作が発
生するような場合に、本半導体試験装置では、完全良品
や他の被試験半導体装置に影響をおよぼさずに、同一バ
ーンインボード上でこれらの良品と不良品とを混在させ
て試験を実行できる。また、部分Ｉ／Ｏ良品を選別する
場合に、４ビット品で有れば、複数回に分けて試験を実
行しなければならなかったが、不良データ格納メモリの
最終結果を判定することにより選別工程が１回で済み工
数削減ができる。
装置は、バーンインボード内に前記被試験半導体装置を
マトリクス状に配列して搭載し、前記バーンイン試験終
了後の選別試験時に、列単位の前記被試験半導体装置群
ごとに順次タイミングをずらして電源電圧を供給するこ
とによって動作状態にした前記被試験半導体装置群の電
気的特性を測定する選別試験手段を用いるので、部分Ｉ
／Ｏ良品、例えば４ビット品で３ビットは良品であるも
の等、Ｉ／Ｏピンのトランジスタがリークにより接地電
位に電流が流れるような部分不良品の試験が必要な時
や、電源印可時にノイズによる入出力ピンの誤動作が発
生するような場合に、本半導体試験装置では、完全良品
や他の被試験半導体装置に影響をおよぼさずに、同一バ
ーンインボード上でこれらの良品と不良品とを混在させ
て試験を実行できる。また、部分Ｉ／Ｏ良品を選別する
場合に、４ビット品で有れば、複数回に分けて試験を実
行しなければならなかったが、不良データ格納メモリの
最終結果を判定することにより選別工程が１回で済み工
数削減ができる。
【図１】本発明の第１の実施の形態の半導体試験装置の
ブロック図である。
ブロック図である。
【図２】図１に示したバーンインボード上の被試験半導
体装置に対する配線の概略図である。
体装置に対する配線の概略図である。
【図３】第１の実施の形態の半導体試験装置の動作説明
用タイミングチャートである。
用タイミングチャートである。
【図４】本発明の第２の実施の形態のブロック図であ
る。
る。
【図５】本発明の第２の実施の形態の動作説明用フロー
チャートである。
チャートである。
【図６】従来技術の半導体試験装置の一例のブロック図
である。
である。
【図７】図６に示したバーンインボード上の被試験半導
体装置に対する配線の概略図である。
体装置に対する配線の概略図である。
【図８】図６に示した半導体試験装置の動作説明用フロ
ーチャートである。
ーチャートである。
１ スキャン信号制御回路 ２ スキャン信号生成回路 ３ スキャン信号発生回路 ４ 電源発生装置 ５ 電源発生回路 ６ バーンインボード ７ 共通信号発生回路 ８ テストデータ入出力回路 ９ 選択命令信号 １０ 共通信号 １１ 被試験半導体装置 １２ スキャン信号用クロック １３ 判定回路 １４ 論理回路 １５ Ｉ／Ｏ不良データ格納メモリ １６ 最終結果読み出し回路 ＩＣ１１〜ＩＣｍｎ 被試験半導体装置 ＶＣＣ０〜ＶＣＣｍ 電源電圧 Ｉ／Ｏ１〜Ｉ／Ｏｎ 入出力信号
Claims (6)
- 【請求項１】 被試験半導体装置の初期不良を検出すた
めにバーンインボード上のソケットに前記被試験半導体
装置を複数個搭載し、前記被試験半導体装置群に所定の
試験信号を供給し所定の高温度雰囲気中で所定時間連続
動作させることによって不良状態を加速するバーンイン
試験用の半導体試験装置において、前記バーンインボー
ド内に前記被試験半導体装置をマトリクス状に配列して
搭載し、前記バーンイン試験終了後の選別試験時に、列
単位の前記被試験半導体装置群ごとに順次タイミングを
ずらして電源電圧を供給することによって動作状態にし
た前記被試験半導体装置群の電気的特性を測定する選別
試験手段を有することを特徴とする半導体試験装置。 - 【請求項２】 前記選別試験手段が、スキャン信号用ク
ロックを発生させるスキャン信号生成回路と、供給され
た前記スキャン信号用クロックから前記バーンインボー
ドに前記スキャン信号をそれぞれ供給するスキャン信号
発生回路と、前記スキャン信号を前記バーンインボード
の１列ごとに選択して供給、停止をコントロールするた
めの選択命令信号を前記スキャン信号発生回路に供給す
るとともに、さらに電源発生回路にも供給するスキャン
信号制御回路と、前記電源電圧発生回路に第１の電源電
圧を供給する電源発生装置と、前記選択命令信号に応答
して前記第１の電源電圧から複数の第２の電源電圧に分
割して前記バーンインボードに供給する電源発生回路
と、前記被試験半導体装置に所定の制御信号を供給する
共通信号発生回路と、前記テストデータ入出力信号の前
記バーンインボードへの入出力を制御するテストデータ
入出力回路とを有してなる請求項１記載の半導体試験装
置。 - 【請求項３】 前記選別試験手段が、前記被試験半導体
装置の試験結果の信号とあらかじめ設定された前記被測
定半導体装置の出力期待値と比較した結果を出力する判
定回路と、この判定回路の出力する判定結果の良不良デ
ータに次段のデータ格納メモリの内容を置き換えるか否
かを判断する論理回路と、この論理回路の判断結果の前
記良不良データを格納する不良データ格納メモリと、こ
の不良データ格納メモリに記憶されたデータを前記選別
試験終了後に読み出す最終結果読み出し回路とからなる
請求項１記載の半導体試験装置。 - 【請求項４】 前記選別試験手段を前記被試験半導体装
置が搭載された前記ソケットごとに対応して備える請求
項３記載の半導体試験装置。 - 【請求項５】 前記不良データ格納メモリの内容は、そ
れぞれの前記スキャンにおいて前記被試験半導体装置に
実施される複数の試験項目ごとに前記被試験半導体装置
の入出力端子に割り当てられたメモリ領域が実行中の試
験結果で上書きされて保持される請求項３または４記載
の半導体試験装置。 - 【請求項６】 バーンイン試験用の半導体試験装置を用
いた試験方法において、バーンインボード内に前記被試
験半導体装置をマトリクス状に配列して搭載し、前記バ
ーンイン試験終了後の選別試験時に、列単位の前記被試
験半導体装置群ごとに順次タイミングをずらして電源電
圧を供給することによって動作状態にした前記被試験半
導体装置の電気的特性を測定するとともに、前記被試験
半導体装置の試験結果の信号とあらかじめ設定された前
記被測定半導体装置の出力期待値とを比較した結果を出
力する判定手段と、この判定手段の出力する判定結果の
良不良データに次段のデータ格納手段の内容を置き換え
るか否かを判断する論理手段と、この論理手段の判断結
果の前記良不良データを格納する不良データ格納手段
と、この不良データ格納手段に記憶されたデータを前記
選別試験終了後に読み出す最終結果読み出し手段とを用
いて、 選択的にスキャン信号と電源電圧とが供給されるごとに
前記被試験半導体装置を試験し良品か否かを判断する第
１の処理ステップと、 前記判断の結果が良品であれば既に実行したスキャンの
判断結果が格納された前記不良データ格納手段の内容が
良品であったか否かを判断する第２の処理ステップと、 既に実行したスキャンの判断結果が良であったならば良
のデータを再格納する第３の処理ステップと、 実行中のスキャンの判断結果が不良であれば既に実行し
たスキャンの判断結果が良であっても不良のデータに書
き換え、実行中のスキャンの判断結果も既に実行したス
キャンの判断結果も共に不良であれば不良のデータを再
格納する第４の処理ステップと、 実行中の試験が前記試験項目の最終項目か否かを判断す
る第５の処理ステップと、 最終試験項目でなければ前記第１の処理ステップへ戻っ
て次の試験項目を実行し、最終試験項目であれば実行中
のスキャンがあらかじめ定める所定のスキャンか否かを
判断する第６の処理ステップと、 最終スキャンなければ前記第１の処理ステップへ戻って
次のスキャンを実行し、最終スキャンであれば、新に次
の試験を実行するかを判断し、次の試験があれば最初の
ステップから再スタートし、無ければ前記不良データ格
納手段の内容を読み出す第７の処理ステップとを有する
ことを特徴とする半導体試験装置を用いた試験方法。
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|---|---|---|---|
| JP8167690A JP2988380B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体試験装置およびこの試験装置を用いた試験方法 |
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- 1997-06-27 KR KR1019970028215A patent/KR100274710B1/ko not_active Expired - Fee Related
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