JPH118295A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH118295A
JPH118295A JP9158791A JP15879197A JPH118295A JP H118295 A JPH118295 A JP H118295A JP 9158791 A JP9158791 A JP 9158791A JP 15879197 A JP15879197 A JP 15879197A JP H118295 A JPH118295 A JP H118295A
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insulating film
film
isolation groove
trench
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Toru Mogami
徹 最上
Taku Ogura
卓 小倉
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NEC Corp
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Abstract

(57)【要約】 【課題】 基板リークが生じない素子分離構造を有する
半導体装置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、半導体基板１の
一主面に設けられたトレンチ分離溝２と、トレンチ分離
溝２に埋め込まれた第１の絶縁膜３と、トレンチ分離溝
２の上端部に埋め込まれた第２の絶縁膜８とにより形成
される素子分離構造を有する。本発明の半導体装置の製
造方法は、半導体基板１の一主面に第３の絶縁膜と第４
の絶縁膜とを形成した後、トレンチ分離溝２を形成する
工程と、トレンチ分離溝２に第１の絶縁膜３を埋め込む
工程と、第１の絶縁膜３の表面を平坦化した後、第３の
絶縁膜と第４の絶縁膜とを除去する工程と、第２の絶縁
膜８をトレンチ分離溝２の上端部に堆積する工程とを含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に素子分離構造に特徴を有する半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、集積回路では、デバイス間の電気
的分離を行うために、厚い酸化膜等の絶縁膜を形成する
構造を用いて、素子分離を行っていた。
【０００３】素子分離法としては、ＬＯＣＯＳ法とトレ
ンチ分離法が報告されているが、微細化にはトレンチ分
離法が適している。
【０００４】従来の技術としては、特開平４−２７１４
１号公報または特開平５−２９９４９７号公報に開示さ
れたものがある。
【０００５】
【発明が解決しようとする課題】上述した従来の技術
は、以下の問題点がある。
【０００６】図９は、従来の半導体装置のトレンチ分離
において、コンタクト配線金属位置９がずれて、コンタ
クト配線金属９とシリコン基板１が電気的短絡を生じた
模式図である。第１の課題として、トレンチ分離法で
は、図９に示すように、分離端が垂直であるために、コ
ンタクトエッチングがマスク位置からずれた場合に、基
板リークが生じやすいという問題がある。
【０００７】図１０は、膜応力の大きい絶縁膜でトレン
チ分離溝内部を埋め込み、熱処理した後に結晶欠陥が生
じる模式図である。即ち、第２の課題として、図１０に
示すように、膜応力の大きい絶縁膜でトレンチ内部を埋
め込むと、結晶欠陥１３が生じる為に、基板リークが生
じやすいという問題がある。
【０００８】本発明の目的は、基板リークが生じない素
子分離構造を有する半導体装置及びその製造方法を提供
することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面に設けられたトレンチ分離溝と、ト
レンチ分離溝に埋め込まれた第１の絶縁膜と、トレンチ
分離溝の上端部に埋め込まれた第２の絶縁膜とにより形
成される素子分離構造を有する。
【００１０】また、半導体基板の一主面に設けられたト
レンチ分離溝と、トレンチ分離溝に埋め込まれた第１の
絶縁膜と、トレンチ分離溝に埋め込まれた半導体膜と、
トレンチ分離溝の上端部に埋め込まれた第２の絶縁膜と
により形成される素子分離構造を有してもよい。
【００１１】また、トレンチ分離溝に埋め込まれた半導
体膜がシリコン膜で構成されてもよい。
【００１２】本発明の半導体装置の製造方法は、半導体
基板の一主面に第３の絶縁膜と第４の絶縁膜とを形成し
た後、トレンチ分離溝を形成する工程と、トレンチ分離
溝に第１の絶縁膜を埋め込む工程と、第１の絶縁膜の表
面を平坦化した後、第３の絶縁膜と第４の絶縁膜とを除
去する工程と、第２の絶縁膜をトレンチ分離溝の上端部
に堆積する工程とを含む。
【００１３】また、半導体基板の一主面に第３の絶縁膜
と第４の絶縁膜とを形成した後、トレンチ分離溝を形成
する工程と、トレンチ分離溝に第１の絶縁膜と半導体膜
とを埋め込む工程と、第１の絶縁膜の表面を平坦化した
後、第３の絶縁膜と第４の絶縁膜とを除去する工程と、
第２の絶縁膜をトレンチ分離溝の上端部に堆積する工程
とを含んでもよい。
【００１４】また、第１の絶縁膜の表面を平坦化する方
法として、化学機械的ポリッシング法を用いてもよい。
【００１５】また、第１の絶縁膜がシリコン酸化膜で構
成され、第２の絶縁膜がシリコン窒化膜で構成されても
よい。
【００１６】また、トレンチ分離溝に埋め込まれた半導
体膜がシリコン膜で構成されてもよい。
【００１７】従って、トレンチ分離溝上端に局部的に形
成された凹部を、埋め込み絶縁膜とは異なる絶縁膜によ
り埋め込むことにより、所望のトレンチ構造を形成でき
る。
【００１８】また、コンタクトエッチングがずれた場合
にも、トレンチ分離溝を埋め込んだ絶縁膜をエッチング
することなく、コンタクト配線金属を形成できる。
【００１９】
【発明の実施の形態】次に、本発明の第一の実施の形態
について図面を参照して説明する。
【００２０】図１は、本発明の半導体装置の第一の実施
の形態を示すトレンチ分離溝の断面図である。図中のト
レンチ分離溝２では、第１の絶縁膜３はトレンチ分離溝
２全体を埋め込む絶縁膜であり、第２の絶縁膜８はトレ
ンチ分離溝２上端部のみを埋め込む絶縁膜で構成され
る。この構造により、トレンチ分離溝２近傍に形成され
るコンタクト配線金属がトレンチ分離溝２上に形成され
る場合にも、第２の絶縁膜８がエッチングされにくい為
に、コンタクト配線金属が半導体基板１と電気的に短絡
しない利点がある。
【００２１】図２は、本発明の半導体装置の第二の実施
の形態を示すトレンチ分離溝の断面図である。図中のト
レンチ分離溝２では、第１の絶縁膜３はトレンチ外周を
埋め込む絶縁膜であり、半導体膜４は、トレンチ分離溝
２内周を埋め込む薄膜であり、第２の絶縁膜８はトレン
チ分離溝２上端部のみを埋め込む絶縁膜で構成される。
この構造により、第一の実施の形態と同様に、トレンチ
分離溝２近傍に形成されるコンタクト配線金属がトレン
チ分離溝２上に形成される場合にも、コンタクト配線金
属が半導体基板１と電気的に短絡しない利点がある。
【００２２】次に、図３を用いて、本発明の半導体装置
の製造方法の第一の実施の形態を説明する。図３（ａ）
は、半導体基板１上に、パッド用シリコン酸化膜５とパ
ッド用シリコン窒化膜６を形成した後、通常のリソグラ
フィ工程とエッチング工程により、トレンチ分離溝２を
形成した状態を示す。次に図３（ｂ）に示すように、ト
レンチ分離溝２をシリコン酸化膜３により埋め込んだ状
態を示す。次に図３（ｃ）に示すように、化学機械的ポ
リッシング法によりシリコン酸化膜３をポリッシング
し、表面を平坦化した後、さらにダミーであるパッド用
シリコン窒化膜６とパッド用シリコン酸化膜５をウェッ
トエッチングにて除去する。前記化学機械的ポリッシン
グ法では、パッド用シリコン窒化膜６でポリッシングは
自動的に止まり、表面は平坦となると共に、トレンチ分
離溝２埋め込みのシリコン酸化膜３の上端部は凹部形状
７になる。さらに図３（ｄ）に示すように、シリコン窒
化膜８を堆積した後、エッチバックを行い、トレンチ分
離溝２上端凹部７にのみ、シリコン窒化膜８を残し、本
発明のトレンチ分離を完成する。
【００２３】次に図４を用いて、本発明の半導体装置の
製造方法の第二の実施の形態を説明する。図４（ａ）
は、半導体基板１上に、パッド用シリコン酸化膜５とパ
ッド用シリコン窒化膜６を形成した後、通常のリソグラ
フィ工程とエッチング工程により、トレンチ分離溝２を
形成した状態を示す。次に図４（ｂ）に示すように、ト
レンチ分離溝２をシリコン酸化膜３とシリコン膜４によ
り埋め込んだ状態を示す。次に図４（ｃ）に示すよう
に、化学機械的ポリッシング法によりシリコン酸化膜３
をポリッシングし、表面を平坦化した後、さらにダミー
であるパッド用シリコン窒化膜６とパッド用シリコン酸
化膜５をウェットエッチングにて除去する。前記化学機
械的ポリッシング法では、パッド用シリコン窒化膜６で
エッチングは自動的に止まり、表面は平坦となると共
に、トレンチ分離溝２埋め込みのシリコン酸化膜３の上
端部は凹部形状７になる。さらに図４（ｄ）に示すよう
に、シリコン窒化膜８を堆積した後、エッチバックを行
い、トレンチ分離溝２上端凹部７にのみ、シリコン窒化
膜８を残し、本発明のトレンチ分離を完成する。
【００２４】次に図５を用いて、本発明の半導体装置の
製造方法の第三の実施の形態を説明する。図５（ａ）
は、半導体基板１上に、パッド用シリコン酸化膜５とパ
ッド用シリコン窒化膜６を形成した後、通常のリソグラ
フィ工程とエッチング工程により、トレンチ分離溝２を
形成した状態を示す。次に図５（ｂ）に示すように、ト
レンチ分離溝２をシリコン酸化膜３とシリコン膜４によ
り埋め込んだ状態を示す。次に図５（ｃ）に示すよう
に、レジスト膜を塗布した後、ドライエッチングにより
シリコン酸化膜３をエッチバックし、表面を平坦化し、
さらにダミーであるパッド用シリコン窒化膜６とパッド
用シリコン酸化膜５をウェットエッチングにて除去す
る。前記ドライエッチングでは、パッド用シリコン窒化
膜６でエッチングは自動的に止まり、表面は平坦となる
と共に、トレンチ分離溝２埋め込みのシリコン酸化膜３
の上端部は凹部形状７になる。さらに図５（ｄ）に示す
ように、シリコン窒化膜８を堆積した後、エッチバック
を行い、トレンチ分離溝２上端凹部７にのみ、シリコン
窒化膜８を残し、本発明のトレンチ分離を完成する。
【００２５】本発明は、トレンチ分離構造を形成する実
験結果および絶縁膜エッチングの実験結果に基づくもの
である。まず、トレンチ分離構造を形成する場合に、酸
化膜と窒化膜をダミー絶縁膜とすることにより、図６に
示すように、ウェットエッチング法によりトレンチ分離
溝上端に局部的に凹部を形成できる。この凹部を埋め込
み絶縁膜とは異なる絶縁膜により埋め込むことにより、
所望のトレンチ構造を形成できる。また、シリコン酸化
膜とシリコン窒化膜のエッチングでは、従来技術では、
エッチング速度がほぼ同じであった。しかし、ＣＦｘガ
スを用いたエッチングにより、図７に示すように、シリ
コン酸化膜とシリコン窒化膜のエッチング速度比を１０
倍程度とすることが可能である。従って、図６と図７の
結果を用いることにより、コンタクトエッチングがずれ
た場合にも、トレンチ分離溝を埋め込んだ絶縁膜をエッ
チングすることなく、コンタクト配線金属を形成でき
る。
【００２６】本発明では図８に示すように、コンタクト
配線金属９が素子分離上にずれた場合にも、分離端での
絶縁膜がエッチングされないので、コンタクト配線金属
９が半導体基板１と電気的短絡を生じない。
【００２７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００２８】図１は、本発明の半導体装置の第一の実施
例を示す。図中のトレンチ分離溝２の幅は０．３μｍ、
深さは０．５μｍである。トレンチ分離溝２を埋め込む
第１の絶縁膜はシリコン酸化膜３であり、ＣＶＤ法によ
り形成される。トレンチ分離溝２の上端部を埋め込む第
２の絶縁膜はシリコン窒化膜８であり、ＣＶＤ法により
形成される。この構造により、トレンチ分離溝２近傍に
形成されるコンタクトがトレンチ分離溝２上に形成され
る場合にも、シリコン窒化膜８がエッチングされにくい
為に、コンタクトがシリコン基板１と電気的に短絡する
ことはない。
【００２９】図２は、本発明の半導体装置の第二の実施
例を示すトレンチ分離溝の断面図である。図中のトレン
チ分離溝２の幅は０．１μｍ、深さは、０．２μｍであ
る。トレンチ分離溝２の外周を埋め込む第１の絶縁膜は
シリコン酸化膜３であり、トレンチ分離溝２の内周を埋
め込む半導体膜はシリコン膜４であり、トレンチ分離溝
２上端部を埋め込む第２の絶縁膜はシリコン窒化膜８で
構成される。この構造により、第一の実施例と同様に、
トレンチ分離溝２近傍に形成されるコンタクト配線金属
はシリコン基板１と電気的に短絡しにくい利点がある。
【００３０】次に、図３を用いて、本発明の半導体装置
の製造方法の第一の実施例を説明する。図３（ａ）は、
シリコン半導体基板１上に、１０ｎｍ厚のパッド用シリ
コン酸化膜５と３０ｎｍ厚のパッド用シリコン窒化膜６
を形成した後、通常のリソグラフィ工程とエッチング工
程により、０．３μｍ幅、０．５μｍ深さのトレンチ分
離溝２を形成した状態を示す。次に図３（ｂ）に示すよ
うに、トレンチ分離溝２をＣＶＤ法により０．２μｍ厚
のシリコン酸化膜３により埋め込んだ状態を示す。次に
図３（ｃ）に示すように、化学機械的ポリッシング法に
よりシリコン酸化膜３を０．１５μｍだけポリッシング
し、表面を平坦化する。その後、さらにダミーであるパ
ッド用シリコン窒化膜６とパッド用シリコン酸化膜５を
ウェットエッチングにて除去する。前記化学機械的ポリ
ッシング法では、パッド用シリコン窒化膜６でポリッシ
ングは自動的に止まり、表面は平坦となると共に、トレ
ンチ分離溝２を埋め込むシリコン酸化膜３の上端部は
０．０３μｍほど凹部形状７になる。さらに図３（ｄ）
に示すように、シリコン窒化膜８を０．０６μｍ程度堆
積した後、エッチングを行い、トレンチ分離溝上端凹部
７にのみ、シリコン窒化膜８を残し、本発明のトレンチ
分離を完成する。
【００３１】次に図４を用いて、本発明半導体装置の製
造方法の第二の実施例を説明する。図４（ａ）は、シリ
コン半導体基板１上に、７ｎｍのパッド用シリコン酸化
膜５と２０ｎｍのパッド用シリコン窒化膜６を形成した
後、通常のリソグラフィ工程とエッチング工程により、
０．２μｍ幅、０．４μｍ深さのトレンチ分離溝２を形
成した状態を示す。次に図４（ｂ）に示すように、トレ
ンチ分離溝２を０．１５μｍ厚のシリコン酸化膜３と
０．０５μｍ厚のシリコン膜４により埋め込んだ状態を
示す。次に図４（ｃ）に示すように、表面のシリコン膜
４をエッチバックした後、化学機械的ポリッシング法に
よりシリコン酸化膜３を０．１５μｍだけポリッシング
し、表面を平坦化する。さらにダミーであるパッド用シ
リコン窒化膜６とパッド用シリコン酸化膜５をウェット
エッチングにて除去する。前記化学機械的ポリッシング
法では、パッド用シリコン窒化膜６でエッチングは自動
的に止まり、表面は平坦となると共に、ウェットエッチ
ングによりトレンチ分離溝２を埋め込むシリコン酸化膜
３の上端部は０．０２μｍの凹部形状７になる。さらに
図４（ｄ）に示すように、０．０４μｍのシリコン窒化
膜８を堆積した後、エッチバックを行い、トレンチ分離
溝上端凹部７にのみ、シリコン窒化膜８を残し、本発明
のトレンチ分離を完成する。
【００３２】次に図５を用いて、本発明の半導体装置の
製造方法の第三の実施例を説明する。図５（ａ）は、シ
リコン半導体基板１上に、１０ｎｍのパッド用シリコン
酸化膜５と４０ｎｍのパッド用シリコン窒化膜６を形成
した後、通常のリソグラフィ工程とエッチング工程によ
り、０．４μｍ幅、０．５μｍ深さのトレンチ分離溝２
を形成した状態を示す。次に図５（ｂ）に示すように、
トレンチ分離溝２を０．１５μｍ厚のシリコン酸化膜３
と０．０５μｍ厚のシリコン膜４により埋め込んだ状態
を示す。次に図５（ｃ）に示すように、５０ｎｍのレジ
スト膜を塗布した後、ドライエッチングにより０．１５
μｍのシリコン酸化膜３をエッチバックし、表面を平坦
化し、さらにダミーであるパッド用シリコン窒化膜６と
パッド用シリコン酸化膜５をウェットエッチングにて除
去する。前記ドライエッチングでは、パッド用シリコン
窒化膜６でエッチングは自動的に止まる。また、ウェッ
トエッチングによりトレンチ分離溝２を埋め込むシリコ
ン酸化膜３の上端部は０．０５μｍの凹部形状７にな
る。さらに図５（ｄ）に示すように、０．０８μｍのシ
リコン窒化膜８を堆積した後、エッチバックを行い、ト
レンチ分離溝上端凹部７にのみ、シリコン窒化膜８を残
し、本発明のトレンチ分離を完成する。
【００３３】
【発明の効果】以上説明したように本発明は、以下の効
果がある。
【００３４】本発明の第１の効果は、コンタクト配線金
属が素子分離上にずれた場合にも、分離端での絶縁膜が
エッチングされないので、コンタクト配線金属が半導体
基板と電気的短絡を生じない効果がある。
【００３５】本発明の第２の効果は、本発明では、シリ
コン窒化膜をトレンチ分離端のみに形成することによ
り、窒化の膜応力により発生しやすい結晶欠陥を抑制で
き、基板リークを生じない利点がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の第一の実施の形態（実施
例）を示した模式的断面図である。
【図２】本発明の半導体装置の第二の実施の形態（実施
例）を示した模式的断面図である。
【図３】本発明の半導体装置の製造方法の第一の実施の
形態（実施例）を示した模式的断面図である。 （ａ）半導体基板上に、パッド用シリコン酸化膜とパッ
ド用シリコン窒化膜を形成した後、トレンチ分離溝を形
成した状態を示す。 （ｂ）トレンチ分離溝をシリコン酸化膜により埋め込ん
だ状態を示す。 （ｃ）シリコン酸化膜をポリッシングし、表面を平坦化
した後、パッド用シリコン窒化膜とパッド用シリコン酸
化膜を除去した状態を示す。 （ｄ）シリコン窒化膜を堆積した後、トレンチ分離溝上
端凹部にのみ、シリコン窒化膜を残した状態を示す。
【図４】本発明の半導体装置の製造方法の第二の実施の
形態（実施例）を示した模式的断面図である。 （ａ）半導体基板上に、パッド用シリコン酸化膜とパッ
ド用シリコン窒化膜を形成した後、トレンチ分離溝を形
成した状態を示す。 （ｂ）トレンチ分離溝をシリコン酸化膜とシリコン膜に
より埋め込んだ状態を示す。 （ｃ）シリコン酸化膜をポリッシングし、表面を平坦化
した後、パッド用シリコン窒化膜とパッド用シリコン酸
化膜を除去した状態を示す。 （ｄ）シリコン窒化膜を堆積した後、トレンチ分離溝上
端凹部にのみ、シリコン窒化膜を残した状態を示す。
【図５】本発明の半導体装置の製造方法の第三の実施の
形態（実施例）を示した模式的断面図である。 （ａ）半導体基板上に、パッド用シリコン酸化膜とパッ
ド用シリコン窒化膜を形成した後、トレンチ分離溝を形
成した状態を示す。 （ｂ）トレンチ分離溝をシリコン酸化膜とシリコン膜に
より埋め込んだ状態を示す。 （ｃ）シリコン酸化膜をエッチバックし、表面を平坦化
した後、パッド用シリコン窒化膜とパッド用シリコン酸
化膜を除去した状態を示す。 （ｄ）シリコン窒化膜を堆積した後、トレンチ分離溝上
端凹部にのみ、シリコン窒化膜を残した状態を示す。
【図６】ウェットエッチング法によりトレンチ分離溝上
端に局部的に凹部を形成する工程を示す模式図である。
【図７】従来技術およびＣＦｘガスを用いた新技術での
シリコン酸化膜とシリコン窒化膜のエッチング速度を示
す図である。
【図８】本発明の半導体装置のトレンチ分離において、
コンタクト配線金属の位置がずれた場合のコンタクト配
線金属と拡散層との関係を示した模式図である。
【図９】従来の半導体装置のトレンチ分離において、コ
ンタクト配線金属の位置がずれて、コンタクト配線金属
とシリコン基板が電気的短絡を生じた模式図である。
【図１０】膜応力の大きい絶縁膜でトレンチ分離溝内部
を埋め込み、熱処理した後に結晶欠陥が生じる模式図で
ある。
【符号の説明】
１ 半導体基板（シリコン基板） ２ トレンチ分離溝 ３ 第１の絶縁膜（シリコン酸化膜） ４ 半導体膜（シリコン膜） ５ パッド用シリコン酸化膜 ６ パッド用シリコン窒化膜 ７ トレンチ分離溝上端凹部 ８ 第２の絶縁膜（シリコン窒化膜） ９ コンタクト配線金属 １０ 層間絶縁膜 １１ 拡散層 １２ コンタクト配線金属と基板の電気的短絡路 １３ 結晶欠陥

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に設けられたトレン
    チ分離溝と、該トレンチ分離溝に埋め込まれた第１の絶
    縁膜と、前記トレンチ分離溝の上端部に埋め込まれた第
    ２の絶縁膜とにより形成される素子分離構造を有するこ
    とを特徴とする半導体装置。
  2. 【請求項２】 半導体基板の一主面に設けられたトレン
    チ分離溝と、該トレンチ分離溝に埋め込まれた第１の絶
    縁膜と、前記トレンチ分離溝に埋め込まれた半導体膜
    と、前記トレンチ分離溝の上端部に埋め込まれた第２の
    絶縁膜とにより形成される素子分離構造を有することを
    特徴とする半導体装置。
  3. 【請求項３】 半導体基板の一主面に第３の絶縁膜と第
    ４の絶縁膜とを形成した後、トレンチ分離溝を形成する
    工程と、前記トレンチ分離溝に第１の絶縁膜を埋め込む
    工程と、前記第１の絶縁膜の表面を平坦化した後、前記
    第３の絶縁膜と前記第４の絶縁膜とを除去する工程と、
    第２の絶縁膜を前記トレンチ分離溝の上端部に堆積する
    工程とを含むことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 半導体基板の一主面に第３の絶縁膜と第
    ４の絶縁膜とを形成した後、トレンチ分離溝を形成する
    工程と、前記トレンチ分離溝に第１の絶縁膜と半導体膜
    とを埋め込む工程と、前記第１の絶縁膜の表面を平坦化
    した後、前記第３の絶縁膜と前記第４の絶縁膜とを除去
    する工程と、第２の絶縁膜を前記トレンチ分離溝の上端
    部に堆積する工程とを含むことを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 前記第１の絶縁膜の表面を平坦化する方
    法として、化学機械的ポリッシング法を用いることを特
    徴とする請求項３または請求項４に記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記第１の絶縁膜がシリコン酸化膜で構
    成され、前記第２の絶縁膜がシリコン窒化膜で構成され
    ることを特徴とする請求項１または請求項２に記載の半
    導体装置。
  7. 【請求項７】 前記第１の絶縁膜がシリコン酸化膜で構
    成され、前記第２の絶縁膜がシリコン窒化膜で構成され
    ることを特徴とする請求項３または請求項４に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記トレンチ分離溝に埋め込まれた半導
    体膜がシリコン膜で構成されることを特徴とする請求項
    １または請求項２に記載の半導体装置。
  9. 【請求項９】 前記トレンチ分離溝に埋め込まれた半導
    体膜がシリコン膜で構成されることを特徴とする請求項
    ３または請求項４に記載の半導体装置の製造方法。
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CNB981147836A CN1155072C (zh) 1997-06-16 1998-06-16 具有沟槽隔离结构的半导体器件及其制造方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344766B1 (ko) * 1999-10-26 2002-07-19 주식회사 하이닉스반도체 반도체장치의 소자격리방법
JP2003007815A (ja) * 2001-06-22 2003-01-10 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2006013341A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3063686B2 (ja) 1997-06-13 2000-07-12 日本電気株式会社 半導体装置の製造方法
GB2344465B (en) * 1997-06-13 2000-11-29 Nec Corp Method for producing a semiconductor device
US20020005560A1 (en) * 1998-02-05 2002-01-17 Chung Yuan Lee Shallow trench isolation having an etching stop layer and method for fabricating same
JP2000012678A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置の構造及び製造方法
US6303043B1 (en) * 1999-07-07 2001-10-16 United Microelectronics Corp. Method of fabricating preserve layer
US6329253B1 (en) * 1999-11-05 2001-12-11 Chartered Semiconductor Manufacturing Ltd. Thick oxide MOS device used in ESD protection circuit
US6632742B2 (en) * 2001-04-18 2003-10-14 Promos Technologies Inc. Method for avoiding defects produced in the CMP process
US20030143849A1 (en) * 2001-01-16 2003-07-31 Promos Technologies Inc. Method for avoiding defects produced in the CMP process
US6504225B1 (en) * 2001-04-18 2003-01-07 Advanced Micro Devices, Inc. Teos seaming scribe line monitor
US6994903B2 (en) * 2002-01-03 2006-02-07 International Business Machines Corp. Hybrid substrate and method for fabricating the same
KR100446312B1 (ko) * 2002-06-29 2004-09-01 주식회사 하이닉스반도체 접합 누설 억제를 위한 반도체 소자 제조방법
JP4021283B2 (ja) * 2002-08-28 2007-12-12 富士通株式会社 半導体装置
US7074042B2 (en) * 2003-05-27 2006-07-11 Ultradent Products, Inc. Tray-like dental bleaching devices having a barrier layer and a substantially solid bleaching composition
KR100584776B1 (ko) * 2004-03-05 2006-05-29 삼성전자주식회사 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
US8110890B2 (en) * 2007-06-05 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device isolation structure
US7723178B2 (en) * 2008-07-18 2010-05-25 International Business Machines Corporation Shallow and deep trench isolation structures in semiconductor integrated circuits
DE102011005719A1 (de) * 2011-03-17 2012-09-20 Globalfoundries Dresden Module One Llc & Co. Kg Erhöhte Integrität von Metallgatestapeln mit großem ε durch Reduzieren von STI-Absenkungen durch Abscheiden eines Füllmaterials nach der STI-Herstellung
CN103928386B (zh) * 2013-01-15 2017-03-15 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构的制造方法
US10036210B2 (en) 2015-05-01 2018-07-31 Zilift Holdings, Ltd. Method and system for deploying an electrical submersible pump in a wellbore
CN109727905A (zh) * 2017-10-31 2019-05-07 无锡华润上华科技有限公司 浅沟槽隔离结构的凹陷区处理方法及半导体元器件
US12610520B2 (en) 2020-09-29 2026-04-21 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN114334790B (zh) * 2020-09-29 2024-10-29 长鑫存储技术有限公司 一种半导体结构及其制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0055521B1 (en) * 1980-11-29 1985-05-22 Kabushiki Kaisha Toshiba Method of filling a groove in a semiconductor substrate
DE3265339D1 (en) * 1981-03-20 1985-09-19 Toshiba Kk Method for manufacturing semiconductor device
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS5961045A (ja) 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
JPH01186645A (ja) * 1988-01-14 1989-07-26 Nec Corp 半導体素子分離構造及びその製造方法
US4863562A (en) * 1988-02-11 1989-09-05 Sgs-Thomson Microelectronics, Inc. Method for forming a non-planar structure on the surface of a semiconductor substrate
US4836885A (en) * 1988-05-03 1989-06-06 International Business Machines Corporation Planarization process for wide trench isolation
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
JPH03173174A (ja) * 1989-11-30 1991-07-26 Toshiba Corp 半導体記憶装置
JPH0427141A (ja) * 1989-12-20 1992-01-30 Nec Corp 半導体装置およびその製造方法
JP3134406B2 (ja) * 1990-10-22 2001-02-13 日本電気株式会社 半導体装置
JPH0555366A (ja) 1991-08-27 1993-03-05 Hitachi Ltd 半導体装置及びその製造方法
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JP3203048B2 (ja) * 1992-04-21 2001-08-27 三菱電機株式会社 半導体装置およびその製造方法
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
US5543343A (en) * 1993-12-22 1996-08-06 Sgs-Thomson Microelectronics, Inc. Method fabricating an integrated circuit
CA2167455A1 (en) * 1995-01-19 1996-07-20 Kevin Cooper Absorbable polyalkylene diglycolates
US5786263A (en) 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
JPH08330410A (ja) 1995-05-31 1996-12-13 Sony Corp 素子分離方法、素子分離構造、及び半導体装置
JP3613858B2 (ja) * 1995-10-26 2005-01-26 ソニー株式会社 テレビジョン信号の伝送または記録方法、および記録装置
JPH09134954A (ja) 1995-11-08 1997-05-20 Toshiba Microelectron Corp 半導体装置およびその製造方法
US5933748A (en) * 1996-01-22 1999-08-03 United Microelectronics Corp. Shallow trench isolation process
US5661072A (en) * 1996-05-23 1997-08-26 Micron Technology, Inc. Method for reducing oxide thinning during the formation of a semiconductor device
KR100242466B1 (ko) * 1996-06-27 2000-02-01 김영환 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
US6097076A (en) * 1997-03-25 2000-08-01 Micron Technology, Inc. Self-aligned isolation trench
US6005279A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Trench edge spacer formation
US6960818B1 (en) * 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
TW373297B (en) * 1998-07-14 1999-11-01 United Microelectronics Corp Shallow trench isolation zone producing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344766B1 (ko) * 1999-10-26 2002-07-19 주식회사 하이닉스반도체 반도체장치의 소자격리방법
JP2003007815A (ja) * 2001-06-22 2003-01-10 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2006013341A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 半導体装置の製造方法

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Publication number Publication date
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CN1204147A (zh) 1999-01-06
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GB2326526A (en) 1998-12-23
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