JPH10199985A - 半導体集積回路およびそのレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 無駄な電力消費を低減し、かつ、クロックス
キューの抑制された半導体集積回路を提供する。 【解決手段】 本半導体集積回路は、クロックＣＫを複
数のフリップフロップ１１〜１３に分配するツリー構造
のクロック供給経路２０を有しており、このツリー構造
のクロック供給経路２０における１または２以上の分岐
点には、制御信号に従って各分岐先へのクロックの供給
を行うクロック制御セルＣＣが介挿されている。制御回
路３０は、フリップフロップ１１〜１３の各々につい
て、当該フリップフロップがクロックＣＫを必要とする
ときのみ当該フリップフロップにクロックＣＫが供給さ
れるように、クロック制御セルＣＣに制御信号Ｓ１，Ｓ
２を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
およびそのレイアウト設計方法に関する。

【０００２】

【従来の技術】ＩＣ（半導体集積回路）の中には、共通
のクロックによって駆動される多数のフリップフロップ
からなる同期回路を含むものがある。このような同期回
路を含んだＩＣのレイアウト設計をする場合には、同期
回路の動作の安定性を確保するため、クロックスキュ
ー、すなわち、各フリップフロップに対するクロックの
供給タイミングのずれを極力小さくするよう配慮する必
要がある。このような配慮から、クロックを供給するた
めのクロック配線のレイアウトを他の部分に優先して行
い、このクロック配線に沿ってクロックの供給を受ける
フリップフロップの配置を行う、という方法が採られる
場合がある。

【０００３】図５（ａ）〜（ｄ）は、このようにクロッ
ク配線を優先してチップレイアウトを行ったＩＣチップ
の例を示すものである。まず、図５（ａ）はクロックを
出力するクロックドライバ１，１の各出力端間にフィッ
シュボーン型クロック配線２を接続したチップレイアウ
トを示している。また、図５（ｂ）はクロックドライバ
１，１の各出力端間にメッシュ型クロック配線３を接続
したチップレイアウトを示している。また、図５（ｃ）
はＨツリー構造の配線４をクロック配線として使用した
チップレイアウトを示している。これらの各図に示した
技術は、いずれも所定の形状の配線パターンをチップ上
に形成し、この配線パターンに沿ってクロックの供給を
受ける多数のフリップフロップ（図示略）を配置するも
のである。

【０００４】一方、図５（ｄ）は、いわゆるクロックツ
リー合成により得られたチップレイアウトの例を示すも
のである。クロックツリー合成とは、共通のクロックの
供給を受ける多数のフリップフロップを含む回路に適し
た自動レイアウト手法の１つをいう。このクロックツリ
ー合成においては、かかるクロックの供給を受ける多数
のフリップフロップをチップ上にレイアウトする際に、
クロックの供給源と各フリップフロップとを結ぶクロッ
ク供給経路として、図５（ｄ）に例示するような複数の
クロックドライバからなるツリー構造のクロック供給経
路５を自動生成するものである。このクロック供給経路
５の自動生成の際には、予め定められた目標遅延量で各
フリップフロップにクロックが供給されるようにクロッ
ク配線長や各クロックドライバの駆動能力の最適化が行
われる。

【０００５】

【発明が解決しようとする課題】ところで、上述したフ
ィッシュボーン型クロック配線やメッシュ型クロック配
線、Ｈツリー構造のクロック配線を用いたレイアウト方
法は、クロック配線自体の全長を比較的短く抑えること
ができるが、所定の形状のクロック配線パターンをチッ
プ上に形成するため、他の信号の配線の自由度を低下さ
せ、チップの集積度を低下させるという問題があった。
また、メッシュ型クロック配線を用いたレイアウト方法
は、配線の全長が比較的長くなりクロックドライバの負
荷が大きくなるため、同期回路を高速動作させることが
困難になったり、消費電力を増大させるという問題があ
った。

【０００６】一方、クロックツリー合成によるレイアウ
トは、各フリップフロップにクロックが適切なタイミン
グで供給されるようにクロック供給経路の最適化を行う
ため、クロックスキューを低く抑えるのに効果的であ
る。しかしながら、このクロックツリー合成を用いて
も、同期回路のクロックドライバ等の消費電力低減につ
いては考慮されていない。すなわち、たとえクロックツ
リー合成により同期回路のレイアウトを行ったとして
も、同期回路において非動作状態のフリップフロップに
クロックを供給するクロックドライバおよびそのフリッ
プフロップ内のクロックバッファが不要に活性化される
という事態が一般的に起こり得るため、この不要な活性
化により消費電力の増大を招いてしまうのである。

【０００７】この発明は、以上説明した事情に鑑みてな
されたものであり、クロックツリーの利点を活かしてク
ロックスキューの低減を図り、消費電力の低減を考慮し
た半導体集積回路およびそのような半導体集積回路のレ
イアウト設計方法を提供することを目的としている。

【０００８】

【課題を解決するための手段】請求項１に係る発明は、
クロックを分岐させ、複数の順序回路に供給するツリー
構造のクロック供給経路と、前記ツリー構造のクロック
供給経路における１または２以上の分岐点に介挿され、
制御信号に従って各分岐先へのクロックの供給を行うク
ロック制御セルと、前記複数の順序回路の各々がクロッ
クを必要とするときのみ当該順序回路にクロックが供給
されるように、前記クロック制御セルに前記制御信号を
供給する制御手段とを具備することを特徴とする半導体
集積回路を要旨とする。

【０００９】請求項２に係る発明は、共通のクロックが
供給される複数の順序回路を有する半導体集積回路のレ
イアウト設計方法において、ａ．クロックを分岐させ、
制御信号に従って各分岐先へのクロックの供給を行うク
ロック制御セルを前記共通のクロックの供給源と前記複
数の順序回路の少なくとも一部のものとの間に介挿する
と共に該制御信号を該クロック制御セルに供給する制御
手段を追加する過程と、ｂ．前記共通のクロックの供給
源から前記複数の順序回路までの各信号経路の目標遅延
量を設定する過程と、ｃ．クロックツリー合成法によ
り、前記クロック制御セルから前記各順序回路までの間
に前記目標遅延量を満たすように最適化されたツリー構
造のクロック供給経路を介挿した回路のレイアウト情報
を自動生成する過程とを具備することを特徴とする半導
体集積回路のレイアウト設計方法を要旨とする。

【００１０】請求項３に係る発明は、共通のクロックが
供給される複数の順序回路を有する半導体集積回路のレ
イアウト設計方法において、ａ．前記共通のクロックの
供給源から前記複数の順序回路までの各信号経路の目標
遅延量を設定する過程と、ｂ．クロックツリー合成法に
より、前記共通のクロックの供給源から前記複数の順序
回路までの間に前記目標遅延量を満たすように最適化さ
れたツリー構造のクロック供給経路を介挿した回路のレ
イアウト情報を自動生成する過程と、ｃ．クロックを分
岐させ、制御情報に従って各分岐先へのクロックの供給
を行うクロック制御セルを前記ツリー構造のクロック供
給経路における１または２以上の分岐点に対し介挿する
と共に該制御信号を該クロック制御セルに供給する制御
手段を追加する修正を前記レイアウト情報に施す過程
と、ｄ．前記共通のクロックの供給源から前記複数の順
序回路までの遅延量が前記目標遅延量を満たすように前
記修正のなされたレイアウト情報をさらに修正する過程
とを具備することを特徴とする半導体集積回路のレイア
ウト設計方法を要旨とする。

【００１１】

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。

【００１２】Ａ．本発明に係る半導体集積回路の実施形
態 本実施形態に係る半導体集積回路は、基本的にはクロッ
クツリー合成により自動生成されるツリー構造のクロッ
ク供給経路を使用するものであるが、さらにこれに消費
電力を抑制するための手段を付加したものである。以
下、図１（ａ）および（ｂ）を参照し、一般的なクロッ
クツリー合成により生成された回路との対比において、
本発明に係る半導体集積回路の実施形態について説明す
る。

【００１３】まず、一般的なクロックツリー合成により
生成された回路の例を図１（ａ）に示す。この図におい
て、１１〜１３は各々共通のクロックＣＫが供給される
フリップフロップである。そして、２０はクロックツリ
ー合成により自動生成されたツリー構造のクロック供給
経路であり、複数のクロックドライバ２１〜２４と配線
パターンとにより構成されている。

【００１４】これに対し、本実施形態に係る半導体集積
回路は、図１（ｂ）に示す構成を有する。すなわち、本
実施形態に係る半導体集積回路においては、ツリー構造
のクロック供給経路２０の中の１または２以上の分岐点
（この例では図１（ａ）において破線で丸く囲んだ分岐
点）に各分岐先へのクロックの供給を制御するクロック
制御セルＣＣが介挿されており、さらにクロック制御セ
ルＣＣに制御信号を供給する制御回路３０が設けられて
いる。

【００１５】図２はクロック制御セルＣＣの機能を示す
ものである。クロック制御セルＣＣは、入力端子Ｉに入
力されるクロックを分岐させ、出力端子Ｏ１，Ｏ２から
出力するものであるが、図２に示すように、制御信号Ｓ
１およびＳ２の値により、クロックを出力するか否かを
各出力端子毎に自在に制御することができる。

【００１６】図１（ｂ）に示す例において、クロックＣ
Ｋはクロック制御セルＣＣを介して各フリップフロップ
１１〜１３に供給されるが、制御回路３０は、フリップ
フロップ１１〜１３の各々がクロックＣＫを必要とする
ときのみ当該フリップフロップにクロックＣＫが供給さ
れるように、クロック制御セルＣＣに対して制御信号Ｓ
１およびＳ２を供給する。

【００１７】すなわち、図１（ｂ）において、例えば各
フリップフロップ１１〜１３が強制的にリセットされて
いたり、あるいはこれらの出力信号が他の回路によって
全く利用されないような場合には、各フリップフロップ
１１〜１３はクロックＣＫを必要としないと言える。従
って、このような場合には、制御回路３０からクロック
制御セルＣＣへ制御信号Ｓ１およびＳ２として各々Ｌを
出力する。また、フリップフロップ１１のみがクロック
ＣＫを必要とする場合には、制御信号Ｓ１およびＳ２と
してＨおよびＬを各々出力する。他の場合についても同
様であり、制御回路３０は、各フリップフロップがクロ
ックＣＫを必要とするか否かにより、図２に従って制御
信号Ｓ１およびＳ２を出力するものである。なお、図１
（ｂ）では図面が煩雑になるのを防止するため、クロッ
ク制御セルＣＣが１個しか示されていないが、制御回路
３０は図示を省略した他のクロック制御セルについても
同様な制御信号の供給を行う。

【００１８】このように本実施形態によれば、クロック
ツリー合成により得られたツリー構造のクロック供給経
路を介して各フリップフロップへのクロックの供給が行
われ、しかも、その際にクロック制御セルを使用したク
ロック供給の制御が行われるため、各フリップフロップ
へのクロック供給タイミングのずれが低く抑えられ、か
つ、クロックドライバおよびフリップフロップの不要な
電力消費が抑制される。

【００１９】Ｂ．本発明に係る半導体集積回路のレイア
ウト設計方法の実施形態 次に本発明に係る半導体集積回路のレイアウト設計方法
の実施形態について説明する。

【００２０】（１）第１の実施形態 図３（ａ）〜（ｃ）は、第１の実施形態に係るレイアウ
ト設計方法を示すものである。これらの図において、Ａ
〜Ｆは各々フリップフロップを示すものである。

【００２１】本実施形態においては、まず、設計者がク
ロックの供給を受けるフリップフロップを複数のグルー
プに分割する。この分割は、常に同じタイミングでクロ
ックの供給を必要とするもの同士（例えば同じ信号でリ
セットされるフリップフロップ同士）が同じグループに
含まれるように行う。

【００２２】図３（ａ）はこの分割を行った回路の例を
示したものである。この例では、破線で丸く囲んだノー
ドを境にしてフリップフロップの分割が行われており、
クロックＣＫの供給を直接受けるフリップフロップＡ〜
Ｄは、フリップフロップＡのみからなるグループと、フ
リップフロップＢ〜Ｄからなるグループに分割されてい
る。また、フリップフロップＢの出力信号をクロックと
するフリップフロップＥおよびＦは別々のグループに分
割されている。

【００２３】次に、分割された各グループにクロックを
供給するクロック制御セルをクロック供給経路上に介挿
する。図３（ｂ）は図３（ａ）に示す回路にクロック制
御セルを介挿した結果を示すものであり、ＣＣ１および
ＣＣ２が各々クロック制御セルである。また、同時に、
各クロック制御セルに制御信号を供給する制御回路も付
加する。

【００２４】次に各グループ毎にクロック制御セルから
各フリップフロップまでの目標遅延量を設定し、クロッ
クツリー合成による自動レイアウトを実行する。図３
（ｃ）に示す例では、フリップフロップＡ〜Ｄに同じタ
イミングでクロックＣＫが到達する必要があるため、ク
ロック制御セルＣＣ１からフリップフロップＡまでの目
標遅延量およびクロック制御セルＣＣ１からフリップフ
ロップＢ〜Ｄの各々までの各目標遅延量はいずれも同一
の遅延量ｔｐｄに設定されている。この自動レイアウト
が行われる結果、例えば図３（ｃ）に示す範囲の回路に
ついては、クロック制御セルＣＣ１からフリップフロッ
プＡまでの間には遅延量ｔｐｄを有する１本のクロック
供給経路が自動生成される。また、クロック制御セルＣ
Ｃ１からフリップフロップＢ〜Ｄまでの間にはいずれの
フリップフロップに対しても遅延量ｔｐｄでクロックＣ
Ｋを送るツリー構造のクロック供給経路が自動生成され
る。これらのクロック供給経路の自動生成においては、
必要に応じて遅延量を調整するためのクロックドライバ
の介挿またはクロック制御セルＣＣ１の駆動能力（出力
トランジスタサイズ）の自動調整等も行われる。他のク
ロック制御セルとフリップフロップとの間のクロック供
給経路についても同様である。

【００２５】このようにしてクロックスキューが抑制さ
れ、かつ、無駄な電力消費が防止された半導体集積回路
のレイアウト情報が得られる訳である。

【００２６】（２）第２の実施形態 図４（ａ）〜（ｃ）は、第２の実施形態に係るレイアウ
ト設計方法を示すものである。上記第１の実施形態と同
様、Ａ〜Ｆは各々フリップフロップを示すものである。

【００２７】本実施形態においても、上記第１の実施形
態と同様、最初にフリップフロップＡ〜Ｆの複数のグル
ープへの分割を行う（図４（ａ）参照）。

【００２８】次に共通のクロックの供給を受ける各フリ
ップフロップ毎に目標遅延量を設定し、クロックツリー
合成による自動レイアウトを実行する。図４（ｂ）に示
す例では、クロックＣＫの供給源からフリップフロップ
Ａ〜Ｄに至るまでの目標遅延量をｔｐｄとしてクロック
ツリー合成を行っている。そして、自動レイアウト完了
後、最初の分割により得られた各グループのチップ上で
の所在を確認し、各グループ間の境界となっているノー
ド（図４（ｂ）では破線で丸く囲んだ各ノード）を捜し
求める。

【００２９】次にこのようにして捜し求めた各ノードに
クロック制御セルＣＣ１およびＣＣ２を介挿し、これら
を介して各グループへの供給が行われるようにレイアウ
ト情報の修正を行う（図４（ｃ）参照）。また、各クロ
ック制御セルに制御信号を送る制御回路および配線のレ
イアウト情報も付加する。

【００３０】次に遅延調整のためのレイアウト情報の修
正を行う。すなわち、上記のようにクロック制御セルＣ
Ｃ１およびＣＣ２の介挿を行った結果、例えばクロック
ＣＫの供給源からフリップフロップＡまでの遅延量はｔ
ｐｄ１、クロックＣＫの供給源からフリップフロップＢ
〜Ｄまでの遅延量はｔｐｄ２、という具合に目標遅延量
ｔｐｄからのずれた状態となることがある。そこで、こ
のような場合には、このずれをなくすべくレイアウト情
報の修正を行う。この遅延の調整は、例えばクロックツ
リー合成により自動生成されたクロックドライバのトラ
ンジスタサイズの調整等により行う。本実施形態におい
ても、上記第１の実施形態と同様な効果が得られる。

【００３１】

【発明の効果】以上説明したように、この発明に係る半
導体集積回路およびそのレイアウト設計方法によれば、
消費電力の増加を極力抑え、クロックスキューの低減を
図ることができるという効果がある。

【図面の簡単な説明】

【図１】 この発明に係る半導体集積回路の実施形態を
従来のものとの対比において説明する図である。

【図２】 同実施形態におけるクロック制御セルの機能
を示す図である。

【図３】 この発明に係る半導体集積のレイアウト設計
方法の第１の実施形態を示す図である。

【図４】 この発明に係る半導体集積のレイアウト設計
方法の第１の実施形態を示す図である。

【図５】 従来の半導体集積回路のチップレイアウトを
示す図である。

【符号の説明】

１１〜１３……フリップフロップ、 ２０……ツリー構造のクロック供給経路、 ＣＣ……クロック制御セル、３０……制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロックを分岐させ、複数の順序回路に
   供給するツリー構造のクロック供給経路と、 前記ツリー構造のクロック供給経路における１または２
   以上の分岐点に介挿され、制御信号に従って各分岐先へ
   のクロックの供給を行うクロック制御セルと、 前記複数の順序回路の各々がクロックを必要とするとき
   のみ当該順序回路にクロックが供給されるように、前記
   クロック制御セルに前記制御信号を供給する制御手段と
   を具備することを特徴とする半導体集積回路。
2. 【請求項２】 共通のクロックが供給される複数の順序
   回路を有する半導体集積回路のレイアウト設計方法にお
   いて、 ａ．クロックを分岐させ、制御信号に従って各分岐先へ
   のクロックの供給を行うクロック制御セルを前記共通の
   クロックの供給源と前記複数の順序回路の少なくとも一
   部のものとの間に介挿すると共に該制御信号を該クロッ
   ク制御セルに供給する制御手段を追加する過程と、 ｂ．前記共通のクロックの供給源から前記複数の順序回
   路までの各信号経路の目標遅延量を設定する過程と、 ｃ．クロックツリー合成法により、前記クロック制御セ
   ルから前記各順序回路までの間に前記目標遅延量を満た
   すように最適化されたツリー構造のクロック供給経路を
   介挿した回路のレイアウト情報を自動生成する過程とを
   具備することを特徴とする半導体集積回路のレイアウト
   設計方法。
3. 【請求項３】 共通のクロックが供給される複数の順序
   回路を有する半導体集積回路のレイアウト設計方法にお
   いて、 ａ．前記共通のクロックの供給源から前記複数の順序回
   路までの各信号経路の目標遅延量を設定する過程と、 ｂ．クロックツリー合成法により、前記共通のクロック
   の供給源から前記複数の順序回路までの間に前記目標遅
   延量を満たすように最適化されたツリー構造のクロック
   供給経路を介挿した回路のレイアウト情報を自動生成す
   る過程と、 ｃ．クロックを分岐させ、制御情報に従って各分岐先へ
   のクロックの供給を行うクロック制御セルを前記ツリー
   構造のクロック供給経路における１または２以上の分岐
   点に対し介挿すると共に該制御信号を該クロック制御セ
   ルに供給する制御手段を追加する修正を前記レイアウト
   情報に施す過程と、 ｄ．前記共通のクロックの供給源から前記複数の順序回
   路までの遅延量が前記目標遅延量を満たすように前記修
   正のなされたレイアウト情報をさらに修正する過程とを
   具備することを特徴とする半導体集積回路のレイアウト
   設計方法。