JPH10199990A - 着目ゲート出力の特性抽出方法 - Google Patents
着目ゲート出力の特性抽出方法Info
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- JPH10199990A JPH10199990A JP9015973A JP1597397A JPH10199990A JP H10199990 A JPH10199990 A JP H10199990A JP 9015973 A JP9015973 A JP 9015973A JP 1597397 A JP1597397 A JP 1597397A JP H10199990 A JPH10199990 A JP H10199990A
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Abstract
(57)【要約】
【課題】 複数のゲートが連結されたＬＳＩ内部での着
目ゲート出力の抽出方法であって、実波形に近い遅延を
得ることができる出力の特性抽出方法を提供する。同時
に、出力波形なまりについても、実波形に近いなまりを
得ることができる出力の特性抽出方法を提供する。 【解決手段】 複数のゲートが連結されたＬＳＩ内部で
の着目ゲート出力の抽出方法であって、各ゲートの遅延
時間ｔｐｄと各ゲートの次段ゲートへの入力波形なまり
ｓｌｅｗとを入力波形なまりｓｌｅｗ値に依存した式に
当てはめ、回路入力側から着目ゲートに至る各ゲートの
遅延時間と各ゲートの次段ゲートへの入力波形なまりと
を、順次、入力電圧側から求めることにより、着目ゲー
トの出力波形の遅延時間Ｔｐｄと出力波形なまりＳｌｅ
ｗを求める。
目ゲート出力の抽出方法であって、実波形に近い遅延を
得ることができる出力の特性抽出方法を提供する。同時
に、出力波形なまりについても、実波形に近いなまりを
得ることができる出力の特性抽出方法を提供する。 【解決手段】 複数のゲートが連結されたＬＳＩ内部で
の着目ゲート出力の抽出方法であって、各ゲートの遅延
時間ｔｐｄと各ゲートの次段ゲートへの入力波形なまり
ｓｌｅｗとを入力波形なまりｓｌｅｗ値に依存した式に
当てはめ、回路入力側から着目ゲートに至る各ゲートの
遅延時間と各ゲートの次段ゲートへの入力波形なまりと
を、順次、入力電圧側から求めることにより、着目ゲー
トの出力波形の遅延時間Ｔｐｄと出力波形なまりＳｌｅ
ｗを求める。
Description
【０００１】
【発明の属する技術分野】本発明は，ＭＯＳ（Ｍｅｔａ
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半
導体集積回路設計における、複数のゲートが連結された
ＬＳＩ内部での着目ゲート出力の抽出方法であって、特
に、信号の遅延、波形なまりについて、実波形との誤差
を実用レベルで少なくした出力波形の特性抽出方法に関
する。
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半
導体集積回路設計における、複数のゲートが連結された
ＬＳＩ内部での着目ゲート出力の抽出方法であって、特
に、信号の遅延、波形なまりについて、実波形との誤差
を実用レベルで少なくした出力波形の特性抽出方法に関
する。
【０００２】
【従来の技術】近年、電子機器の高性能化と軽薄短小の
傾向から、ＡＳＩＣに代表される種々のＬＳＩには、ま
すます高集積化、高機能化が求められるようになってき
た。上記ＡＳＩＣ等のＬＳＩは、一般には、機能、論理
設計、回路設計、レイアウト設計等を経て、フオトマス
クパターン用のパターンを作製し、これを用いてフオト
マスクを作製した後、フオトマスクのパターンをウエハ
上に縮小投影露光等により転写して、半導体素子作製プ
ロセスを行うという長い工程を経て作製されるものであ
る。このように工程が長い為、できるだけ早い工程にお
いて、遅延時間を含めた精確な波形を求めておくことが
要求されることがある。特に、論理回路ライブラリの開
発においては、ＬＳＩの性能向上の点から遅延時間を含
めた精確な波形を求めておくことは不可欠で、一般に
は、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａ
ｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
Ｅｍｐｈａｓｉｓ）ソフトを用い、入力波形としてラ
ンプ波形（線型波形）を用い、これに対応する出力波形
を求めて遅延時間等を検証している。
傾向から、ＡＳＩＣに代表される種々のＬＳＩには、ま
すます高集積化、高機能化が求められるようになってき
た。上記ＡＳＩＣ等のＬＳＩは、一般には、機能、論理
設計、回路設計、レイアウト設計等を経て、フオトマス
クパターン用のパターンを作製し、これを用いてフオト
マスクを作製した後、フオトマスクのパターンをウエハ
上に縮小投影露光等により転写して、半導体素子作製プ
ロセスを行うという長い工程を経て作製されるものであ
る。このように工程が長い為、できるだけ早い工程にお
いて、遅延時間を含めた精確な波形を求めておくことが
要求されることがある。特に、論理回路ライブラリの開
発においては、ＬＳＩの性能向上の点から遅延時間を含
めた精確な波形を求めておくことは不可欠で、一般に
は、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａ
ｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
Ｅｍｐｈａｓｉｓ）ソフトを用い、入力波形としてラ
ンプ波形（線型波形）を用い、これに対応する出力波形
を求めて遅延時間等を検証している。
【０００３】ここで、簡単にＳＰＩＣＥのソフトを用い
た入出力波形の遅延時間等の検証について簡単に説明し
ておく。図５（ａ）に示す、ＮＡＮＤ素子は、図５
（ｂ）に示す真理値表のように機能が表現され、入力Ｉ
１、Ｉ２が変化し、出力が１から０、ないし０から１へ
と変化する場合がある。そして、例えば、入力Ｉ１、Ｉ
２がともに１で出力が０の状態から、入力Ｉ１のみが０
に変化し、出力が１に変化する際、入力Ｉ１の変化に対
して出力Ｏ１が１に変化するが、入力Ｉ１と出力Ｏ１と
には時間にズレが生じる。即ち、入力Ｉ１と出力Ｏ１と
には遅延時間が発生する。また、入出波形も矩形波とな
らず矩形波から変形した形となる。ここでは、以降、図
６（ａ）に示すように、波形６１０、６２０をそれぞれ
実波形の入力波形、出力波形とした場合、入力が出力値
ＶDDの１／２になった時点から出力が出力値ＶDDの１／
２になるまでの時間を遅延時間ｔｐｄ（ｔｉｍｅｏｆ
ｐｒｏｐａｇａｔｉｏｎ ｄｅｌａｙ）と言い、入力、
出力について、それぞれ出力値がＨｉｇｈ側閾電圧に達
し、Ｌｏｗ側閾電圧に達するまでの時間、ないしＬｏｗ
側閾電圧に達し、Ｈｉｇｈ側閾電圧に達するまでの時間
を波形の変形具合を表す量として波形ナマリと言う。
尚、図６においては、縦軸を出力値に対する％表示とし
ており、ここでは便宜上、入力の出力値と出力の出力値
はともにＶDDとしている。Ｈｉｇｈ側閾電圧としては出
力電圧の７０〜９０％、Ｌｏｗ側閾電圧としては出力電
圧の１０〜３０％が好ましい。一般には、図６（ｂ）に
示すように、論理素子における入力の変化に対応する出
力の変化は、入力としてランプ入力（線型入力）６３０
を用い、これに対応する出力６４０をＳＰＩＣＥのソフ
トから求めていた。しかし、出力波形のナマリ、遅延時
間等、実波形と比較した場合、実用レベルでは、誤差が
大きく問題となっていた。尚、ここで言う実波形とは、
ＭＯＳ形半導体素子について、動作特性から厳密に近似
計算して求めた波形を言っている。入出力波形の検証に
おいては、実波形を用いるのは、困難で従来は、図６
（ｂ）に示すランプ波形４３０を用いていた。
た入出力波形の遅延時間等の検証について簡単に説明し
ておく。図５（ａ）に示す、ＮＡＮＤ素子は、図５
（ｂ）に示す真理値表のように機能が表現され、入力Ｉ
１、Ｉ２が変化し、出力が１から０、ないし０から１へ
と変化する場合がある。そして、例えば、入力Ｉ１、Ｉ
２がともに１で出力が０の状態から、入力Ｉ１のみが０
に変化し、出力が１に変化する際、入力Ｉ１の変化に対
して出力Ｏ１が１に変化するが、入力Ｉ１と出力Ｏ１と
には時間にズレが生じる。即ち、入力Ｉ１と出力Ｏ１と
には遅延時間が発生する。また、入出波形も矩形波とな
らず矩形波から変形した形となる。ここでは、以降、図
６（ａ）に示すように、波形６１０、６２０をそれぞれ
実波形の入力波形、出力波形とした場合、入力が出力値
ＶDDの１／２になった時点から出力が出力値ＶDDの１／
２になるまでの時間を遅延時間ｔｐｄ（ｔｉｍｅｏｆ
ｐｒｏｐａｇａｔｉｏｎ ｄｅｌａｙ）と言い、入力、
出力について、それぞれ出力値がＨｉｇｈ側閾電圧に達
し、Ｌｏｗ側閾電圧に達するまでの時間、ないしＬｏｗ
側閾電圧に達し、Ｈｉｇｈ側閾電圧に達するまでの時間
を波形の変形具合を表す量として波形ナマリと言う。
尚、図６においては、縦軸を出力値に対する％表示とし
ており、ここでは便宜上、入力の出力値と出力の出力値
はともにＶDDとしている。Ｈｉｇｈ側閾電圧としては出
力電圧の７０〜９０％、Ｌｏｗ側閾電圧としては出力電
圧の１０〜３０％が好ましい。一般には、図６（ｂ）に
示すように、論理素子における入力の変化に対応する出
力の変化は、入力としてランプ入力（線型入力）６３０
を用い、これに対応する出力６４０をＳＰＩＣＥのソフ
トから求めていた。しかし、出力波形のナマリ、遅延時
間等、実波形と比較した場合、実用レベルでは、誤差が
大きく問題となっていた。尚、ここで言う実波形とは、
ＭＯＳ形半導体素子について、動作特性から厳密に近似
計算して求めた波形を言っている。入出力波形の検証に
おいては、実波形を用いるのは、困難で従来は、図６
（ｂ）に示すランプ波形４３０を用いていた。
【０００４】この為、従来はＳＰＩＣＥのソフトから求
められた出力に予め適当と判断される数値（ゲタとも言
う）を加減するという方法で対応していたが、種々の回
路に対し一様な扱いは難しく、基本的な問題解決とはは
なっておらず、その対応が求められていた。このような
状況のもと、ＭＯＳ型トランジスタからなる半導体集積
回路設計における論理素子レベルでの出力波形の生成方
法および、論理素子レベルでの出力波形の特性抽出方法
において、出力波形の遅延情報、ナマリ情報等を得るた
めに、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタにより形成される回路に
ついて、論理素子レベルで、ＳＰＩＣＥ（Ｓｉｍｕｌａ
ｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）ソフトを
用いて入力波形から出力波形を得る出力波形の生成方法
において、入力電圧として、実波形入力の波形ナマリか
ら求めた指数波形を用いることも本出願人により提案さ
れている。
められた出力に予め適当と判断される数値（ゲタとも言
う）を加減するという方法で対応していたが、種々の回
路に対し一様な扱いは難しく、基本的な問題解決とはは
なっておらず、その対応が求められていた。このような
状況のもと、ＭＯＳ型トランジスタからなる半導体集積
回路設計における論理素子レベルでの出力波形の生成方
法および、論理素子レベルでの出力波形の特性抽出方法
において、出力波形の遅延情報、ナマリ情報等を得るた
めに、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタにより形成される回路に
ついて、論理素子レベルで、ＳＰＩＣＥ（Ｓｉｍｕｌａ
ｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）ソフトを
用いて入力波形から出力波形を得る出力波形の生成方法
において、入力電圧として、実波形入力の波形ナマリか
ら求めた指数波形を用いることも本出願人により提案さ
れている。
【０００５】
【発明が解決しようとする課題】しかし、実際には、Ｌ
ＳＩ内部での着目ゲートの出力（電圧波形）は、このよ
うにして求められた指数波形とは異なっているため、こ
のようにして求めた指数波形を用いた場合、負荷容量が
小さい回路（ゲート）が連続すると過小の（数％）遅延
が算出され、負荷容量が大きい回路（ゲート）が連続す
ると過大の（数％）遅延が算出されることとなり、問題
となっていた。本発明は、これに対応しようとするもの
で、複数のゲートが連結されたＬＳＩ内部での電圧波形
の抽出方法であって、実波形に近い遅延を得ることがで
きる出力の抽出方法を提供しようとするものであり、同
時に、出力波形なまりについても、実波形に近いなまり
を得ることができる出力波形の抽出方法を提供しようと
するものである。
ＳＩ内部での着目ゲートの出力（電圧波形）は、このよ
うにして求められた指数波形とは異なっているため、こ
のようにして求めた指数波形を用いた場合、負荷容量が
小さい回路（ゲート）が連続すると過小の（数％）遅延
が算出され、負荷容量が大きい回路（ゲート）が連続す
ると過大の（数％）遅延が算出されることとなり、問題
となっていた。本発明は、これに対応しようとするもの
で、複数のゲートが連結されたＬＳＩ内部での電圧波形
の抽出方法であって、実波形に近い遅延を得ることがで
きる出力の抽出方法を提供しようとするものであり、同
時に、出力波形なまりについても、実波形に近いなまり
を得ることができる出力波形の抽出方法を提供しようと
するものである。
【０００６】
【課題を解決するための手段】本発明の着目ゲート出力
の特性抽出方法は、複数のゲートが連結されたＬＳＩ内
部での着目ゲート出力の抽出方法であって、各ゲートの
遅延時間ｔｐｄと各ゲートの次段ゲートへの入力波形な
まりｓｌｅｗとを下記（１）式、（２）式に当てはめ、
回路入力から出力特性を抽出する着目ゲートに至る各ゲ
ートの遅延時間と各ゲートの次段ゲートへの入力波形な
まりとを、順次、回路入力側から求めることにより、着
目ゲートの出力波形の遅延時間Ｔｐｄと出力波形なまり
Ｓｌｅｗを求めることを特徴とするものである。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋ
ｃｌ＋ＲＯ）×ＣＯ （２）ｓｌｅｗ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓ
ｃｌ＋Ｒ）×Ｃ 但し、Ｒ、Ｃは着目ゲートと前段のゲート間の配線負荷
抵抗、配線負荷容量で、Ｓは着目ゲートへの入力波形な
まり（即ち前段のｓｌｅｗ）、ＲＯ、ＣＯは着目ゲート
の出力配線負荷抵抗、出力負荷容量であり、ｔ０、Ｋｓ
ｉ、Ｋｓ０、Ｋｃｌ、ｓ０、Ｓｓｉ、Ｓｓ０はパラメー
タである。
の特性抽出方法は、複数のゲートが連結されたＬＳＩ内
部での着目ゲート出力の抽出方法であって、各ゲートの
遅延時間ｔｐｄと各ゲートの次段ゲートへの入力波形な
まりｓｌｅｗとを下記（１）式、（２）式に当てはめ、
回路入力から出力特性を抽出する着目ゲートに至る各ゲ
ートの遅延時間と各ゲートの次段ゲートへの入力波形な
まりとを、順次、回路入力側から求めることにより、着
目ゲートの出力波形の遅延時間Ｔｐｄと出力波形なまり
Ｓｌｅｗを求めることを特徴とするものである。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋ
ｃｌ＋ＲＯ）×ＣＯ （２）ｓｌｅｗ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓ
ｃｌ＋Ｒ）×Ｃ 但し、Ｒ、Ｃは着目ゲートと前段のゲート間の配線負荷
抵抗、配線負荷容量で、Ｓは着目ゲートへの入力波形な
まり（即ち前段のｓｌｅｗ）、ＲＯ、ＣＯは着目ゲート
の出力配線負荷抵抗、出力負荷容量であり、ｔ０、Ｋｓ
ｉ、Ｋｓ０、Ｋｃｌ、ｓ０、Ｓｓｉ、Ｓｓ０はパラメー
タである。
【０００７】
【作用】本発明の着目ゲート出力の特性抽出方法は、こ
のような構成にすることにより、複数のゲートが連結さ
れたＬＳＩ内部での着目ゲート出力の抽出方法におい
て、着目する箇所において、実波形に近い遅延を得るこ
とができる出力波形の抽出方法の提供を可能としてい
る。同時に、出力波形なまりについても、実波形に近い
なまりを得ることができる出力波形の抽出方法の提供を
可能としている。具体的には、各ゲートの遅延時間ｔｐ
ｄと各ゲートの次段ゲートへの入力波形なまりｓｌｅｗ
とを下記（１）式、（２）式に当てはめ、回路入力から
出力を抽出する着目ゲートの出力電圧に至る各ゲートの
遅延時間と各ゲートの次段ゲートへの入力波形なまりと
を、順次、回路入力側から求めることにより、着目ゲー
トの出力波形の遅延時間Ｔｐｄと出力波形なまりＳｌｅ
ｗを求めることによりこれを達成している。
のような構成にすることにより、複数のゲートが連結さ
れたＬＳＩ内部での着目ゲート出力の抽出方法におい
て、着目する箇所において、実波形に近い遅延を得るこ
とができる出力波形の抽出方法の提供を可能としてい
る。同時に、出力波形なまりについても、実波形に近い
なまりを得ることができる出力波形の抽出方法の提供を
可能としている。具体的には、各ゲートの遅延時間ｔｐ
ｄと各ゲートの次段ゲートへの入力波形なまりｓｌｅｗ
とを下記（１）式、（２）式に当てはめ、回路入力から
出力を抽出する着目ゲートの出力電圧に至る各ゲートの
遅延時間と各ゲートの次段ゲートへの入力波形なまりと
を、順次、回路入力側から求めることにより、着目ゲー
トの出力波形の遅延時間Ｔｐｄと出力波形なまりＳｌｅ
ｗを求めることによりこれを達成している。
【０００８】ここで、各ゲートの遅延時間ｔｐｄと次段
ゲートへの入力波形なまりｓｌｅｗとを前記（１）式、
（２）式に当てはめられることを簡単に説明しておく。
一般に負荷容量ＣＯと遅延ｔｐｄとの関係は、図３
（ａ）に示すように直線的に表現される。即ち、 ｔｐｄ＝ｔ０＋Ｒｅｑ×Ｃ０ （３） と表現されるが、同時に、図３（ｂ）に示すように、入
力波形なまりｓｌｅｗを変えると遅延ｔｐｄも変化する
ことも知られている。この傾向はＳＰＩＣＥシミュレー
ションとも良く合う。図３（ｂ）ではＣＯ＝０の点にお
いても変化するとともに、傾き自体も、入力波形なまり
ｓｌｅｗに依存して変化している。これより、入力波形
のなまりｓｌｅｗの項をｔｐｄの式（３）に組み入れる
ことにより、より実波形に近い遅延を得ることができ、
前記（１）式を得ることができる。尚、式（３）自体に
ついては、図３（ｃ）（イ）に示す回路において、負荷
容量ＣＯを変化させることにより得ることができる。
ゲートへの入力波形なまりｓｌｅｗとを前記（１）式、
（２）式に当てはめられることを簡単に説明しておく。
一般に負荷容量ＣＯと遅延ｔｐｄとの関係は、図３
（ａ）に示すように直線的に表現される。即ち、 ｔｐｄ＝ｔ０＋Ｒｅｑ×Ｃ０ （３） と表現されるが、同時に、図３（ｂ）に示すように、入
力波形なまりｓｌｅｗを変えると遅延ｔｐｄも変化する
ことも知られている。この傾向はＳＰＩＣＥシミュレー
ションとも良く合う。図３（ｂ）ではＣＯ＝０の点にお
いても変化するとともに、傾き自体も、入力波形なまり
ｓｌｅｗに依存して変化している。これより、入力波形
のなまりｓｌｅｗの項をｔｐｄの式（３）に組み入れる
ことにより、より実波形に近い遅延を得ることができ、
前記（１）式を得ることができる。尚、式（３）自体に
ついては、図３（ｃ）（イ）に示す回路において、負荷
容量ＣＯを変化させることにより得ることができる。
【０００９】また、入力波形なまりｓｌｅｗについて
も、図３（Ｃ）（ロ）に示す回路からも分かるように、
負荷容量Ｃの一次式になることが分かり、且つ、出力波
形なまりは、入力波形なまりにより変化することも同様
に得られ、これより、前記（２）式を得ることができ
る。
も、図３（Ｃ）（ロ）に示す回路からも分かるように、
負荷容量Ｃの一次式になることが分かり、且つ、出力波
形なまりは、入力波形なまりにより変化することも同様
に得られ、これより、前記（２）式を得ることができ
る。
【００１０】これより、前記（１）式、（２）式に従
い、順次、入力電圧から着目ゲート出力の抽出する最終
ゲートの出力電圧に至る各ゲートの遅延時間と出力波形
なまりを求めることにより、最終ゲートの出力波形の遅
延時間Ｔｐｄと出力波形なまりＳｌｅｗを求めることが
できる。更に、なまりＳｌｅｗが負荷容量の一次式であ
ることより、結局、最終ゲートの出力波形を、なまりＳ
ｌｅｗから指数波形で表現できる。
い、順次、入力電圧から着目ゲート出力の抽出する最終
ゲートの出力電圧に至る各ゲートの遅延時間と出力波形
なまりを求めることにより、最終ゲートの出力波形の遅
延時間Ｔｐｄと出力波形なまりＳｌｅｗを求めることが
できる。更に、なまりＳｌｅｗが負荷容量の一次式であ
ることより、結局、最終ゲートの出力波形を、なまりＳ
ｌｅｗから指数波形で表現できる。
【００１１】
【発明の実施の形態】本発明を図１（ａ）に基づいて説
明する。図１（ａ）は本発明の着目ゲート出力の特性抽
出方法のフロー図で、図１（ｂ）は、複数のゲートが連
結されたＬＳＩ内部での着目するゲートを説明するため
の図である。本発明の着目ゲート出力の特性抽出方法
は、複数のゲートが連結されたＬＳＩ内部での着目ゲー
ト出力の抽出方法であって、各ゲートの遅延時間ｔｐｄ
と各ゲートの次段ゲートへの入力波形なまりｓｌｅｗと
を下記（１）式、（２）式に当てはめ、着目するゲート
において、実波形に近い遅延を得るとするものであり、
同時に、出力波形なまりについても、実波形に近いなま
りを得ようとするものである。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋ
ｃｌ＋ＲＯ）×ＣＯ （２）ｓｌｅｗ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓ
ｃｌ＋Ｒ）×Ｃ 但し、Ｒ、Ｃは着目ゲートと前段のゲート間の配線負荷
抵抗、配線負荷容量で、Ｓは着目ゲートへの入力波形な
まり（即ち前段のｓｌｅｗ）、ＲＯ、ＣＯは着目ゲート
の出力配線負荷抵抗、出力負荷容量であり、ｔ０、Ｋｓ
ｉ、Ｋｓ０、Ｋｃｌ、ｓ０、Ｓｓｉ、Ｓｓ０はパラメー
タである。尚、図１（ｂ）に示すように、回路への入力
電圧は、順次、ゲートＧ１、ゲートＧ２、ゲートＧｎを
経て、着目するゲートＧへと伝達される。先ず、回路へ
の入力電圧は第１段目ゲートＧ１へ伝達され、ゲートＧ
１から出力され、第２段目ゲートＧ２へ伝達されるが、
回路入力の電圧波形のｓｌｅｗを用い、ゲートＧ１の遅
延時間ｔｐｄ１と次段ゲートＧ２への入力波形なまりｓ
ｌｅｗ１を上記（１）式、（２）式から求める。次い
で、次段ゲートＧ２についても、求められた入力波形な
まりｓｌｅｗ１を用い、（１）式、（２）式から、ゲー
トＧ２の遅延時間ｔｐｄ２と次段ゲートＧ３への入力波
形なまりｓｌｅｗ２を求める。このようにして、順次ゲ
ートＧｎについて、求められたその入力波形なまりｓｌ
ｅｗ（ｎ−１）を用い、ゲートＧｎの遅延時間ｔｐｄｎ
と次段ゲートＧｎ＋１への入力波形なまりｓｌｅｗｎを
求める。着目するゲートＧに至までこれを繰り返し、求
められた着目ゲートＧの入力波形なまりを用い、（１）
式、（２）式から着目ゲートＧの遅延時間Ｔｐｄと出力
波形なまりＳｌｅｗを求める。
明する。図１（ａ）は本発明の着目ゲート出力の特性抽
出方法のフロー図で、図１（ｂ）は、複数のゲートが連
結されたＬＳＩ内部での着目するゲートを説明するため
の図である。本発明の着目ゲート出力の特性抽出方法
は、複数のゲートが連結されたＬＳＩ内部での着目ゲー
ト出力の抽出方法であって、各ゲートの遅延時間ｔｐｄ
と各ゲートの次段ゲートへの入力波形なまりｓｌｅｗと
を下記（１）式、（２）式に当てはめ、着目するゲート
において、実波形に近い遅延を得るとするものであり、
同時に、出力波形なまりについても、実波形に近いなま
りを得ようとするものである。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋ
ｃｌ＋ＲＯ）×ＣＯ （２）ｓｌｅｗ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓ
ｃｌ＋Ｒ）×Ｃ 但し、Ｒ、Ｃは着目ゲートと前段のゲート間の配線負荷
抵抗、配線負荷容量で、Ｓは着目ゲートへの入力波形な
まり（即ち前段のｓｌｅｗ）、ＲＯ、ＣＯは着目ゲート
の出力配線負荷抵抗、出力負荷容量であり、ｔ０、Ｋｓ
ｉ、Ｋｓ０、Ｋｃｌ、ｓ０、Ｓｓｉ、Ｓｓ０はパラメー
タである。尚、図１（ｂ）に示すように、回路への入力
電圧は、順次、ゲートＧ１、ゲートＧ２、ゲートＧｎを
経て、着目するゲートＧへと伝達される。先ず、回路へ
の入力電圧は第１段目ゲートＧ１へ伝達され、ゲートＧ
１から出力され、第２段目ゲートＧ２へ伝達されるが、
回路入力の電圧波形のｓｌｅｗを用い、ゲートＧ１の遅
延時間ｔｐｄ１と次段ゲートＧ２への入力波形なまりｓ
ｌｅｗ１を上記（１）式、（２）式から求める。次い
で、次段ゲートＧ２についても、求められた入力波形な
まりｓｌｅｗ１を用い、（１）式、（２）式から、ゲー
トＧ２の遅延時間ｔｐｄ２と次段ゲートＧ３への入力波
形なまりｓｌｅｗ２を求める。このようにして、順次ゲ
ートＧｎについて、求められたその入力波形なまりｓｌ
ｅｗ（ｎ−１）を用い、ゲートＧｎの遅延時間ｔｐｄｎ
と次段ゲートＧｎ＋１への入力波形なまりｓｌｅｗｎを
求める。着目するゲートＧに至までこれを繰り返し、求
められた着目ゲートＧの入力波形なまりを用い、（１）
式、（２）式から着目ゲートＧの遅延時間Ｔｐｄと出力
波形なまりＳｌｅｗを求める。
【００１２】
【実施例】更に、実施例を挙げ本発明を説明する。図４
に示す、インバータを３段連結した回路について、図２
に、（１）式に示す遅延ｔｐｄを用いた本発明の方式の
場合と、（３）式に示す入力なまりｓｌｅｗを考慮しな
い遅延ｔｐｄを用いた従来方式の場合について、その入
出力波形を示し、遅延を比較した。尚、同時にＳＰＩＣ
Ｅのシミレーションによって求めた波形を実波形として
示してある。図２（ａ）は入力が緩やかで、出力が急峻
な場合であり、図２（ｂ）は入力が緩やかで、出力が緩
やかな場合である。図２（ａ）、図２（ｂ）のいずれ
も、本発明の方式の場合、出力５０％において、ＳＰＩ
ＣＥのシミレーション結果（実波形）と良く一致してい
ることが分かり、これより、本発明の方式の方が、従来
方式の比べ、実波形によく一致していることが分かる。
尚、図では示さないが、入力が急峻で、出力が急峻な場
合で、および入力が急峻で、出力が緩やかな場合につい
ては、両者とも出力５０％において、ＳＰＩＣＥのシミ
レーション結果（実波形）と良く一致していることが分
かり、両者の差は殆ど見られなかった。
に示す、インバータを３段連結した回路について、図２
に、（１）式に示す遅延ｔｐｄを用いた本発明の方式の
場合と、（３）式に示す入力なまりｓｌｅｗを考慮しな
い遅延ｔｐｄを用いた従来方式の場合について、その入
出力波形を示し、遅延を比較した。尚、同時にＳＰＩＣ
Ｅのシミレーションによって求めた波形を実波形として
示してある。図２（ａ）は入力が緩やかで、出力が急峻
な場合であり、図２（ｂ）は入力が緩やかで、出力が緩
やかな場合である。図２（ａ）、図２（ｂ）のいずれ
も、本発明の方式の場合、出力５０％において、ＳＰＩ
ＣＥのシミレーション結果（実波形）と良く一致してい
ることが分かり、これより、本発明の方式の方が、従来
方式の比べ、実波形によく一致していることが分かる。
尚、図では示さないが、入力が急峻で、出力が急峻な場
合で、および入力が急峻で、出力が緩やかな場合につい
ては、両者とも出力５０％において、ＳＰＩＣＥのシミ
レーション結果（実波形）と良く一致していることが分
かり、両者の差は殆ど見られなかった。
【００１３】
【発明の効果】本発明は、上記のように、複数のゲート
が連結されたＬＳＩにおいて、実波形と良く一致したＬ
ＳＩ内部での着目ゲート出力の特性抽出が可能とてい
る。即ち、実波形に近い遅延を得ることができる出力の
抽出方法の提供を可能と、且つ実波形に近い出力波形な
まりを得ることを可能としている。
が連結されたＬＳＩにおいて、実波形と良く一致したＬ
ＳＩ内部での着目ゲート出力の特性抽出が可能とてい
る。即ち、実波形に近い遅延を得ることができる出力の
抽出方法の提供を可能と、且つ実波形に近い出力波形な
まりを得ることを可能としている。
【図１】実施の形態を示したフロー図
【図２】実施例の入出力波形を示した図
【図３】本発明の基本的な考え方を説明するための図
【図４】実施例において使用した回路を説明するための
図
図
【図５】ＮＡＮＤ回路の図
【図６】波形のナマリを説明するための図
Ｉ１、Ｉ２ 入力 Ｏ１ 出力 ６１０ 入力波形 ６２０ 出力波形 ６３０ ランプ入力（線型入力） ６４０ 出力波形 Ｔｓ１ 入力波形のナマリ Ｔｓ２ 出力波形のナマリ ｔｐｄ 遅延時間
Claims (1)
- 【請求項１】 複数のゲートが連結されたＬＳＩ内部で
の着目ゲート出力の抽出方法であって、各ゲートの遅延
時間ｔｐｄと各ゲートの次段ゲートへの入力波形なまり
ｓｌｅｗとを下記（１）式、（２）式に当てはめ、回路
入力から出力特性を抽出する着目ゲートに至る各ゲート
の遅延時間と各ゲートの次段ゲートへの入力波形なまり
とを、順次、回路入力側から求めることにより、着目ゲ
ートの出力波形の遅延時間Ｔｐｄと出力波形なまりＳｌ
ｅｗを求めることを特徴とする着目ゲート出力の特性抽
出方法。 （１） ｔｐｄ＝ｔ０＋Ｋｓｉ×Ｓ＋（Ｋｓ０×Ｓ＋Ｋ
ｃｌ＋ＲＯ）×ＣＯ （２）ｓｌｅｗ＝ｓ０＋Ｓｓｉ×Ｓ＋（Ｓｓ０×Ｓ＋Ｓ
ｃｌ＋Ｒ）×Ｃ 但し、Ｒ、Ｃは着目ゲートと前段のゲート間の配線負荷
抵抗、配線負荷容量で、Ｓは着目ゲートへの入力波形な
まり、ＲＯ、ＣＯは着目ゲートの出力配線負荷抵抗、出
力負荷容量であり、ｔ０、Ｋｓｉ、Ｋｓ０、Ｋｃｌ、ｓ
０、Ｓｓｉ、Ｓｓ０はパラメータである。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9015973A JPH10199990A (ja) | 1997-01-14 | 1997-01-14 | 着目ゲート出力の特性抽出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9015973A JPH10199990A (ja) | 1997-01-14 | 1997-01-14 | 着目ゲート出力の特性抽出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199990A true JPH10199990A (ja) | 1998-07-31 |
Family
ID=11903661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9015973A Withdrawn JPH10199990A (ja) | 1997-01-14 | 1997-01-14 | 着目ゲート出力の特性抽出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011034480A (ja) * | 2009-08-05 | 2011-02-17 | Renesas Electronics Corp | ジッタ算出装置、ジッタ算出方法、及びジッタ算出プログラム |
| JP2011097314A (ja) * | 2009-10-29 | 2011-05-12 | Nec Corp | 多相クロック発生回路 |
-
1997
- 1997-01-14 JP JP9015973A patent/JPH10199990A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011034480A (ja) * | 2009-08-05 | 2011-02-17 | Renesas Electronics Corp | ジッタ算出装置、ジッタ算出方法、及びジッタ算出プログラム |
| US8428907B2 (en) | 2009-08-05 | 2013-04-23 | Renesas Electronics Corporation | Jitter calculating device, jitter calculating method and jitter calculating program |
| JP2011097314A (ja) * | 2009-10-29 | 2011-05-12 | Nec Corp | 多相クロック発生回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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