JPH10200007A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10200007A JPH10200007A JP1005897A JP1005897A JPH10200007A JP H10200007 A JPH10200007 A JP H10200007A JP 1005897 A JP1005897 A JP 1005897A JP 1005897 A JP1005897 A JP 1005897A JP H10200007 A JPH10200007 A JP H10200007A
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- chip
- inductor
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- inductor conductor
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Abstract
(57)【要約】
【課題】 チップや基板の面積を大きくすることなく、
チップと基板との間で入出力される信号数を増やす。 【解決手段】 チップ１上に形成された半導体素子の入
出力端子のそれぞれに対応して、チップ１内にインダク
タ導体層６が形成される。これらインダクタ導体層６と
略同間隔で略同サイズのインダクタ導体層１３がパッケ
ージ部材２内に形成される。チップ１とパッケージ部材
２は、それぞれのインダクタ導体層６、１３を向き合わ
せて密着配置される。インダクタ導体層６、１３は、渦
巻き状のインダクタ導体とその周囲を覆う磁性体膜で形
成され、チップ１とパッケージ部材２の一方のインダク
タ導体から発生した磁束は磁性体膜２２を介して他方の
インダクタ導体を通過し、両インダクタ導体は磁気結合
する。したがって、チップ１とパッケージ部材２間で電
磁誘導による信号伝送が行われる。
チップと基板との間で入出力される信号数を増やす。 【解決手段】 チップ１上に形成された半導体素子の入
出力端子のそれぞれに対応して、チップ１内にインダク
タ導体層６が形成される。これらインダクタ導体層６と
略同間隔で略同サイズのインダクタ導体層１３がパッケ
ージ部材２内に形成される。チップ１とパッケージ部材
２は、それぞれのインダクタ導体層６、１３を向き合わ
せて密着配置される。インダクタ導体層６、１３は、渦
巻き状のインダクタ導体とその周囲を覆う磁性体膜で形
成され、チップ１とパッケージ部材２の一方のインダク
タ導体から発生した磁束は磁性体膜２２を介して他方の
インダクタ導体を通過し、両インダクタ導体は磁気結合
する。したがって、チップ１とパッケージ部材２間で電
磁誘導による信号伝送が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ上に
形成されたチップと基板とを接続して構成される半導体
装置に関し、チップをパッケージ部材で覆ったものや、
チップが実装されたプリント配線板などを対象とする。
形成されたチップと基板とを接続して構成される半導体
装置に関し、チップをパッケージ部材で覆ったものや、
チップが実装されたプリント配線板などを対象とする。
【０００２】
【従来の技術】プリント配線板などに実装される通常の
ＬＳＩは、半導体ウエハから切り出したベアチップをパ
ッケージ部材で覆った構造をしており、ベアチップのパ
ッドとパッケージ部材のパッドとはボンディングワイヤ
により接続されている。
ＬＳＩは、半導体ウエハから切り出したベアチップをパ
ッケージ部材で覆った構造をしており、ベアチップのパ
ッドとパッケージ部材のパッドとはボンディングワイヤ
により接続されている。
【０００３】これら最近のＬＳＩは、携帯機器の普及に
伴って、高集積化される傾向にある。ＬＳＩの集積密度
を上げると、プリント配線板上に実装される部品数を削
減できるため、製品の信頼性および保守性が向上し、設
計開発に要する時間も削減できる。
伴って、高集積化される傾向にある。ＬＳＩの集積密度
を上げると、プリント配線板上に実装される部品数を削
減できるため、製品の信頼性および保守性が向上し、設
計開発に要する時間も削減できる。
【０００４】
【発明が解決しようとする課題】ところが、ＬＳＩの集
積密度を上げるに従って、ＬＳＩを構成するベアチップ
のパッド数が増え、場合によっては、何百ものパッドが
必要になることがある。従来のベアチップは、チップの
外周近傍に１列あるいは複数列にパッドを形成してお
り、パッドの数を増やすのにも限界がある。また、パッ
ドの数が増えると、ボンディングワイヤの数が増えるだ
けでなく、チップ上の配線も複雑になり、ノイズによる
影響を受けやすくなる。特に、最近のＬＳＩは高いクロ
ック周波数で動作することが多く、隣接信号間で信号の
漏れ（クロストーク）が発生しやすい。
積密度を上げるに従って、ＬＳＩを構成するベアチップ
のパッド数が増え、場合によっては、何百ものパッドが
必要になることがある。従来のベアチップは、チップの
外周近傍に１列あるいは複数列にパッドを形成してお
り、パッドの数を増やすのにも限界がある。また、パッ
ドの数が増えると、ボンディングワイヤの数が増えるだ
けでなく、チップ上の配線も複雑になり、ノイズによる
影響を受けやすくなる。特に、最近のＬＳＩは高いクロ
ック周波数で動作することが多く、隣接信号間で信号の
漏れ（クロストーク）が発生しやすい。
【０００５】一方、ＬＳＩのパッケージ部材には、ベア
チップの各パッドに対応して外部接続端子（例えばリー
ドなど）が設けられているが、これら外部接続端子はパ
ッドよりも面積が大きいため、パッドの数が多くなる
と、それに応じてパッケージ部材の面積を大きくせざる
を得ない。また、パッド数が増えるに従ってパッケージ
部材内部の配線が複雑になり、ノイズや断線等の障害が
起きやすくなる。
チップの各パッドに対応して外部接続端子（例えばリー
ドなど）が設けられているが、これら外部接続端子はパ
ッドよりも面積が大きいため、パッドの数が多くなる
と、それに応じてパッケージ部材の面積を大きくせざる
を得ない。また、パッド数が増えるに従ってパッケージ
部材内部の配線が複雑になり、ノイズや断線等の障害が
起きやすくなる。
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、チップや基板の面積を大き
くすることなく、かつノイズの発生を防止しつつ、チッ
プと基板との間で入出力される信号数を増やすことがで
きる半導体装置を提供することにある。
たものであり、その目的は、チップや基板の面積を大き
くすることなく、かつノイズの発生を防止しつつ、チッ
プと基板との間で入出力される信号数を増やすことがで
きる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、チップ上の半導体素子の入
出力端子に対応づけて、チップ内に第１のインダクタ導
体を形成する。また、第１のインダクタ導体に対応づけ
て、基板内に第２のインダクタ導体を形成する。チップ
を基板に実装すると第１および第２のインダクタ導体が
磁気結合し、この磁気結合を利用して、チップ側から基
板側に、あるいは基板側からチップ側に、各種信号を伝
送することができる。したがって、チップと基板とをボ
ンディングワイヤ等により物理的に接続する必要がなく
なる。
ために、請求項１の発明は、チップ上の半導体素子の入
出力端子に対応づけて、チップ内に第１のインダクタ導
体を形成する。また、第１のインダクタ導体に対応づけ
て、基板内に第２のインダクタ導体を形成する。チップ
を基板に実装すると第１および第２のインダクタ導体が
磁気結合し、この磁気結合を利用して、チップ側から基
板側に、あるいは基板側からチップ側に、各種信号を伝
送することができる。したがって、チップと基板とをボ
ンディングワイヤ等により物理的に接続する必要がなく
なる。
【０００８】請求項２の発明は、チップとパッケージ部
材内に渦巻き状のインダクタ導体を形成するため、小さ
い面積でインダクタンスの大きいインダクタ導体を形成
することができる。また、渦巻きのターン数を変えるだ
けで、最適なインダクタンスを設定できる。
材内に渦巻き状のインダクタ導体を形成するため、小さ
い面積でインダクタンスの大きいインダクタ導体を形成
することができる。また、渦巻きのターン数を変えるだ
けで、最適なインダクタンスを設定できる。
【０００９】請求項３の発明は、電磁誘導による信号伝
送に適さない信号については、ボンディングワイヤ等に
より物理的に接続するため、従来と同様の電気的特性を
持った半導体装置が得られる。
送に適さない信号については、ボンディングワイヤ等に
より物理的に接続するため、従来と同様の電気的特性を
持った半導体装置が得られる。
【００１０】請求項４の発明は、チップをベアの状態で
プリント配線板に実装する場合に、チップとプリント配
線板の双方にインダクタ導体を形成して、電磁誘導によ
って信号伝送を行う。これにより、プリント配線板とチ
ップとを物理的に接続する必要がなくなる。
プリント配線板に実装する場合に、チップとプリント配
線板の双方にインダクタ導体を形成して、電磁誘導によ
って信号伝送を行う。これにより、プリント配線板とチ
ップとを物理的に接続する必要がなくなる。
【００１１】
【発明の実施の形態】以下、本発明を適用した半導体装
置について、図面を参照しながら具体的に説明する。
置について、図面を参照しながら具体的に説明する。
【００１２】本実施形態の半導体装置は、半導体ウエハ
から切り出されたチップ１と、チップ１を保護するパッ
ケージ部材２とで構成され、チップ１とパッケージ部材
２間の信号伝送を電磁誘導を利用して行うことを特徴と
する。チップ１としては、各種のプロセッサやメモリ等
の集積回路を考えることができる。
から切り出されたチップ１と、チップ１を保護するパッ
ケージ部材２とで構成され、チップ１とパッケージ部材
２間の信号伝送を電磁誘導を利用して行うことを特徴と
する。チップ１としては、各種のプロセッサやメモリ等
の集積回路を考えることができる。
【００１３】図１（ａ）はチップ１の部分的な断面構造
を示す図、図１（ｂ）はチップ１を載せるパッケージ部
材２の部分的な断面構造を示す図である。チップ１上に
は、トランジスタやダイオードなどの半導体素子が複数
形成されており、図１（ａ）はそのうちの一部であるＭ
ＯＳトランジスタの構造を示している。
を示す図、図１（ｂ）はチップ１を載せるパッケージ部
材２の部分的な断面構造を示す図である。チップ１上に
は、トランジスタやダイオードなどの半導体素子が複数
形成されており、図１（ａ）はそのうちの一部であるＭ
ＯＳトランジスタの構造を示している。
【００１４】図１（ａ）に示すように、ソース領域層３
とドレイン領域層４の上面側には絶縁層５が形成され、
下面側には後述するインダクタ導体層６がそれぞれ形成
されている。これらインダクタ導体層６はそれぞれソー
ス電極、ドレイン電極として作用する。また、ゲート電
極７は、その上面に形成された金属層８を介してゲート
領域層９と接続され、ゲート領域層９の下面側にはイン
ダクタ導体層６が形成されている。また、ソース領域層
３、ドレイン領域層４およびゲート領域層９の間には、
素子分離用の絶縁分離層１０が形成され、ゲート電極７
の直下には絶縁層１１を挟んでｐ−Ｓｉ層１２が形成さ
れている。このｐ−Ｓｉ層１２の表面付近にチャネルが
形成される。
とドレイン領域層４の上面側には絶縁層５が形成され、
下面側には後述するインダクタ導体層６がそれぞれ形成
されている。これらインダクタ導体層６はそれぞれソー
ス電極、ドレイン電極として作用する。また、ゲート電
極７は、その上面に形成された金属層８を介してゲート
領域層９と接続され、ゲート領域層９の下面側にはイン
ダクタ導体層６が形成されている。また、ソース領域層
３、ドレイン領域層４およびゲート領域層９の間には、
素子分離用の絶縁分離層１０が形成され、ゲート電極７
の直下には絶縁層１１を挟んでｐ−Ｓｉ層１２が形成さ
れている。このｐ−Ｓｉ層１２の表面付近にチャネルが
形成される。
【００１５】一方、パッケージ部材２の上面には、チッ
プ１のインダクタ導体層６と略同間隔で略同サイズのイ
ンダクタ導体層１３が形成されている。これらインダク
タ導体層１３は、それぞれｐ+ −Ｓｉ層１４、ｐ−Ｓｉ
層１５およびｎ+ −Ｓｉ層１６を介して、パッケージ部
材２の下面に形成された外部接続端子１７に接続されて
いる。これら外部接続端子１７は、プリント配線板等の
パッドとバンプ等を介して接続される。また、パッケー
ジ部材２内には、各信号を分離するための絶縁分離層１
８が形成されている。
プ１のインダクタ導体層６と略同間隔で略同サイズのイ
ンダクタ導体層１３が形成されている。これらインダク
タ導体層１３は、それぞれｐ+ −Ｓｉ層１４、ｐ−Ｓｉ
層１５およびｎ+ −Ｓｉ層１６を介して、パッケージ部
材２の下面に形成された外部接続端子１７に接続されて
いる。これら外部接続端子１７は、プリント配線板等の
パッドとバンプ等を介して接続される。また、パッケー
ジ部材２内には、各信号を分離するための絶縁分離層１
８が形成されている。
【００１６】チップ１とパッケージ部材２は、それぞれ
のインダクタ導体層６、１３を向き合わせて密接配置さ
れる。図２は、インダクタ導体層６、１３の断面構造を
拡大表示した図である。同図に示すように、インダクタ
導体層６、１３は、インダクタ導体２１と、その周囲を
覆う絶縁性の磁性体膜２２と、インダクタ導体２１の各
周回部分の間に形成された絶縁膜２３とで構成される。
のインダクタ導体層６、１３を向き合わせて密接配置さ
れる。図２は、インダクタ導体層６、１３の断面構造を
拡大表示した図である。同図に示すように、インダクタ
導体層６、１３は、インダクタ導体２１と、その周囲を
覆う絶縁性の磁性体膜２２と、インダクタ導体２１の各
周回部分の間に形成された絶縁膜２３とで構成される。
【００１７】図３は、インダクタ導体２１の平面構造を
示す図である。同図に示すように、インダクタ導体２１
は、所定ターン数（例えば２．５ターン）の渦巻き形状
に形成されており、その両端には電極２４、２５が接続
されている。
示す図である。同図に示すように、インダクタ導体２１
は、所定ターン数（例えば２．５ターン）の渦巻き形状
に形成されており、その両端には電極２４、２５が接続
されている。
【００１８】インダクタ導体２１の表面を覆う磁性体膜
２２としては、ガンマ・フェライトやバリウム・フェラ
イトなどの各種磁性体膜が用いられる。これら磁性体膜
の材質や形成方法については各種のものが考えられ、例
えばＦｅＯ等を真空蒸着して磁性体膜を形成する方法
や、分子線エピタキシー法（ＭＢＥ法）、化学気相成長
法（ＣＶＤ法）、スパッタ法などがある。一方、絶縁膜
２３は、インダクタ導体２１の各周回部分間に生じる漏
れ磁束を最小限に抑えるべく、非磁性体材料によって形
成される。
２２としては、ガンマ・フェライトやバリウム・フェラ
イトなどの各種磁性体膜が用いられる。これら磁性体膜
の材質や形成方法については各種のものが考えられ、例
えばＦｅＯ等を真空蒸着して磁性体膜を形成する方法
や、分子線エピタキシー法（ＭＢＥ法）、化学気相成長
法（ＣＶＤ法）、スパッタ法などがある。一方、絶縁膜
２３は、インダクタ導体２１の各周回部分間に生じる漏
れ磁束を最小限に抑えるべく、非磁性体材料によって形
成される。
【００１９】チップ１内に形成された磁性体膜２２とパ
ッケージ部材２内に形成された磁性体膜２２は密着配置
されるため、一方のインダクタ導体から発生した磁束
は、他方のインダクタ導体を通過するようになる。した
がって、インダクタ導体６、１３は、図４に示すよう
に、１次側コイル３１と２次側コイル３２が磁気結合さ
れた回路と等価になり、１次側入力電圧Ｖinと２次側出
力電圧Ｖout との間には（１）式の関係が成り立つ。な
お、ｎ1 は１次側コイルのターン数、ｎ2 は２次側コイ
ルのターン数を示す。
ッケージ部材２内に形成された磁性体膜２２は密着配置
されるため、一方のインダクタ導体から発生した磁束
は、他方のインダクタ導体を通過するようになる。した
がって、インダクタ導体６、１３は、図４に示すよう
に、１次側コイル３１と２次側コイル３２が磁気結合さ
れた回路と等価になり、１次側入力電圧Ｖinと２次側出
力電圧Ｖout との間には（１）式の関係が成り立つ。な
お、ｎ1 は１次側コイルのターン数、ｎ2 は２次側コイ
ルのターン数を示す。
【００２０】 Ｖout ＝（ｎ1 ／ｎ2 ）×Ｖin ・・・（１） （１）式に示すように、２次側コイル３２の両端電圧
は、１次側コイル３１の両端電圧に応じて変化する。し
たがって、チップ１とパッケージ部材２のいずれか一方
のインダクタ導体を１次側コイルとして利用し、他方の
インダクタ導体を２次側コイルとして利用すれば、１次
側コイルに印加された電圧を電磁誘導によって２次側コ
イルに伝達することができる。
は、１次側コイル３１の両端電圧に応じて変化する。し
たがって、チップ１とパッケージ部材２のいずれか一方
のインダクタ導体を１次側コイルとして利用し、他方の
インダクタ導体を２次側コイルとして利用すれば、１次
側コイルに印加された電圧を電磁誘導によって２次側コ
イルに伝達することができる。
【００２１】このように、本実施形態の半導体装置は、
チップ１とパッケージ部材２にそれぞれインダクタ導体
層６、１３を形成し、これらインダクタ導体層６、１３
を磁性体膜２２を挟んで対向配置したため、一方のイン
ダクタ導体から発生した磁束を他方のインダクタ導体に
導くことができ、チップ１側からパッケージ部材２側
に、あるいはパッケージ部材２側からチップ１側に、電
磁誘導によって信号を伝送することができる。
チップ１とパッケージ部材２にそれぞれインダクタ導体
層６、１３を形成し、これらインダクタ導体層６、１３
を磁性体膜２２を挟んで対向配置したため、一方のイン
ダクタ導体から発生した磁束を他方のインダクタ導体に
導くことができ、チップ１側からパッケージ部材２側
に、あるいはパッケージ部材２側からチップ１側に、電
磁誘導によって信号を伝送することができる。
【００２２】したがって、従来のように、チップ１とパ
ッケージ部材２間をボンディングワイヤなどを介して物
理的に接続する必要がなく、配線領域を形成する必要も
なくなる。このため、信号端子数の多いＬＳＩベアチッ
プであっても、小サイズのパッケージ部材２に無理なく
収納できる。また、インダクタ導体層６、１３間を磁性
体膜２２で覆っているため、外部に漏れる磁束を低減す
ることができ、信号の漏れ（クロストーク）によるノイ
ズの発生を防止することができる。
ッケージ部材２間をボンディングワイヤなどを介して物
理的に接続する必要がなく、配線領域を形成する必要も
なくなる。このため、信号端子数の多いＬＳＩベアチッ
プであっても、小サイズのパッケージ部材２に無理なく
収納できる。また、インダクタ導体層６、１３間を磁性
体膜２２で覆っているため、外部に漏れる磁束を低減す
ることができ、信号の漏れ（クロストーク）によるノイ
ズの発生を防止することができる。
【００２３】図５は本実施形態のチップ１の外観を示す
斜視図である。チップ１には、インダクタ導体層６、１
３を介して電磁誘導によってパッケージ部材２と信号伝
送を行う領域１０１と、ボンディングワイヤやバンプを
介してパッケージ部材２と物理的に接続される領域１０
２とが形成されている。この領域１０２内に形成される
端子としては、例えば、電流が多く流れる電源端子や接
地端子、あるいは高い周波数のクロック信号が入力され
るクロック端子などが考えられる。なお、チップ１上の
インダクタ導体６、１３の配置は、図５に示すものに限
定されない。
斜視図である。チップ１には、インダクタ導体層６、１
３を介して電磁誘導によってパッケージ部材２と信号伝
送を行う領域１０１と、ボンディングワイヤやバンプを
介してパッケージ部材２と物理的に接続される領域１０
２とが形成されている。この領域１０２内に形成される
端子としては、例えば、電流が多く流れる電源端子や接
地端子、あるいは高い周波数のクロック信号が入力され
るクロック端子などが考えられる。なお、チップ１上の
インダクタ導体６、１３の配置は、図５に示すものに限
定されない。
【００２４】図１（ａ）では、チップ１の下面、すなわ
ち半導体素子４の形成面の反対側の面にインダクタ導体
層６を形成する例を説明したが、半導体素子４の形成面
側にインダクタ導体層６を形成し、素子形成面をパッケ
ージ部材２と対向配置させてもよい。
ち半導体素子４の形成面の反対側の面にインダクタ導体
層６を形成する例を説明したが、半導体素子４の形成面
側にインダクタ導体層６を形成し、素子形成面をパッケ
ージ部材２と対向配置させてもよい。
【００２５】また、図１では、チップ１とパッケージ部
材２間の信号電送を電磁誘導で行う例を説明したが、パ
ッケージ部材２とプリント配線板間の信号伝送を電磁誘
導で行ってもよい。あるいは、チップ１をベアの状態で
プリント配線板等に実装する場合には、プリント配線板
等にインダクタ導体を設けて、チップ１とプリント配線
板等との信号伝送を電磁誘導で行ってもよい。
材２間の信号電送を電磁誘導で行う例を説明したが、パ
ッケージ部材２とプリント配線板間の信号伝送を電磁誘
導で行ってもよい。あるいは、チップ１をベアの状態で
プリント配線板等に実装する場合には、プリント配線板
等にインダクタ導体を設けて、チップ１とプリント配線
板等との信号伝送を電磁誘導で行ってもよい。
【００２６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チップと基板にそれぞれ第１および第２のインダ
クタ導体を形成して、第１および第２のインダクタ導体
を磁気結合させるため、チップと基板間で電磁誘導によ
って信号を伝送することができる。したがって、チップ
と基板間をボンディングワイヤなどを用いて物理的に接
続する必要がなく、配線領域も形成する必要がなくな
る。このため、チップを実装する基板の外形寸法を小さ
くすることができる。
れば、チップと基板にそれぞれ第１および第２のインダ
クタ導体を形成して、第１および第２のインダクタ導体
を磁気結合させるため、チップと基板間で電磁誘導によ
って信号を伝送することができる。したがって、チップ
と基板間をボンディングワイヤなどを用いて物理的に接
続する必要がなく、配線領域も形成する必要がなくな
る。このため、チップを実装する基板の外形寸法を小さ
くすることができる。
【図１】（ａ）はチップの断面構造を示す図、（ｂ）は
パッケージ部材の断面構造を示す図である。
パッケージ部材の断面構造を示す図である。
【図２】インダクタ導体層の断面構造を拡大表示した図
である。
である。
【図３】インダクタ導体の平面構造を示す図である。
【図４】チップとパッケージ部材間の電磁誘導による信
号伝送を説明する図である。
号伝送を説明する図である。
【図５】本実施形態のチップの外観を示す斜視図であ
る。
る。
１ チップ ２ パッケージ部材 ３ ソース領域層 ４ ドレイン領域層 ６、１３ インダクタ導体層 ７ ゲート電極 ９ ゲート領域層 １７ 外部接続端子 ２１ インダクタ導体 ２２ 磁性体膜
Claims (4)
- 【請求項１】 半導体ウエハから切り出されたチップが
実装された基板を有する半導体装置において、 前記チップは、前記チップ上に形成された半導体素子の
入出力端子の少なくとも一部に対応して形成された第１
のインダクタ導体を備え、 前記基板は、前記第１のインダクタ導体のそれぞれに対
応して形成された第２のインダクタ導体と、これら第２
のインダクタ導体のそれぞれに対応して形成された外部
接続端子とを備え、 前記第１および第２のインダクタ導体を磁気結合させ
て、前記チップと前記基板との間で電磁誘導によって信
号伝送を行うことを特徴とする半導体装置。 - 【請求項２】 請求項１において、 前記第１および第２のインダクタ導体は渦巻き形状に形
成されており、前記第１および第２のインダクタ導体の
周囲を磁性体膜で覆ったことを特徴とする半導体装置。 - 【請求項３】 請求項１または２において、 前記チップ上に形成された入出力端子のうち、少なくと
も電源供給端子および接地端子を含む一部の端子につい
ては、電磁誘導による信号伝送を行わずに、前記基板上
に対応して形成された前記外部接続端子と導電性材料を
介して接続することを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記基板はプリント配線板であり、前記チップは前記プ
リント配線板上にベアの状態で実装されることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01005897A JP3904273B2 (ja) | 1997-01-04 | 1997-01-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01005897A JP3904273B2 (ja) | 1997-01-04 | 1997-01-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200007A true JPH10200007A (ja) | 1998-07-31 |
| JP3904273B2 JP3904273B2 (ja) | 2007-04-11 |
Family
ID=11739797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01005897A Expired - Fee Related JP3904273B2 (ja) | 1997-01-04 | 1997-01-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3904273B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007111036A1 (ja) * | 2006-03-24 | 2009-08-06 | 日本電気株式会社 | 半導体装置 |
| US8633577B2 (en) | 2006-01-24 | 2014-01-21 | Renesas Electronics Corporation | Integrated circuit device |
| US8791544B2 (en) | 2009-06-30 | 2014-07-29 | Nec Corporation | Semiconductor device, mounted substrate to be used in semiconductor device, and manufacturing method of mounted substrate |
-
1997
- 1997-01-04 JP JP01005897A patent/JP3904273B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8633577B2 (en) | 2006-01-24 | 2014-01-21 | Renesas Electronics Corporation | Integrated circuit device |
| JPWO2007111036A1 (ja) * | 2006-03-24 | 2009-08-06 | 日本電気株式会社 | 半導体装置 |
| JP4735869B2 (ja) * | 2006-03-24 | 2011-07-27 | 日本電気株式会社 | 半導体装置 |
| US8791544B2 (en) | 2009-06-30 | 2014-07-29 | Nec Corporation | Semiconductor device, mounted substrate to be used in semiconductor device, and manufacturing method of mounted substrate |
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| A977 | Report on retrieval |
Effective date: 20050425 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A711 | Notification of change in applicant |
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| A61 | First payment of annual fees (during grant procedure) |
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