JPH10200090A - 半導体装置 - Google Patents

半導体装置

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JPH10200090A
JPH10200090A JP9000106A JP10697A JPH10200090A JP H10200090 A JPH10200090 A JP H10200090A JP 9000106 A JP9000106 A JP 9000106A JP 10697 A JP10697 A JP 10697A JP H10200090 A JPH10200090 A JP H10200090A
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ring region
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林  哲也
Yoshinori Murakami
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Nissan Motor Co Ltd
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 

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  • Electrodes Of Semiconductors (AREA)
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Abstract

(57)【要約】 【課題】より耐圧の高いガードリング構造を提供する。 【解決手段】主領域20を囲むように所定の距離を隔て
て環状に設けられた第一のガードリング領域1と、第一
のガードリング領域を囲むように所定の距離を隔てて環
状に設けられた第二のガードリング領域2とを少なくと
も備えたリーチスルー型の半導体装置において、主接合
面がアバランシェ降伏する条件において、第一のガード
リング領域とドリフト領域5との間の接合面における電
界強度の最大値が、主接合面における電界強度の最大値
の85%以下となるように、第一のガードリング領域と
第二のガードリング領域との距離を、主領域と第一のガ
ードリング領域との距離よりも小さな所定値に設定した
ことを特徴とする半導体装置。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ガードリング構造
を持つリーチスルー型の高耐圧の半導体装置に関する。
【0002】
【従来の技術】従来技術として、2種類のガードリング
構造を例示する。第一の従来技術として図4に、それぞ
れ等間隔な4つのガードリング領域をもつ構造の断面図
を示す。図4中、11はn+型の基板領域、5はn型の
ドリフト領域、10はp型の主領域である。基板領域1
1はカソード電極21と接続されていて、主領域10は
アノード電極20と接続されている。1〜4はp型のガ
ードリング領域で、図4中、左端の主領域10を囲むよ
うに、環状に配置されている。なお、図4では右側半分
のみを示しているが、実際には主領域10の左側にも存
在し、主領域10を囲んでいる。これらのガードリング
領域1〜4は、どの電極とも接続されていない。
【0003】これらの主領域10およびガードリング領
域1〜4は、素子表面の所定の領域からp型の不純物を
熱拡散させることで形成しているので、その断面構造の
端部は図4に示すように丸くなっている。また、主領域
10に近い内側のガードリング領域から、1は第一ガー
ドリング領域、2は第二ガードリング領域、3は第三ガ
ードリング領域そして4は第四ガードリング領域と呼ぶ
ことにする。さらに、主領域10と第一ガードリング領
域1との距離をL1とし、第一ガードリング領域1と第
二ガードリング領域2との距離をL2とする。同様に、
第二ガードリング領域2と第三ガードリング領域3との
距離、第三ガードリング領域3と第四ガードリング領域
4との距離をそれぞれ、L3およびL4とする。なお、
図4では、4本のガードリング領域を示したが、本数は
必要とする耐圧等によって決められる。ここでは、L1
=L2=L3=L4であり、このような構造を以下、等
間隔ガードリング構造と呼ぶことにする。また、6は層
間絶縁膜である。
【0004】第一の従来技術においては、p型の主領域
10とn型のドリフト領域5の主接合部に逆バイアスが
印加された場合、少なくともその主接合部でアバランシ
ェ降伏が起こる電圧以下で、その主接合部から伸びた空
乏層が基板領域に到達するようなリーチスルー型のガー
ドリング構造について説明する。一例を示すと、例えば
600V程度の耐圧を持たせるためには、ドリフト領域
5の厚さは約50μm、不純物濃度は約1×1014/c
3である。
【0005】まず、その機能について説明する。アノー
ド電極20は接地し、カソード電極21に正の電位を印
加すると、p型の主領域10とn型のドリフト領域5の
接合部に逆バイアスがかかり、高耐圧を得るために低不
純物濃度で形成されているドリフト領域5には空乏層が
広がる。主領域10とドリフト領域5の間に形成される
接合面は、平坦な部分ばかりではなく、主領域10の端
部では図4に示すように湾曲している。そのため、平面
接合部よりも湾曲している接合部のほうが電界強度が高
くなっている。よって、仮にガードリング領域が無い場
合、主領域10の平坦な接合面で期待される降伏電圧よ
り低い電圧で、主領域10端部の湾曲している接合部に
おいてアバランシェ降伏が起こる。
【0006】しかし、主領域10の端部の隣にp型のガ
ードリング領域を配置すると、カソード電位が上昇し
て、主領域10から伸びた空乏層が隣接するp型のガー
ドリング領域に伸びた時点で、主領域10の横方向の電
界の上昇は緩和され、さらなるカソード電位の上昇と共
に、そのガードリング領域から空乏層が伸び始める。こ
うして、ガードリング領域が存在すると、主領域10端
部への電界集中を防ぐことができ、耐圧を向上させるこ
とができる。これがガードリング構造の機能である。
【0007】このような等間隔ガードリング構造は設計
が簡単であり、主領域10の接合面の電界強度の最大値
よりも、第一ガードリング領域1の接合における電界強
度の最大値は必ず低く、以後外側のガードリング領域に
おける電界強度の最大値は内側のガードリング領域より
も低くなる。最外周のガードリング領域については例外
であるが、これは必ずそうなるように本数を余分に設定
するなどの工夫をしている。
【0008】そして、主領域10と第一ガードリング領
域1との距離L1を狭くするほど、主領域10の湾曲し
た接合部の電界強度は緩和されるため、主領域10にお
ける電界強度が最大となる領域は湾曲した接合部でも平
坦な接合に近い領域へと移動する。よって、主領域10
とドリフト領域5の接合部の耐圧はより高くなる。しか
し、主領域10ならびに各ガードリング領域の距離をど
こまでも狭めていけば、素子の耐圧は主領域10の平坦
なpn接合面において期待される降伏電圧値に近づくか
というとそうではない。あまりに近い距離となるガード
リング構造では、アバランシェ降伏と同時に耐圧機能が
失われてしまうことが実験で確認された。
【0009】すなわち、等間隔ガードリング構造で、各
距離L1〜L4が狭くなっていると、逆バイアス印加時
の電界強度が最大となる領域は常に主領域10の端部に
有るとはいえ、隣接する第一ガードリング領域1の接合
面における電界強度の最大値も、主領域10における電
界強度の最大値に近い値となっている。よって、アバラ
ンシェ降伏が生じると、主領域のみならず、同時に近く
のガードリング領域でもアバランシェ降伏が生じる。こ
のとき、p型のガードリング領域に流れ込んだ電流がn
型のドリフト領域5を経て、接地されたp型の主領域1
0へと移動する間に、あたかもバイポーラトランジスタ
のベース二次降伏のような現象によって局所的に電流が
集中するため、主接合の一部が破壊に至ると推察してい
る。
【0010】このことから、従来の等間隔ガードリング
構造では、耐圧を向上させるために主領域10および各
ガードリング領域間の距離を狭く設定しようとしても、
狭くし過ぎると、耐圧構造の一部が破壊されてしまうと
いう制限が生じるために、主領域10および各ガードリ
ング領域間の距離を狭めて耐圧を向上するにも限界が生
じていた。
【0011】次に、図5は第二の従来技術を示す図であ
る。これは「B.J.バリガ著、“MODERN POWER DEVIC
ES" John Wiley & Sons, Inc.」に紹介されたガードリ
ング構造の断面図であり、上記の文献の99頁に記載さ
れたFig3.26をもとに描いたものである。図5中、番号
34はp型のドリフト領域、30はn+型の主接合、3
1はn+型の第一ガードリング領域、32はn+型の第二
ガードリング領域そして、33はn+型の第三ガードリ
ング領域である。また、番号35は拡散窓を形成する絶
縁膜である。なお、図中の破線は空乏層端を示してい
る。
【0012】この構造では、外側のガードリング領域ほ
ど相互の距離が狭くなっており、また、ガードリング領
域自身の幅も狭くなっている。このように構成すると、
主接合30の端部の空乏層を図5に示すように横方向に
なだらかに広げる働きをする。外側のガードリング領域
ほどガードリング領域自身の幅が狭くなっているが、こ
れは外側のガードリング領域の下のドリフト領域34に
できる空乏層幅が小さくなっているので、デバイスの周
辺構造の面積を節約するために有効最小限の大きさに切
り詰めている。このように設定すれば、主接合30に逆
バイアスを印加していき、図5のように全てのガードリ
ング領域に空乏層が形成されたとき、各ガードリング領
域に均等に電位差が分配されることになり、理想的には
全てのガードリング領域の端部で同時にアバランシェ降
伏を起こすことができる、と記載されている。
【0013】また、図5の構造は、主接合30から伸び
た空乏層が図5中の破線に示されるようにドリフト領域
34の主接合30が設けられた面と対向する裏面までは
到達しない構造、いわゆるノンリーチスルー型の構成と
なっている。
【0014】
【発明が解決しようとする課題】上記のように、第一の
従来技術の等間隔のガードリング構造では、主領域の平
坦部において期待される耐圧より、相当低い耐圧しか得
られなかった。また、第二の従来技術はノンリーチスル
ー型であって本発明の対象とするリーチスルー型の高耐
圧の半導体装置とは異なったものである。
【0015】本発明は上記のような問題点に着目し、よ
り耐圧の高いガードリング構造を提供することを目的と
している。
【0016】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成とする。すなわち、請求項1に記載の発明において
は、一導電型(例えばn型)で高濃度の半導体基体の一
主面に接して、同一導電型(例えばn型)で層状のドリ
フト領域を有し、前記半導体基体の前記主面との接合面
と対向する前記ドリフト領域の表面に、反対導電型(例
えばp型)の主領域を有し、前記ドリフト領域の前記表
面に、前記主領域を囲むように所定の距離を隔てて環状
に設けられた反対導電型(例えばp型)の第一のガード
リング領域と、前記第一のガードリング領域を囲むよう
に所定の距離を隔てて環状に設けられた反対導電型(例
えばp型)の第二のガードリング領域とを少なくとも有
する。また、前記主領域と前記ドリフト領域との間に形
成される主接合面に逆バイアスを印加するにつれて前記
ドリフト領域に広がる空乏層が、前記主接合面でアバラ
ンシェ降伏が生じる前に、前記半導体基体の前記主面に
到達すべく、前記ドリフト領域の不純物濃度と厚さは所
定の範囲に設定されていて、さらに、前記主接合面にア
バランシェ降伏条件まで逆バイアスが印加されたとき、
少なくとも前記第一のガードリング領域並びに前記第二
のガードリング領域の近傍では、前記層状の前記ドリフ
ト領域の前記表面から前記半導体基体の前記主面との接
合面に至るまでの領域が空乏化するように設定されてい
て、さらに、前記主接合面がアバランシェ降伏する条件
において、前記第一のガードリング領域と前記ドリフト
領域との間の接合面における電界強度の最大値が、前記
主接合面における電界強度の最大値の85%以下となる
べく、前記第一のガードリング領域と前記第二のガード
リング領域との距離を、前記主領域と前記第一のガード
リング領域との距離よりも小さな所定値に設定した構成
とする。
【0017】このような構成による作用について説明す
る。前記主接合は平坦部で接合している部分だけでな
く、その端部において湾曲した接合部分が存在するた
め、平坦な接合部よりも湾曲している接合部の電界強度
が高くなっているのである。しかし、前記主領域と前記
第一のガードリング領域との距離が狭いほど、前記主接
合の端部の湾曲した接合部の電界強度が緩和されるた
め、前記主接合における電界強度が最大となる領域は湾
曲した接合部でも平坦な接合部に近い領域へと移り、平
坦な接合において期待される耐圧に近づく。そして、本
構成では、前記第一のガードリング領域と前記第二のガ
ードリング領域との距離を、前記主領域と前記第一のガ
ードリング領域との距離よりも狭く配置することによっ
て、前記第一のガードリング領域の接合部における電界
強度を緩和しており、特に前記第一のガードリング領域
における電界強度の最大値が、前記主接合における電界
強度の最大値の85%以下になるように配置しているの
で、前記第一のガードリング領域で降伏することはな
い。
【0018】また、請求項2に記載の発明においては、
請求項1に記載の半導体装置において、前記第二のガー
ドリング領域のさらに外側に同様の構造のガードリング
領域を少なくとも一つ設け、第二のガードリング領域と
その外側のガードリング領域間の距離およびそれよりも
外側のガードリング領域相互間の距離を、前記第一のガ
ードリング領域と第二のガードリング領域との距離と等
しいか若しくはそれ以上に設定している。
【0019】後記発明の実施の形態で詳述するごとく、
必要とする耐圧等に応じて、第二ガードリング領域のさ
らに外側に第三、第四、…のガードリング領域を設ける
場合もあるが、その場合に、第二ガードリング領域と第
三ガードリング領域との距離、および第三と第四、第四
と第五など、さらに外側のガードリング領域相互間の距
離を、第一のガードリング領域と第二のガードリング領
域との距離と等しいか若しくはそれ以上に設定する。本
発明においては、基本的には請求項1に記載するよう
に、第一のガードリング領域とドリフト領域との間の接
合面における電界強度の最大値が、主接合面における電
界強度の最大値の85%以下となるように、第一のガー
ドリング領域と第二のガードリング領域との距離を、主
領域と第一のガードリング領域との距離よりも小さな所
定値に設定すればよいのであるが、必要とする耐圧等に
応じて第三以降のガードリング領域を設けた場合には、
それら相互間の距離をそれぞれのガードリング領域にお
ける電界強度の最大値が第一ガードリング領域における
電界強度の最大値と同等かそれ以下になるように適宜設
定すればよい。そのためには上記のごとく外側のガード
リング領域相互間の距離を、第一のガードリング領域と
第二のガードリング領域との距離と等しいか若しくはそ
れ以上に設定すればよい。
【0020】
【発明の効果】以上説明したように本発明によれば、例
えば、高耐圧バイポーラトランジスタの周辺耐圧構造な
どにおいて、従来と同じ非常に低い不純物濃度のドリフ
ト領域を利用した場合、より高い耐圧を確保することが
できる。もしくは、製品として同等の耐圧を持たせるた
めには、ドリフト領域の厚さをさらに小さくすることが
できるので、バイポーラトランジスタのオン抵抗を低減
できる。また、主領域と第一のガードリング領域との距
離をより狭く設定することができるため、従来に比べて
耐圧構造領域の面積も節約できる、という効果が得られ
る。
【0021】
【発明の実施の形態】以下、本発明について、図面に基
づいて詳細に説明する。図1は素子の基本構造を説明す
る断面図である。なお、この実施の形態では半導体をシ
リコンとして説明する。図1中、11はn+型の基板領
域、5はn型のドリフト領域、10はp型の主領域であ
る。基板領域11はカソード電極21と接続されてい
て、主領域10はアノード電極20と接続されている。
1〜4はp型のガードリング領域で、図1中、左端の主
領域10を囲むように、環状に配置されている。なお、
図1では右側半分のみを示しているが、実際には主領域
10の左側にも存在し、主領域10を囲んでいる。これ
らのガードリング領域1〜4は、どの電極とも接続され
ていない。
【0022】また、主領域10およびガードリング領域
1〜4は、素子表面の所定の領域からp型の不純物を熱
拡散させることで形成しているので、その断面構造の端
部は図1に示すように丸くなっている。また、主領域1
0に近い内側のガードリング領域から、1は第一ガード
リング領域、2は第二ガードリング領域、3は第三ガー
ドリング領域そして4は第四ガードリング領域と呼ぶこ
とにする。さらに、主領域10と第一ガードリング領域
1との距離をL1とし、第一ガードリング領域1と第二
ガードリング領域2との距離をL2とする。同様に、第
二ガードリング領域2と第三ガードリング領域3との距
離、第三ガードリング領域3と第四ガードリング領域4
との距離をそれぞれL3およびL4とする。本図では、
4本のガードリング領域を示したが、本発明の要点は2
本目までのガードリング領域にあり、それ以上の本数に
ついては必要とする耐圧等によって決められる。また、
6は層間絶縁膜である。
【0023】本実施の形態は、p型の主領域10とn型
のドリフト領域5の主接合部に逆バイアスが印加された
場合、少なくともその主接合部でアバランシェ降伏が起
こる電圧以下で、その主接合部から伸びた空乏層が基板
領域に到達するようなリーチスルー型のガードリング構
造となっている。例えば、600Vの耐圧を確保する構
造であれば、ドリフト領域5の厚さは約50μm、不純
物濃度は約1×1014/cm3である。また、主領域1
0ならびにガードリング領域1〜4は、所定の領域にボ
ロンイオンを約5×1015/cm2注入し、さらに熱拡
散によって接合深さがおよそ10μmとなるようにし
た。なお、各ガードリング領域自身の幅はおよそ接合深
さ程度である。ちなみに、上記主領域10並びにドリフ
ト領域5の構造条件においては、平坦なpn接合とした
場合の耐圧は数値計算によれば約837Vである。
【0024】まず、その機能について説明する。アノー
ド電極20は接地し、カソード電極21に正の電位を印
加すると、p型の主領域10とn型のドリフト領域5の
接合部に逆バイアスがかかり、高耐圧を得るために低不
純物濃度で形成されているドリフト領域5には空乏層が
広がる。そして、主領域10から伸びた空乏層が隣接す
るp型の第一ガードリング領域1に伸びた時点で主領域
10の横方向の電界の上昇は緩和されるため、主領域1
0端部への電界集中を防ぐことができる。
【0025】そして、主領域10と第一ガードリング領
域1との距離L1を狭くするほど、主領域10の湾曲し
た接合部の電界強度は緩和されるため、主領域10にお
ける電界強度が最大となる領域は湾曲した接合部でも平
坦な接合に近い領域へと移動する。よって、主領域10
とドリフト領域5の接合部の耐圧はより高くなる。しか
し、第一ガードリング領域1と第二ガードリング領域2
との距離L2をL1と同じ距離に設定すると、アバラン
シェ降伏と同時にガードリング領域でもアバランシェ降
伏が生じ、第一ガードリング領域1へ流れた電流が主領
域10に到達するまでに、あたかもバイポーラトランジ
スタの二次降伏破壊現象と同じような現象によって、主
領域10の主接合部の一部が耐圧機能を失ってしまう。
【0026】本発明者は、試作実験と数値計算によっ
て、主領域10の主接合がアバランシェ降伏する条件
で、主領域10の主接合における電界強度の最大値E0
に対する第一ガードリング領域1の接合部における電界
強度の最大値E1の比k〔k=(E1/E0)×100
%〕が85%以下になるようにすれば、第一ガードリン
グ領域1でアバランシェ降伏が起こらないことをつきと
めた。これ以上の電界強度比になると、第一ガードリン
グ領域1は空乏層から発生する僅かの電荷の蓄積によ
り、接地された主領域10と共にアバランシェ降伏に至
る可能性がある。
【0027】以下、従来の技術で紹介した図4に示すよ
うな等間隔ガードリング構造を例として詳しく説明す
る。まず、主領域10並びに各ガードリング領域間の距
離に対する降伏電圧を調べるため、上記600V程度を
得ることができるように、ドリフト領域5の厚さは約5
0μm、不純物濃度は約1×1014/cm3、さらには
主領域10及び各ガードリング領域の接合深さXjは約
10μmとして試作実験を行なった。なお、各ガードリ
ング領域自身の幅は、接合深さ程度の10μmとしてい
る。ちなみに、上記主領域10並びにドリフト領域5の
構造条件においては、平坦なpn接合とした場合の耐圧
は数値計算によれば約837Vである。なお、最外周の
ガードリングの電界強度をそれより内側のガードリング
の電界強度より低く抑さえるため、ガードリング本数は
十分な本数としている。また、上記構造条件でアバラン
シェ降伏した際の第一ガードリング領域1における電界
強度比kを数値計算で求めた。
【0028】図2は上記構造条件において、主領域10
並びに各ガードリング領域間の距離Lに対する降伏電圧
および第一ガードリング領域1における電界強度比kを
示している。まず、横軸は主領域10並びに各ガードリ
ング領域間の距離を示していて、各領域が接した場合を
0としている。左側の縦軸は降伏電圧を示しており、右
側の縦軸の電界強度比kとは、その降伏条件での主領域
10の主接合における電界強度の最大値に対する第一ガ
ードリング領域1の接合部における電界強度の最大値の
比である。
【0029】まず、主領域並びに各ガードリング間の距
離Lを狭く設定していくと、図2中左側の縦軸に示す降
伏電圧はほぼ直線的に上昇している。しかし、L=7μ
mにおいては、印加電圧が710Vにおいてアバランシ
ェ降伏したと同時に、瞬時に耐圧機能が失われてしまっ
たのである。また、図2の左側の縦軸に示す前記電界強
度比kは、主領域10並びに各ガードリング間の距離L
が狭くなるほど上昇していて、上記アバランシェ降伏と
共に瞬時に耐圧機能が失われたL=7μmの条件では、
その値が86%となっている。
【0030】また、図3は主領域10及び各ガードリン
グ領域の接合深さXjを変えた場合について、降伏電圧
と第一ガードリング領域1の電界強度比の関係を示した
グラフである。まず、図3中の横軸は降伏電圧を示して
おり、縦軸の電界強度比kとは、その降伏条件での主領
域10の主接合における電界強度の最大値E0に対する
第一ガードリング領域1の接合部における電界強度の最
大値E1の比である。また、図3中のDは主領域及び各
ガードリング領域の拡散窓間の距離を示している。すな
わち、Dから横方向の接合深さの2倍を差し引いた距離
が前記までのL1〜L4などに相当する。また、主領域
及び各ガードリング領域の接合深さXjに関しては、7
〜11μmの1μm刻みの深さとしている。
【0031】図3中、例えば主領域及び各ガードリング
領域の接合深さがXj=11μmの場合、主領域及び各
ガードリング領域の拡散窓間の距離Dが24μmにおい
て、降伏電圧が710Vで瞬時破壊が生じており、この
ときの電界強度比kは87%であった。また、主領域及
び各ガードリング領域の接合深さがXj=7μmの場
合、主領域及び各ガードリング領域の拡散窓間の距離D
が21μmにおいて降伏電圧は690Vとなり、この条
件では瞬時破壊は起こっておらず、このときの電界強度
比は85%であった。このようにして、接合深さXjを
変更した場合においても、アバランシェ降伏と共に瞬時
に耐圧機能が失われる条件が存在し、その条件は接合深
さによらず第一ガードリング領域1における電界強度比
kが85%を越えた場合であることがわかった。
【0032】そこで、本実施例においては、より高い耐
圧を得るために主領域10と第一ガードリングの間隔L
1が狭くても、第一ガードリングで降伏が起こらない構
造として、主領域10における電界強度の最大値に対し
て、第一ガードリング1における電界強度の最大値の比
kが85%以下となるように、主領域10と第一ガード
リングの間隔L1と、第一ガードリング1と第二ガード
リング2の間隔L2との関係をL1>L2(L2≠0)
とし、上記のように85%以下となる範囲の値に設定す
る。
【0033】すなわち、本発明及び本実施の形態のよう
に、アバランシェ降伏条件よりはるかに低い逆バイアス
で空乏層が基板領域11との接合に到達する構造では、
アバランシェ降伏条件における主領域10の電界強度の
最大値E0は、主領域10と基板領域11との電位差
と、主領域10と第一ガードリング領域1との距離L1
の関数となっている。また、アバランシェ降伏条件にお
ける第一ガードリング領域1の電界強度の最大値E1
は、第一ガードリング領域1と基板領域11との電位差
と、第一ガードリング領域1と第二ガードリング領域2
との距離L1の関数となっている。すなわち、第一ガー
ドリング領域1と第二ガードリング領域2との距離L2
をガードリング領域同士が接触しない範囲のしかるべき
狭い値に設定し、主領域10と第一ガードリング領域1
との距離をそれより広い値の範囲の中で数値計算を行な
い、第一ガードリング領域1における電界強度比が85
%以下になるように設定する。また、第三ガードリング
領域3、第四ガードリング領域4さらにはそれより外側
のガードリング領域の距離については、それぞれのガー
ドリング領域における電界強度の最大値が第一ガードリ
ング領域1における電界強度の最大値と同等かそれ以下
になるように適宜設定する。
【0034】このように設定することにより、例えば図
4に示した従来技術の等間隔ガードリング構造において
は、主領域10でのアバランシェ降伏と同時に第一ガー
ドリング領域1でもアバランシェ降伏が起こって耐圧保
持機能が失われていた印加電圧でも、本実施の形態にお
いては、安全な耐圧機能を確保することができ、さらに
高い耐圧が得られる。
【0035】なお、上記の説明においては、ガードリン
グ配置を変更することによって、より高い耐圧が得られ
るとしているが、例えば、一定の耐圧を得る場合は、ド
リフト領域2の厚みが従来より小さくできるため、ドリ
フト領域2の抵抗を低減できる。
【0036】ところで、前記図5に示した第二の従来技
術は、主接合30と第一ガードリング領域31との距離
(図1ではL1)よりも第一ガードリング領域31と第
二ガードリング領域32との距離(図1ではL2)が短
いという点で、一見、本発明と似かよってみえる。しか
し、以下に説明するように、両者は基本的に異なってい
る。
【0037】まず、図5に示した従来技術におけるガー
ドリング構造は、アバランシェ降伏条件に近い逆バイア
ス時に、図5中の破線で示すように主接合30から伸び
た空乏層はドリフト領域34の裏面まで到達しない。こ
れに対して、図1に示した本発明の構造では、空乏層は
逆バイアスが低い時点で基板領域11に到達し、その後
は外側へ伸びることで、より外側のガードリング領域の
電界強度を緩和する構造になっている。よって、主領域
10並びに各ガードリング領域の電界状況は、第二の従
来技術とは著しく異なっている。つまり、第二の従来技
術と本発明では構成の前提条件が全く異なっており、L
1>L2の点は同じでも、その作用は全く異なってい
る。
【0038】また、図5のガードリング構造において、
外側のガードリング領域ほど距離を狭くしている目的
は、アバランシェ降伏時に各ガードリング領域に均等に
電位を分配し、理想的には全てのガードリング領域で同
時にアバランシェ降伏を起こさせるため、と前記文献に
は記載されている。これに対して、図1に示した本発明
のガードリング構造では、主領域10のみでアバランシ
ェ降伏を起こさせるために主領域10と第一ガードリン
グ領域1との距離L1と、第一ガードリング領域1と第
二ガードリング領域2との距離L2に限って、L1>L
2という関係を設定しているもので、ガードリング領域
に電位を均等に分配することは目的ではない。例えば、
第二ガードリング領域2と第三ガードリング領域3との
距離L3は第一ガードリング領域1と第二ガードリング
領域2との距離L2と同等でよい。もしくは、さらにデ
バイスの周辺構造の面積を節約するために、第二ガード
リング領域2と第三ガードリング領域3もしくはそれよ
り外側のガードリング領域の電界強度の最大値を第一ガ
ードリング領域における電界強度の最大値とほぼ同じ値
とするように、第三ガードリング領域とそれより外側の
ガードリング領域については、外側ほど距離が広くなる
ように設定しても何ら構わない。このように、図5に示
した第二の従来例と図1の本発明とは、構成も違い、機
能も著しく異なっている。
【図面の簡単な説明】
【図1】本発明の一実施の形態を示す断面図。
【図2】主領域並びに各ガードリング間の距離と降伏電
圧及びその降伏電圧時の第一ガードリング領域における
電界強度比の関係を示したグラフ。
【図3】主領域及び各ガードリング領域の接合深さを変
えた場合について、降伏電圧とその降伏電圧での第一ガ
ードリング領域の電界強度比の関係を示したグラフ。
【図4】第一の従来技術の断面図。
【図5】第二の従来技術の断面図。
【符号の説明】
1…第一ガードリング領域 2…第二ガードリング領域 3…第三ガードリング領域 4…第四ガードリング領域 5…ドリフト領域 6…層間絶縁膜 10…主領域 11…基板領域 20…アノード電極 21…カソード電極 30…主接合 31…第一ガードリング領域 32…第二ガードリング領域 33…第三ガードリング領域 34…ドリフト領域 35…絶縁膜 L1…主領域と第一ガードリングと領域との距離 L2…第一ガードリング領域と第二ガードリング領域と
の距離 L3…第二ガードリング領域と第三ガードリング領域と
の距離 L4…第三ガードリング領域と第四ガードリング領域と
の距離 D…主領域及び各ガードリング領域の拡散窓間の距離

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】一導電型で高濃度の半導体基体の一主面に
    接して、同一導電型で層状のドリフト領域を有し、 前記半導体基体の前記主面との接合面と対向する前記ド
    リフト領域の表面に、反対導電型の主領域を有し、 前記ドリフト領域の前記表面に、前記主領域を囲むよう
    に所定の距離を隔てて環状に設けられた反対導電型の第
    一のガードリング領域と、前記第一のガードリング領域
    を囲むように所定の距離を隔てて環状に設けられた反対
    導電型の第二のガードリング領域とを少なくとも有し、 前記主領域と前記ドリフト領域との間に形成される主接
    合面に逆バイアスを印加するにつれて前記ドリフト領域
    に広がる空乏層が、前記主接合面でアバランシェ降伏が
    生じる前に、前記半導体基体の前記主面に到達すべく、
    前記ドリフト領域の不純物濃度と厚さは所定の範囲に設
    定されていて、 さらに、前記主接合面にアバランシェ降伏条件まで逆バ
    イアスが印加されたとき、少なくとも前記第一のガード
    リング領域並びに前記第二のガードリング領域の近傍で
    は、前記層状の前記ドリフト領域の前記表面から前記半
    導体基体の前記主面との接合面に至るまでの領域が空乏
    化するように設定されていて、 さらに、前記主接合面がアバランシェ降伏する条件にお
    いて、前記第一のガードリング領域と前記ドリフト領域
    との間の接合面における電界強度の最大値が、前記主接
    合面における電界強度の最大値の85%以下となるべ
    く、前記第一のガードリング領域と前記第二のガードリ
    ング領域との距離を、前記主領域と前記第一のガードリ
    ング領域との距離よりも小さな所定値に設定したことを
    特徴とする半導体装置。
  2. 【請求項2】請求項1に記載の半導体装置において、 前記第二のガードリング領域のさらに外側に同様の構造
    のガードリング領域を少なくとも一つ設け、第二のガー
    ドリング領域とその外側のガードリング領域間の距離お
    よびそれよりも外側のガードリング領域相互間の距離
    を、前記第一のガードリング領域と第二のガードリング
    領域との距離と等しいか若しくはそれ以上に設定したこ
    とを特徴とする半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049675B2 (en) 2001-07-17 2006-05-23 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
JP2007109712A (ja) * 2005-10-11 2007-04-26 Shindengen Electric Mfg Co Ltd トランジスタ、ダイオード
WO2013137177A1 (ja) * 2012-03-12 2013-09-19 ローム株式会社 半導体装置および半導体装置の製造方法
WO2014112204A1 (ja) * 2013-01-16 2014-07-24 住友電気工業株式会社 炭化珪素半導体装置
JP2016025236A (ja) * 2014-07-22 2016-02-08 富士電機株式会社 半導体装置
US9406666B2 (en) 2013-03-14 2016-08-02 Fuji Electric Co., Ltd. Semiconductor device
JP2018078348A (ja) * 2018-02-09 2018-05-17 ローム株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000074130A1 (en) * 1999-05-28 2000-12-07 Advanced Power Devices, Inc. Discrete schottky diode device with reduced leakage current
US7575921B2 (en) * 1999-12-30 2009-08-18 Vbi Technologies, L.L.C. Spore-like cells and uses thereof
US7560275B2 (en) * 1999-12-30 2009-07-14 Vbi Technologies, L.L.C. Compositions and methods for generating skin
US6642558B1 (en) * 2000-03-20 2003-11-04 Koninklijke Philips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
WO2002057428A1 (en) * 2000-10-30 2002-07-25 University Of Massachusetts Isolation of spore-like cells from tissues exposed to extreme conditions
SE0004377D0 (sv) * 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
JP3808755B2 (ja) * 2001-11-07 2006-08-16 富士通株式会社 Jitコンパイラを備えた仮想計算機
US6747294B1 (en) * 2002-09-25 2004-06-08 Polarfab Llc Guard ring structure for reducing crosstalk and latch-up in integrated circuits
US20050259368A1 (en) * 2003-11-12 2005-11-24 Ted Letavic Method and apparatus of terminating a high voltage solid state device
EP1691413A1 (fr) * 2005-02-11 2006-08-16 Axalto SA Composant électronique protégé contre les attaques.
JP5554002B2 (ja) * 2008-03-10 2014-07-23 株式会社ジーシー 軟骨組織再生シートの作製方法
CA2780549C (en) 2009-11-12 2017-01-03 Vbi Technologies, L.L.C. Subpopulations of spore-like cells and uses thereof
JP5558393B2 (ja) * 2011-03-10 2014-07-23 株式会社東芝 半導体装置
EP3012870A1 (en) * 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
JP7697255B2 (ja) * 2021-04-27 2025-06-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1358275A (en) * 1972-04-25 1974-07-03 Ferranti Ltd Semiconductor devices
GB2131603B (en) * 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
FR2581252B1 (fr) * 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
JP2989113B2 (ja) * 1995-02-20 1999-12-13 ローム株式会社 半導体装置およびその製法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049675B2 (en) 2001-07-17 2006-05-23 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
JP2007109712A (ja) * 2005-10-11 2007-04-26 Shindengen Electric Mfg Co Ltd トランジスタ、ダイオード
US9595584B2 (en) 2012-03-12 2017-03-14 Rohm Co., Ltd. Semiconductor device, and method for manufacturing semiconductor device
WO2013137177A1 (ja) * 2012-03-12 2013-09-19 ローム株式会社 半導体装置および半導体装置の製造方法
JP2013191632A (ja) * 2012-03-12 2013-09-26 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US12278262B2 (en) 2012-03-12 2025-04-15 Rohm Co., Ltd. Semiconductor device, and method for manufacturing semiconductor device
US11862672B2 (en) 2012-03-12 2024-01-02 Rohm Co., Ltd. Semiconductor device, and method for manufacturing semiconductor device
US11075263B2 (en) 2012-03-12 2021-07-27 Rohm Co, , Ltd. Semiconductor device, and method for manufacturing semiconductor device
US10211285B2 (en) 2012-03-12 2019-02-19 Rohm Co., Ltd. Semiconductor device, and method for manufacturing semiconductor device
WO2014112204A1 (ja) * 2013-01-16 2014-07-24 住友電気工業株式会社 炭化珪素半導体装置
US8981385B2 (en) 2013-01-16 2015-03-17 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2014138048A (ja) * 2013-01-16 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JPWO2014142331A1 (ja) * 2013-03-14 2017-02-16 富士電機株式会社 半導体装置
US9406666B2 (en) 2013-03-14 2016-08-02 Fuji Electric Co., Ltd. Semiconductor device
JP2016025236A (ja) * 2014-07-22 2016-02-08 富士電機株式会社 半導体装置
JP2018078348A (ja) * 2018-02-09 2018-05-17 ローム株式会社 半導体装置および半導体装置の製造方法

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