JPH10200829A - インターフェース回路 - Google Patents

インターフェース回路

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JPH10200829A
JPH10200829A JP9340214A JP34021497A JPH10200829A JP H10200829 A JPH10200829 A JP H10200829A JP 9340214 A JP9340214 A JP 9340214A JP 34021497 A JP34021497 A JP 34021497A JP H10200829 A JPH10200829 A JP H10200829A
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ダルトネー フレデリク
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/16—Circuitry for reinsertion of DC and slowly varying components of signal; Circuitry for preservation of black or white level
    • H04N5/18—Circuitry for reinsertion of DC and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
    • H04N5/185—Circuitry for reinsertion of DC and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit for the black level

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Abstract

(57)【要約】 【課題】 ２つのサンプリングブランチの入力端子が一
つの同一の信号を受信し、そのＤＣレベルが単一の調整
ループにより制御されるように構成したインターフェー
ス回路を提供することにある。 【解決手段】 基準レベルとビデオレベルを有する擬似
周期入力信号Ｖinを受信し、その基準レベルとビデオレ
ベルとの差を表すレベルを有する信号Ｖs を出力するた
めに、基準レベルとビデオレベルを同時に供給する２つ
のサンプリングブランチＢＲ１及びＢＲ２と、両ブラン
チＢＲ１及びＢＲ２の出力を受信する入力端子を有する
減算器ＳＵＢとを具えたインターフェース回路に関す
る。本発明では、ブランチＢＲ１及びＢＲ２の入力端子
を相互接続して第１のキャパシタンスＣ１を経てインタ
ーフェース回路ＦＥの入力端子に接続するとともに、減
算器の第１及び第２入力端子の信号の値を、これらの値
が１つの同一の基準レベルを表すとき、これらの値が等
しくなるように調整する制御手段ＣＭを設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、その各擬似周期が
少なくとも第１及び第２の連続する時間インターバルを
具え、第１の時間インターバル中基準レベルを有し、第
２の時間インターバル中ビデオレベルを有する擬似周期
入力信号を受信する入力端子と、１つの同一の擬似周期
中に入力信号が示す基準レベルとビデオレベルとの差を
表すレベルを有する信号を出力する出力端子とを有する
インターフェース回路に関するものであり、このインタ
ーフェース回路は、各々直列配置のサンプルホールド回
路からなる第１及び第２のサンプリングブランチであっ
て、各ブランチの入力端子及び出力端子がその第１サン
プルホールド回路の入力端子及びその最終サンプルホー
ルド回路の出力端子によりそれぞれ構成され、第１のブ
ランチが第２のブランチより１つ多いサンプルホールド
回路を具え、各ブランチの入力端子がインターフェース
回路の入力端子から入力信号を受信するようにされた第
１及び第２のサンプリングブランチと、第１のブランチ
の出力端子に接続された第１入力端子、第２のブランチ
の出力端子に接続された第２入力端子及びインターフェ
ース回路の出力端子を構成する出力端子を有する減算器
と、第１及び第２のブランチの一方の入力端子とインタ
ーフェース回路の入力端子との間に配置された第１のキ
ャパシタンスと、第１及び第２のブランチの一方の出力
端子に接続された第１入力端子、所定の値を有する調整
信号を受信する第２入力端子及び第１キャパシタンスを
流れる電流を制御する出力端子を有する第１の比較器と
を具えるＤＣレベル調整ループと、を具えている。
【０００２】
【従来の技術】頭書に記載した機能の実現に現在使用さ
れているインターフェース回路は２つの制御ループを具
え、第１の制御ループが第１の時間インターバル中、即
ち入力信号が基準レベルを有するとき、入力信号のＤＣ
成分を調整し、第２の制御ループが第２の時間インター
バル中、即ち入力信号がビデオレベルを有するとき、入
力信号のＤＣ成分を調整する。第１のブランチの出力端
子の信号はその値が基準レベルを表し、この信号値を第
１の所定の値と比較し、第１の時間インターバル中、第
１のブランチの入力端子とインターフェース回路の入力
端子との間に配置されたキャパシタンスの端子電圧を調
整する。第２のブランチの出力端子の信号は、その値が
ビデオレベルを表し、この信号値を第２の所定の値と比
較し、第２時間インターバル中、第２のブランチの入力
端子とインターフェース回路の入力端子との間に配置さ
れたキャパシタンスの端子電圧を調整する。これらの２
つの調整ループは、両ループとも各擬似周期中に動作し
なければならないため、必然的に同等の帰還時間を有す
る。従って、第１制御ループにより実現される補正が第
２制御ループのキャパシタンスの端子電圧の値を変更す
る恐れがあり、またその逆も起こりうる。高周波数用途
においては、インターフェース回路の入力信号の擬似周
期が極めて短く、両ループの各々の帰還時間も極めて小
さくする必要がある。この場合には上述の相互作用がサ
ンプリングブランチの入力端子の信号のＤＣ成分の振動
を生じ、この振動はインターフェース回路の動作に有害
である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、２つ
のサンプリングブランチの入力端子が一つの同一の信号
を受信し、そのＤＣレベルが単一の調整ループにより制
御されるように構成したインターフェース回路を提供す
ることによりこの欠点を除去することにある。
【０００４】
【課題を解決するための手段】この目的のために、本発
明のインターフェース回路においては、第１及び第２の
ブランチの入力端子を相互接続して、第１のキャパシタ
ンスを経てインターフェース回路の入力端子に接続され
た接続点を形成し、且つ当該インターフェース回路は、
更に、第１及び第２のサンプリングブランチと減算器と
の間に配置された制御手段であって、第１及び第２のブ
ランチの出力端子の信号のレベルが基準レベルに対応す
るときアクティブにされ、減算器の第１及び第２入力端
子の信号の値を、両値が等しくなるように調整する制御
手段を具えていることを特徴とする。
【０００５】このようなインターフェース回路において
は、制御ループと制御手段が同一の信号に直接作用せ
ず、振動の発生の恐れを抑制することができる。更に、
サンプリングブランチの入力信号のＤＣ成分の調整をイ
ンターフェース回路の入力信号の各擬似周期内に実行し
なければならないために制御ループの帰還時間が必然的
に短い場合でも、制御手段の帰還時間はそれより長くす
ることができる。その理由は、この制御手段はインター
フェース回路の入力信号のビデオレベルが基準レベルに
対応する場合にのみ動作するだけであるからである。こ
れらのループの帰還時間の差はこれらのループ間の相互
作用の恐れを更に抑制する。
【０００６】本発明の一実施例においては、上述のイン
ターフェース回路において、前記制御手段は、第１及び
第２のサンプリングブランチの出力端子にそれぞれ接続
された第１及び第２入力端子と、第２のキャパシタンス
を経て固定電圧端子に接続された出力端子とを有する第
２の比較器と、第１及び第２のサンプリングブランチの
一方の出力端子に接続された信号入力端子と、減算器の
第１及び第２入力端子の一方に接続された信号出力端子
とを有し、減算器の他方の入力端子は他方のサンプリン
グブランチの出力端子に接続し、更に第２比較器の出力
端子に接続された制御入力端子を有し、該制御入力端子
に受信される信号の値に依存する値を有する電位差をそ
の信号入力端子と信号出力端子との間に発生させるオフ
セットモジュールと、を具えることを特徴とする。
【０００７】このようなインターフェース回路において
は、第１及び第２のサンプリングブランチの出力信号の
ＤＣ成分の値の差が第２の比較器により検出され、種々
の形に実現しうるオフセットモジュールにより直ちに補
正される。
【０００８】簡単のために特に有利な本発明の実施例に
おいては、上述のインターフェース回路において、オフ
セットモジュールは、その信号入力端子と信号出力端子
との間に配置された抵抗と、所定の値を有する制御信号
を受信する第１入力端子と、オフセットモジュールの制
御入力端子を構成する第２入力端子とを有する第３の比
較器と、前記抵抗の一端に接続された出力端子を有し、
第３比較器の出力の状態により制御された方向及び値を
有する制御電流を供給する可変電流源と、を具えること
を特徴とする。
【０００９】この構成によれば、一方のサンプリングブ
ランチの出力端子と減算器の対応する入力端子との間に
電圧降下を発生させることにより両ブランチの出力信号
のＤＣ成分の値の差の補正が容易に実現される。
【００１０】上述のインターフェース回路は、各擬似周
期内に基準レベルとビデオレベルを有するあらゆるタイ
プの擬似周期信号を受信し、整形するのに使用して、こ
れらの信号から基準レベルとビデオレベルとの差からな
る有用情報を得ることができる。
【００１１】従って、本発明はビデオカメラにも関する
ものであり、本発明のビデオカメラは、光を検出し、擬
似周期性のアナログ電気信号に変換する検出装置と、前
記アナログ電気信号を受信する入力端子とアナログビデ
オ信号を出力する出力端子を有する入力段と、ビデオ信
号を受信する入力端子と出力端子を有する増幅器と、増
幅器の出力信号を処理する処理装置と、を具えるものに
おいて、入力段が上述のインターフェース回路を具えて
いることをを特徴とする。
【００１２】本発明のこれらの特徴及び他の特徴は以下
に記載する実施例の説明から一層明らかになる。
【００１３】
【発明の実施の形態】図１はインターフェース回路の入
力信号Ｖinの波形を示す。持続時間Ｔを有する各擬似周
期の間に、この入力信号Ｖinは、新擬似周期の開始を告
知する初期レベルＶrzと、第１の時間インターバル［t
1; t2］中の、例えば黒レベルに対応させることができ
る基準レベルＶref と、第２の時間インターバル［t2；
Ｔ］中のビデオレベルＶvid とを連続的に有する。入力
信号Ｖin内の有用情報は基準レベルＶref とビデオレベ
ルＶvid との差からなる。従って、インターフェース回
路の機能は入力信号Ｖinからこの差を表す信号を抽出す
ることにある。第１のエネーブル信号と称す信号ＥＮ１
は、入力信号Ｖinが基準レベルＶref を有するときアク
ティブ状態になる。第２のエネーブル信号と称す信号Ｅ
Ｎ２は、本例では、第３の擬似周期中アクティブ状態に
なる。これは、入力信号Ｖinがその前の擬似周期中に基
準レベルＶref に等しいビデオレベルＶvid を示したか
らである。エネーブル信号ＥＮ１及びＥＮ２は、入力信
号Ｖinに基づいて当業者に公知の手段で発生させること
ができる。第１のエネーブル信号ＥＮ１の周波数は、Ｅ
Ｎ１のアクティブレベルが擬似周期ごとに発生するの
で、１／Ｔに等しい。第２のエネーブル信号ＥＮ２の周
波数は、ビデオレベルＶvid が基準レベルＶref に等し
くなる場合は稀であるので、必然的に１／Ｔより遙に小
さくなる。
【００１４】図２は本発明によるインターフェース回路
ＦＥを線図的に示すものである。この回路は第１のサン
プリングブランチＢＲ１及び第２のサンプリングブラン
チＢＲ２を具え、各ブランチは直列配置のサンプルホー
ルド回路Ｔ／Ｈからなる。各ブランチＢＲ１又はＢＲ２
は第１サンプルホールド回路Ｔ／Ｈの入力端子からなる
入力端子及び最終サンプルホールド回路Ｔ／Ｈの出力端
子からなる出力端子を有する。第１及び第２のブランチ
ＢＲ１及びＢＲ２の入力端子を相互接続して接続点ＮＣ
を形成し、インターフェース回路ＦＥの入力信号Ｖinの
受信用にする。
【００１５】第１のブランチＢＲ１は３つのサンプルホ
ールド回路Ｔ／Ｈを具えるが、第２のブランチＢＲ２は
２つのサンプルホールド回路Ｔ／Ｈを具えるだけとす
る。第１のブランチＢＲ１の第１及び第３サンプルホー
ルド回路Ｔ／Ｈ及び第２のブランチＢＲ２の第２サンプ
ルホールド回路Ｔ／Ｈを第１の時間インターバル［t1;t
2］中アクティブになる第１クロック信号ＣＫ１により
クロックする。第１のブランチＢＲ１の第２サンプルホ
ールド回路Ｔ／Ｈ及び第２のブランチＢＲ２の第１サン
プルホールド回路Ｔ／Ｈを第２の時間インターバル［t
2；Ｔ］中アクティブになる第２クロック信号ＣＫ２に
よりクロックする。情報の損失を避けるために、クロッ
ク信号ＣＫ１及びＣＫ２のアクティブレベルを互いにオ
ーバラップさせることができる。
【００１６】従って、基準レベルＶref は、第１のサン
プリングブランチＢＲ１の出力端子に到達する前に、３
つのサンプルホールド回路Ｔ／Ｈによりサンプるホール
ドされなければならない。入力信号Ｖinの同一の擬似周
期中に存在するビデオレベルＶvid は、第２のサンプリ
ングブランチＢＲ２の出力端子に到達する前に、２つの
サンプルホールド回路Ｔ／Ｈのみによりサンプルホール
ドされなければならない。ビデオレベルＶvid は基準レ
ベルＶref に対し第１時間インターバル［t1;t2］に等
しい時間の遅延を有するので、サンプリングブランチＢ
Ｒ１及びＢＲ２の出力信号Ｓ１及びＳ２は入力信号Ｖin
の１つの同一の擬似周期中に発生する基準レベルＶref
及びビデオレベルＶvid をそれぞれ表す信号を同時に供
給する。
【００１７】インターフェース回路ＦＥは、第１のブラ
ンチＢＲ１の出力端子に接続された第１入力端子、第２
のブランチＢＲ２の出力端子に接続された第２入力端子
及びインターフェース回路の出力端子を構成する出力端
子を有する減算器ＳＵＢを具える。この出力端子から第
１及び第２のサンプリングブランチＢＲ１及びＢＲ２の
出力端子の信号Ｓ１及びＳ２間の差からなる信号Ｖs を
出力する。この出力信号Ｖs は基準レベルＶref とビデ
オレベルＶvid との差を表し、従って入力信号Ｖinに含
まれる有用情報を復元する。
【００１８】インターフェース回路ＦＥは、更に、ブラ
ンチＢＲ１及びＢＲ２の入力端子の信号のＤＣレベルを
調整する調整ループを具える。このループは接続点ＮＣ
とインターフェース回路ＦＥの入力端子との間に配置さ
れた第１のキャパシタンスＣ１と、第１のサンプリング
ブランチＢＲ１の出力端子に接続された第１入力端子、
所定の値を有する調整信号Ｖreg を受信する第２入力端
子及び出力端子を有する第１の比較器ＣＭＰ１とを具
え、第１のエネーブル信号ＥＮ１がアクティブのとき、
該比較器の出力が第１のキャパシタンスＣ１を流れる電
流Ｉr を制御する。
【００１９】この調整ループの機能は、サンプリングブ
ランチの入力端子に、サンプルホールド回路の最大入力
振幅と適合する平均ＤＣレベルを維持することにある。
この調整は、第１のサンプリングブランチＢＲ１の出力
信号Ｓ１の値を調整信号Ｖreg により固定されたしきい
値と比較することにより得られる。Ｓ１の値がＶregの
値より小さい場合には、比較器ＣＭＰ１の出力が第１の
キャパシタンスＣ１への電流Ｉr の注入を指令してその
端子電圧を増大させ、その結果として第１及び第２のブ
ランチＢＲ１及びＢＲ２の入力端子における信号のＤＣ
成分の値を増大させる。逆に、Ｓ１の値がＶreg の値よ
り大きい場合には、比較器ＣＭＰ１の出力が第１のキャ
パシタンスＣ１からの電流Ｉr の吸収を指令してその端
子電圧を減少させ、その結果として第１及び第２のブラ
ンチＢＲ１及びＢＲ２の入力端子における信号のＤＣ成
分の値を減少させる。このようなＤＣレベルの制御は、
第２の時間インターバル［t2；Ｔ］中に、第２のブラン
チＢＲ２の出力信号Ｓ２の値を別の所定の調整値と比較
することにより実現することもできる点に注意された
い。
【００２０】２つのサンプリングブランチＢＲ１及びＢ
Ｒ２は上述の調整ループにより制御されたＤＣ成分の平
均値を有する同一の入力信号を受信する。各サンプルホ
ールド回路Ｔ／Ｈはその入力端子に受信する信号のＤＣ
レベルとその出力端子に出力する信号のＤＣレベルとの
間にオフセットを導入しうる。更に、入力信号が通過す
るサンプルホールド回路Ｔ／Ｈの数が一方のブランチと
他方のブランチとで相違する。このため、インターフェ
ース回路ＦＥはサンプリングブランチＢＲ１及びＢＲ２
と減算器ＳＵＢとの間に配置された制御手段ＣＭを具
え、この制御手段ＣＭを第２のエネーブル信号ＥＮ２に
より、即ち第１及び第２のブランチＢＲ１及びＢＲ２の
出力信号Ｓ１及びＳ２の値（それぞれ基準レベルＶref
及びビデオレベルＶvid を表す）が等しくなければなら
ないときにアクティブにする。この制御手段は減算器の
入力端子の信号の値をこれらの値が互いに等しくなるよ
うに調整することができる。こうしてサンプリングブラ
ンチＢＲ１及びＢＲ２の出力信号Ｓ１及びＳ２のＤＣ成
分間の電圧のオフセットを補償することができる。さも
なければ、このようなオフセットがこれらのブランチの
出力信号Ｓ１及びＳ２の値間の減算結果を変更し、イン
ターフェース回路ＦＥによりその出力端子に供給される
有用情報Ｖs の値に誤りを誘起する恐れがある。
【００２１】図３は制御手段ＣＭの実施例を線図的に示
す。この制御手段は、第１及び第２のサンプリングブラ
ンチＢＲ１及びＢＲ２の出力端子にそれぞれ接続された
第１及び第２入力端子と、第２キャパシタンスＣ２をへ
て固定電圧端子（本例では接地）に接続された出力端子
を有する第２の比較器ＣＭＰ２を具える。この比較器Ｃ
ＭＰ２はサンプリングブランチＢＲ１及びＢＲ２により
供給される出力信号Ｓ１及びＳ２間の比較を行う。第２
のエネーブル信号ＥＮ２がアクティブのとき、Ｓ１及び
Ｓ２の値は両方とも同一の基準レベルを表すので、理論
的には等しくなければならない。Ｓ１及びＳ２の値間に
発生しうる差の振幅を比較器ＣＭＰ２の出力側で第２の
キャパシタンスＣ２により記憶する。このキャパシタン
スＣ２の端子電圧をオフセットモジュールＳＭの制御に
使用する。このオフセットモジュールＳＭの機能は、キ
ャパシタンスＣ２の端子電圧の値に依存する値を有する
電位差を第１のブランチＢＲ１の出力端子と減算器ＳＵ
Ｂの対応する入力端子との間に発生させることにより、
第２の比較器ＣＭＰ２により検出された差を補正するこ
とにある。
【００２２】このオフセットモジュールＳＭは第１のブ
ランチＢＲ１の出力端子と減算器ＳＵＢの対応する入力
端子との間に配置された抵抗Ｒを具え、この抵抗はホロ
ワ段を経て減算器ＳＵＢに接続される。第３の比較器Ｃ
ＭＰ３はその第１入力端子に所定の値を有する制御信号
Ｖc を受信する。この比較器ＣＭＰ３の第２の入力端子
は第２の比較器ＣＭＰ２の出力端子に接続する。減算器
ＳＵＢの他方の入力端子は別のホロワ段を経て第２のサ
ンプリングブランチＢＲ２の出力端子に接続する。オフ
セットモジュールＳＭは、更に、可変電流源を具え、そ
の出力端子が抵抗Ｒの一端に接続され、制御電流ＩＯを
供給する。制御電流ＩＯの方向及び値は第３の比較器Ｃ
ＭＰ３の出力の状態により制御される。
【００２３】例えば、第１及び第２のサンプリングブラ
ンチＢＲ１及びＢＲ２の出力端子の信号Ｓ１及びＳ２の
値間の差が正であって制御信号Ｖc の値により決まるし
きい値を越えるときは、第３の比較器の出力が電流ＩＯ
の流れを図３に示すように制御して抵抗Ｒの両端間に電
位差ＶＯを生起し、その結果として減算器の第１及び第
２入力端子に受信される信号のＤＣ成分の値が等しくな
る。これは、第２及び第１のサンプリングブランチＢＲ
２及びＢＲ１の出力端子の信号Ｓ２及びＳ１の値間の差
が正であって制御信号Ｖc により決まるしきい値を越え
る逆の場合にも同様であり、この場合には第３の比較器
ＣＭＰ３の出力が電流ＩＯの流れを図３に示す方向と反
対の方向に制御する。
【００２４】尚、上述の制御手段ＣＭの実施例の変形例
では、第２の比較器ＣＭＰ２の入力端子を、サンプリン
グブランチＢＲ１及びＢＲ２の出力端子に接続する代わ
りに、減算器ＳＵＢの入力端子に接続することもでき
る。
【００２５】図４は本発明を実施したビデオカメラを線
図的に示すものである。このビデオカメラは、光を検出
し、擬似周期性のアナログ電気信号に変換する検出装置
ＬＤと、前記アナログ電気信号を受信する入力端子とア
ナログビデオ信号Ｖs を出力する出力端子を有する入力
段と、ビデオ信号Ｖs を受信する入力端子と出力端子を
有する増幅器Ａと、増幅器Ａの出力信号を処理する処理
装置ＰＵとを具える。
【００２６】このビデオカメラの入力段は上述のインタ
ーフェース回路ＦＥを具える。検出装置から到来するア
ナログ電気信号Ｖinは図１に示す波形に類似する波形を
有するので、このようなインターフェース回路は増幅後
に処理装置ＰＵで処理すべきビデオ信号を精密に発生す
ることができる。
【図面の簡単な説明】
【図１】インターフェース回路の入力信号及び回路内の
妥当性検査信号の波形を示す波形図である。
【図２】本発明によるインターフェース回路を部分的に
示す電気回路図である。
【図３】本発明の有利な実施例によるインターフェース
回路内の制御手段を部分的に示す電気回路図せある。
【図４】本発明インターフェース回路を用いたビデオカ
メラを部分的に示す機能図である。
【符号の説明】
ＦＥ インターフェース回路 Ｖin 入力信号 Ｖref 基準レベル Ｖvid ビデオレベル ＥＮ１，ＥＮ２ エネーブル信号 ＢＲ１ 第１のサンプリングブランチ ＢＲ２ 第２のサンプリングブランチ Ｔ／Ｈ サンプルホールド回路 ＳＵＢ 減算器 Ｖｓ 出力信号 ＣＭＰ１ 第１の比較器 Ｖreg 調整信号 ＮＣ 接続点 Ｃ１ 第１のキャパシタンス ＣＭ 制御手段 ＳＭ オフセットモジュール ＣＰＭ２ 第２の比較器 Ｃ２ 第２のキャパシタンス ＣＰＭ３ 第３の比較器 Ｒ 抵抗 ＬＤ 検出装置 Ａ 増幅器 ＰＵ 処理装置

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 その各擬似周期が少なくとも第１及び第
    ２の連続する時間インターバルを具え、第１の時間イン
    ターバル中基準レベルを有し、第２の時間インターバル
    中ビデオレベルを有する擬似周期入力信号を受信する入
    力端子と、１つの同一の擬似周期中に入力信号が示す基
    準レベルとビデオレベルとの差を表すレベルを有する信
    号を出力する出力端子とを有するインターフェース回路
    であって、 各々直列配置のサンプルホールド回路からなる第１及び
    第２のサンプリングブランチであって、各ブランチの入
    力端子及び出力端子がその第１サンプルホールド回路の
    入力端子及びその最終サンプルホールド回路の出力端子
    によりそれぞれ構成され、第１のブランチが第２のブラ
    ンチより１つ多いサンプルホールド回路を具え、各ブラ
    ンチの入力端子がインターフェース回路の入力端子から
    入力信号を受信するようにされた第１及び第２のサンプ
    リングブランチと、 第１のブランチの出力端子に接続された第１入力端子、
    第２のブランチの出力端子に接続された第２入力端子及
    びインターフェース回路の出力端子を構成する出力端子
    を有する減算器と、 第１及び第２のブランチの一方の入力端子とインターフ
    ェース回路の入力端子との間に配置された第１のキャパ
    シタンスと、第１及び第２のブランチの一方の出力端子
    に接続された第１入力端子、所定の値を有する調整信号
    を受信する第２入力端子及び第１キャパシタンスを流れ
    る電流を制御する出力端子を有する第一の比較器とを具
    えるＤＣレベル調整ループと、を具えたインターフェー
    ス回路において、 第１及び第２のブランチの入力端子を相互接続して、第
    １のキャパシタンスを経てインターフェース回路の入力
    端子に接続された接続点を形成し、且つ当該インターフ
    ェース回路は、更に、第１及び第２のサンプリングブラ
    ンチと減算器との間に配置された制御手段であって、第
    １及び第２のブランチの出力端子の信号のレベルが基準
    レベルに対応するときアクティブにされ、減算器の第１
    及び第２入力端子の信号の値を、両値が等しくなるよう
    に調整する制御手段を具えていることを特徴とするイン
    ターフェース回路。
  2. 【請求項２】 前記制御手段は、 第１及び第２のサンプリングブランチの出力端子にそれ
    ぞれ接続された第１及び第２入力端子と、第２のキャパ
    シタンスを経て固定電圧端子に接続された出力端子を有
    する第２の比較器と、 第１及び第２のサンプリングブランチの一方の出力端子
    に接続された信号入力端子と、減算器の第１及び第２入
    力端子の一方に接続された信号出力端子を有し、減算器
    の他方の入力端子は他方のサンプリングブランチの出力
    端子に接続し、更に第２比較器の出力端子に接続された
    制御入力端子を有し、該制御入力端子に受信される信号
    の値に依存する値を有する電位差をその信号入力端子と
    信号出力端子との間に発生させるオフセットモジュール
    と、を具えることを特徴とする請求項１記載のインター
    フェース回路。
  3. 【請求項３】 前記オフセットモジュールは、 その信号入力端子と信号出力端子との間に配置された抵
    抗と、 所定の値を有する制御信号を受信する第１入力端子と、
    オフセットモジュールの制御入力端子を構成する第２入
    力端子を有する第３の比較器と、 前記抵抗の一端に接続された出力端子を有し、第３の比
    較器の出力の状態により制御された方向及び値を有する
    制御電流を供給する可変電流源と、を具えることを特徴
    とする請求項２記載のインターフェース回路。
  4. 【請求項４】 光を検出し、擬似周期性のアナログ電
    気信号に変換する検出装置と、 前記アナログ電気信号を受信する入力端子とアナログビ
    デオ信号を出力する出力端子を有する入力段と、 ビデオ信号を受信する入力端子と出力端子を有する増幅
    器と、 増幅器の出力信号を処理する処理装置と、を具えるビデ
    オカメラにおいて、 前記入力段が請求項１〜３の何れかに記載のインターフ
    ェース回路を具えることを特徴とするビデオカメラ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3969190B2 (ja) * 2002-05-30 2007-09-05 ソニー株式会社 撮像信号処理方法、撮像信号処理装置、撮像装置
EP2343402B1 (en) 2008-09-30 2017-08-02 FUJIFILM Corporation Electrolytic treatment method and electrolytic treatment device

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Publication number Priority date Publication date Assignee Title
JPS56116374A (en) * 1980-02-20 1981-09-12 Sony Corp Charge detection circuit
DE3214756C2 (de) * 1981-05-02 1991-10-17 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum Ermitteln des Wertes eines Referenzpegels
US4513321A (en) * 1982-10-29 1985-04-23 Rca Corporation Black level clamp for television signals
US4859871A (en) * 1987-02-13 1989-08-22 Fujitsu Limited Voltage level setting circuit
US5086344A (en) * 1990-05-11 1992-02-04 Eastman Kodak Company Digital correlated double sampling circuit for sampling the output of an image sensor
US5105276A (en) * 1990-11-15 1992-04-14 Eastman Kodak Company DC restoration of sampled imagery signals
US5329312A (en) * 1992-08-17 1994-07-12 Eastman Kodak Company DC level control circuitry for CCD images
FR2705520B1 (fr) * 1993-05-19 1995-08-04 Sgs Thomson Microelectronics Dispositif d'ajustement du niveau du noir d'un signal vidéo.
US5488415A (en) * 1993-07-09 1996-01-30 Olympus Optical Co., Ltd. Solid-state image pickup device having a photoelectric conversion detection cell with high sensitivity
US6018364A (en) * 1996-02-06 2000-01-25 Analog Devices Inc Correlated double sampling method and apparatus
US5757440A (en) * 1996-02-06 1998-05-26 Analog Devices, Inc. Method and apparatus for providing an offset level to an image signal

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