JPH10201093A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10201093A JPH10201093A JP9004402A JP440297A JPH10201093A JP H10201093 A JPH10201093 A JP H10201093A JP 9004402 A JP9004402 A JP 9004402A JP 440297 A JP440297 A JP 440297A JP H10201093 A JPH10201093 A JP H10201093A
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Abstract
(57)【要約】
【課題】電源電圧を変更しなくても、低消費電力化およ
び高速化を同時に実現することができ、かつ、非動作時
のリーク電流も抑制することができる半導体装置を提供
すること。 【解決手段】外部から供給された電源およびグランドと
内部回路との間にそれぞれ接続された、しきい値電圧の
絶対値が、内部回路を構成するＮ型ＭＯＳトランジスタ
およびＰ型ＭＯＳトランジスタのしきい値電圧よりも大
きいＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジ
スタにより、通常動作時に、外部から供給された電源お
よびグランドと内部回路とを電気的に接続し、スタンバ
イ時に、外部から供給された電源およびグランドと内部
回路とを電気的に遮断することにより、上記課題を解決
する。
び高速化を同時に実現することができ、かつ、非動作時
のリーク電流も抑制することができる半導体装置を提供
すること。 【解決手段】外部から供給された電源およびグランドと
内部回路との間にそれぞれ接続された、しきい値電圧の
絶対値が、内部回路を構成するＮ型ＭＯＳトランジスタ
およびＰ型ＭＯＳトランジスタのしきい値電圧よりも大
きいＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジ
スタにより、通常動作時に、外部から供給された電源お
よびグランドと内部回路とを電気的に接続し、スタンバ
イ時に、外部から供給された電源およびグランドと内部
回路とを電気的に遮断することにより、上記課題を解決
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の低消
費電力化および高速化に関するものである。
費電力化および高速化に関するものである。
【０００２】
【従来の技術】例えば、携帯電話等のような電池駆動の
製品においては、駆動時間を延長するために低消費電力
化したいという要求がある。また、電池駆動の製品に係
わらず、近年の半導体製造技術の進歩により、高集積化
された大規模半導体装置においては、回路規模に応じて
発熱量が増大し、放熱性のよい高価なパッケージを使用
したり、放熱フィンを設けて冷却する必要がある等、コ
ストの発生要因になるため、低消費電力化したいという
普遍的な要求がある。
製品においては、駆動時間を延長するために低消費電力
化したいという要求がある。また、電池駆動の製品に係
わらず、近年の半導体製造技術の進歩により、高集積化
された大規模半導体装置においては、回路規模に応じて
発熱量が増大し、放熱性のよい高価なパッケージを使用
したり、放熱フィンを設けて冷却する必要がある等、コ
ストの発生要因になるため、低消費電力化したいという
普遍的な要求がある。
【０００３】これに対し、電源電圧を低下させることに
より、低消費電力を達成することが可能である。しかし
ながら、電源電圧を低下させると、これに応じて動作速
度が低下するため、さらに、トランジスタのしきい値電
圧を低下させることにより、例えば現在の５Ｖや３．３
Ｖの電源電圧を１．５Ｖや１Ｖに低下させ、例えば３．
３Ｖの電源電圧の場合に０．７Ｖ前後のＮ型ＭＯＳトラ
ンジスタのしきい値電圧を０．１Ｖ前後に下げることに
より、低消費電力化および高速化が可能な半導体装置が
提案されている。
より、低消費電力を達成することが可能である。しかし
ながら、電源電圧を低下させると、これに応じて動作速
度が低下するため、さらに、トランジスタのしきい値電
圧を低下させることにより、例えば現在の５Ｖや３．３
Ｖの電源電圧を１．５Ｖや１Ｖに低下させ、例えば３．
３Ｖの電源電圧の場合に０．７Ｖ前後のＮ型ＭＯＳトラ
ンジスタのしきい値電圧を０．１Ｖ前後に下げることに
より、低消費電力化および高速化が可能な半導体装置が
提案されている。
【０００４】上述する低消費電力化の技術において、消
費電力Ｐは、例えばＣＭＯＳ半導体装置の場合、下記算
出式により算出される。 消費電力Ｐ＝ｆｃＶ2 ここで、ｆは動作周波数、ｃは負荷容量、Ｖは電源電圧
であり、電源電圧を低下させることにより、消費電力の
低減に２乗で効果があるため、最も効果的に半導体装置
の低消費電力化を図ることができる。
費電力Ｐは、例えばＣＭＯＳ半導体装置の場合、下記算
出式により算出される。 消費電力Ｐ＝ｆｃＶ2 ここで、ｆは動作周波数、ｃは負荷容量、Ｖは電源電圧
であり、電源電圧を低下させることにより、消費電力の
低減に２乗で効果があるため、最も効果的に半導体装置
の低消費電力化を図ることができる。
【０００５】また、トランジスタのしきい値電圧を低下
させることにより、非常に高速で動作させることができ
るという利点がある。しかし、トランジスタのしきい値
電圧が低下された半導体装置においては、スタンバイ時
にトランジスタを完全にオフ状態とすることができず、
オフ状態のトランジスタによるリーク電流が非常に大き
くなるため、通常のＣＭＯＳ半導体装置と比べて、スタ
ンバイ時のリーク電流が増大するという問題点がある。
させることにより、非常に高速で動作させることができ
るという利点がある。しかし、トランジスタのしきい値
電圧が低下された半導体装置においては、スタンバイ時
にトランジスタを完全にオフ状態とすることができず、
オフ状態のトランジスタによるリーク電流が非常に大き
くなるため、通常のＣＭＯＳ半導体装置と比べて、スタ
ンバイ時のリーク電流が増大するという問題点がある。
【０００６】これに対し、例えば１９９６年８月号の
「日経マイクロデバイス」には、基板電圧を制御するこ
とにより、トランジスタのしきい値電圧を可変にするＶ
Ｔ−ＣＭＯＳ半導体装置、および、プロセスにより、異
なるしきい値電圧のトランジスタを同一チップ上に搭載
するＭＴ−ＣＭＯＳ半導体装置が提案されている。以
下、「日経マイクロデバイス」に開示された、上述する
２つの半導体装置について説明する。
「日経マイクロデバイス」には、基板電圧を制御するこ
とにより、トランジスタのしきい値電圧を可変にするＶ
Ｔ−ＣＭＯＳ半導体装置、および、プロセスにより、異
なるしきい値電圧のトランジスタを同一チップ上に搭載
するＭＴ−ＣＭＯＳ半導体装置が提案されている。以
下、「日経マイクロデバイス」に開示された、上述する
２つの半導体装置について説明する。
【０００７】まず、図３に、ＶＴ−ＣＭＯＳ半導体装置
の一例の構成回路図を示す。この半導体装置２０は、Ｐ
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２お
よびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
２４と、ＶＴ回路２６とを有する。
の一例の構成回路図を示す。この半導体装置２０は、Ｐ
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２お
よびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
２４と、ＶＴ回路２６とを有する。
【０００８】ここで、ＰＭＯＳ２２およびＮＭＯＳ２４
は、内部回路の一例としてインバータを示したもので、
そのソースは、それぞれ電源（ＶDD）およびグランド
（ＧＮＤ）に接続され、そのゲート同士およびドレイン
同士はそれぞれ短絡され、その基板（またはウェル）は
ＶＴ回路２６に接続されている。また、ＶＴ回路２６
は、内部回路のＰＭＯＳ２２およびＮＭＯＳ２４の基板
電圧（またはウェル電圧）を制御するものである。
は、内部回路の一例としてインバータを示したもので、
そのソースは、それぞれ電源（ＶDD）およびグランド
（ＧＮＤ）に接続され、そのゲート同士およびドレイン
同士はそれぞれ短絡され、その基板（またはウェル）は
ＶＴ回路２６に接続されている。また、ＶＴ回路２６
は、内部回路のＰＭＯＳ２２およびＮＭＯＳ２４の基板
電圧（またはウェル電圧）を制御するものである。
【０００９】この半導体装置２０において、まず、通常
動作時は、ＰＭＯＳ２２およびＮＭＯＳ２４の基板電圧
が、ＶＴ回路２６により、それぞれ電源電圧およびグラ
ンド電圧、例えばそれぞれ電源電圧の１Ｖおよびグラン
ド電圧の０Ｖとされる。このとき、ＰＭＯＳ２２および
ＮＭＯＳ２４のしきい値電圧（可変Ｖth）は、それぞれ
例えば−０．１Ｖおよび０．１Ｖとなり、電源電圧が１
Ｖに低下されたにも係わらず、高速動作が可能である。
動作時は、ＰＭＯＳ２２およびＮＭＯＳ２４の基板電圧
が、ＶＴ回路２６により、それぞれ電源電圧およびグラ
ンド電圧、例えばそれぞれ電源電圧の１Ｖおよびグラン
ド電圧の０Ｖとされる。このとき、ＰＭＯＳ２２および
ＮＭＯＳ２４のしきい値電圧（可変Ｖth）は、それぞれ
例えば−０．１Ｖおよび０．１Ｖとなり、電源電圧が１
Ｖに低下されたにも係わらず、高速動作が可能である。
【００１０】これに対し、スタンバイ時は、ＶＴ回路２
６により、ＰＭＯＳ２２の基板電圧が電源電圧よりも上
昇され、かつ、ＮＭＯＳ２４の基板電圧がグランド電圧
よりも低下される。このとき、基板バイアス効果によ
り、ＰＭＯＳ２２およびＮＭＯＳ２４のしきい値電圧の
絶対値が上昇し、オフ状態のＰＭＯＳ２２またはＮＭＯ
Ｓ２４を完全にオフ状態とすることができるため、スタ
ンバイ時のＰＭＯＳ２２またはＮＭＯＳ２４によるリー
ク電流を削減することができる。
６により、ＰＭＯＳ２２の基板電圧が電源電圧よりも上
昇され、かつ、ＮＭＯＳ２４の基板電圧がグランド電圧
よりも低下される。このとき、基板バイアス効果によ
り、ＰＭＯＳ２２およびＮＭＯＳ２４のしきい値電圧の
絶対値が上昇し、オフ状態のＰＭＯＳ２２またはＮＭＯ
Ｓ２４を完全にオフ状態とすることができるため、スタ
ンバイ時のＰＭＯＳ２２またはＮＭＯＳ２４によるリー
ク電流を削減することができる。
【００１１】続いて、図４に、ＭＴ−ＣＭＯＳ半導体装
置の一例の構成回路図を示す。この半導体装置２８は、
半導体装置２０の場合と同様に、内部回路の一例として
のインバータを構成するＰＭＯＳ３０およびＮＭＯＳ３
２と、スイッチトランジスタとなるＮＭＯＳ３４とを有
する。
置の一例の構成回路図を示す。この半導体装置２８は、
半導体装置２０の場合と同様に、内部回路の一例として
のインバータを構成するＰＭＯＳ３０およびＮＭＯＳ３
２と、スイッチトランジスタとなるＮＭＯＳ３４とを有
する。
【００１２】ＰＭＯＳ３０およびＮＭＯＳ３２は、比較
的低いしきい値電圧（低Ｖth）を有するもので、そのソ
ースは、それぞれ電源およびＮＭＯＳ３４のドレインに
接続され、そのゲート同士およびドレイン同士はそれぞ
れ短絡され、その基板（またはウェル）は、それぞれ電
源およびグランドに接続されている。また、ＮＭＯＳ３
４は、比較的高いしきい値電圧（高Ｖth）を有するもの
で、そのソースおよび基板はグランドに接続されてい
る。
的低いしきい値電圧（低Ｖth）を有するもので、そのソ
ースは、それぞれ電源およびＮＭＯＳ３４のドレインに
接続され、そのゲート同士およびドレイン同士はそれぞ
れ短絡され、その基板（またはウェル）は、それぞれ電
源およびグランドに接続されている。また、ＮＭＯＳ３
４は、比較的高いしきい値電圧（高Ｖth）を有するもの
で、そのソースおよび基板はグランドに接続されてい
る。
【００１３】この半導体装置２８において、通常動作時
は、ＮＭＯＳ３４がオン状態とされ、ＰＭＯＳ３０およ
びＮＭＯＳ３２は、低電源電圧下でも、しきい値電圧が
低いため、ＮＭＯＳ３４のドレインを仮想グランドとし
て高速に動作する。これに対し、スタンバイ時は、ＮＭ
ＯＳ３４がオフ状態とされ、ＰＭＯＳ３０およびＮＭＯ
Ｓ３２を介して流れるリーク電流は、スイッチトランジ
スタのＮＭＯＳ３４により遮断され、スタンバイ時のリ
ーク電流が削減される。
は、ＮＭＯＳ３４がオン状態とされ、ＰＭＯＳ３０およ
びＮＭＯＳ３２は、低電源電圧下でも、しきい値電圧が
低いため、ＮＭＯＳ３４のドレインを仮想グランドとし
て高速に動作する。これに対し、スタンバイ時は、ＮＭ
ＯＳ３４がオフ状態とされ、ＰＭＯＳ３０およびＮＭＯ
Ｓ３２を介して流れるリーク電流は、スイッチトランジ
スタのＮＭＯＳ３４により遮断され、スタンバイ時のリ
ーク電流が削減される。
【００１４】上述する半導体装置２０，２８は、低消費
電力化および高速化を同時に実現することができる最新
技術を用いた半導体装置として注目されている。しかし
ながら、これらの半導体装置２０，２８には、従来の電
源電圧とは異なる低電源電圧を供給する必要があるた
め、１つのボード上に、複数種類の電源電圧を用意し、
電源電圧の異なる複数種類の半導体装置を混在させて実
装しなければならないという問題点がある。
電力化および高速化を同時に実現することができる最新
技術を用いた半導体装置として注目されている。しかし
ながら、これらの半導体装置２０，２８には、従来の電
源電圧とは異なる低電源電圧を供給する必要があるた
め、１つのボード上に、複数種類の電源電圧を用意し、
電源電圧の異なる複数種類の半導体装置を混在させて実
装しなければならないという問題点がある。
【００１５】例えば、０．６μｍ以上のプロセスで製造
された半導体装置は、５Ｖの電源電圧を使用していた
し、０．５μｍ以下のプロセスで製造される半導体装置
は、３．３Ｖの電源電圧を使用している。現在でも、１
つのボード上に、これらの５Ｖおよび３．３Ｖの電源電
圧を使用する半導体装置を混在させて実装しているが、
これ以外に、例えば２．５Ｖや１．５Ｖ、１Ｖ等の様々
な種類の電源電圧を使用するとなると、非常に使いづら
いという問題点がある。
された半導体装置は、５Ｖの電源電圧を使用していた
し、０．５μｍ以下のプロセスで製造される半導体装置
は、３．３Ｖの電源電圧を使用している。現在でも、１
つのボード上に、これらの５Ｖおよび３．３Ｖの電源電
圧を使用する半導体装置を混在させて実装しているが、
これ以外に、例えば２．５Ｖや１．５Ｖ、１Ｖ等の様々
な種類の電源電圧を使用するとなると、非常に使いづら
いという問題点がある。
【００１６】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、電源電圧を変更
する必要がなく、低消費電力化および高速化を同時に実
現することができ、かつ、非動作時のリーク電流も抑制
することができる半導体装置を提供することにある。
従来技術に基づく問題点をかえりみて、電源電圧を変更
する必要がなく、低消費電力化および高速化を同時に実
現することができ、かつ、非動作時のリーク電流も抑制
することができる半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、外部から供給された電源およびグランド
と内部回路との間にそれぞれ接続され、通常動作時に、
前記外部から供給された電源およびグランドと前記内部
回路とを電気的に接続し、スタンバイ時に、前記外部か
ら供給された電源およびグランドと前記内部回路とを電
気的に遮断するＮ型ＭＯＳトランジスタおよびＰ型ＭＯ
Ｓトランジスタを有し、前記Ｎ型ＭＯＳトランジスタお
よび前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対
値は、前記内部回路を構成するＮ型ＭＯＳトランジスタ
およびＰ型ＭＯＳトランジスタのしきい値電圧よりも大
きいことを特徴とする半導体装置を提供するものであ
る。
に、本発明は、外部から供給された電源およびグランド
と内部回路との間にそれぞれ接続され、通常動作時に、
前記外部から供給された電源およびグランドと前記内部
回路とを電気的に接続し、スタンバイ時に、前記外部か
ら供給された電源およびグランドと前記内部回路とを電
気的に遮断するＮ型ＭＯＳトランジスタおよびＰ型ＭＯ
Ｓトランジスタを有し、前記Ｎ型ＭＯＳトランジスタお
よび前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対
値は、前記内部回路を構成するＮ型ＭＯＳトランジスタ
およびＰ型ＭＯＳトランジスタのしきい値電圧よりも大
きいことを特徴とする半導体装置を提供するものであ
る。
【００１８】ここで、前記Ｎ型ＭＯＳトランジスタを、
前記外部から供給された電源と前記内部回路との間に接
続し、かつ、前記Ｐ型ＭＯＳトランジスタを、前記内部
回路と前記外部から供給されたグランドとの間に接続す
るのが好ましい。
前記外部から供給された電源と前記内部回路との間に接
続し、かつ、前記Ｐ型ＭＯＳトランジスタを、前記内部
回路と前記外部から供給されたグランドとの間に接続す
るのが好ましい。
【００１９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
【００２０】図１（ａ）および（ｂ）は、それぞれ通常
動作時およびスタンバイ時の本発明の半導体装置の一実
施例の概念図を示すものである。これらの図に示される
ように、本発明の半導体装置１０は、図示例において
は、スイッチトランジスタであるＮ型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）１２およびＰ型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）１４と、内部回路の
一例としてのＰＭＯＳ１６およびＮＭＯＳ１８とを有す
る。
動作時およびスタンバイ時の本発明の半導体装置の一実
施例の概念図を示すものである。これらの図に示される
ように、本発明の半導体装置１０は、図示例において
は、スイッチトランジスタであるＮ型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）１２およびＰ型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）１４と、内部回路の
一例としてのＰＭＯＳ１６およびＮＭＯＳ１８とを有す
る。
【００２１】ＮＭＯＳ１２およびＰＭＯＳ１４は、通常
動作時に、外部から供給された電源およびグランドと半
導体装置１０の内部回路とを電気的に接続し、これとは
逆に、スタンバイ時に、外部から供給された電源および
グランドと半導体装置１０の内部回路とを電気的に非接
続とするスイッチトランジスタであって、内部回路を構
成するトランジスタ、図示例においては、ＰＭＯＳ１６
およびＮＭＯＳ１８よりも比較的高いしきい値電圧を有
するものである。
動作時に、外部から供給された電源およびグランドと半
導体装置１０の内部回路とを電気的に接続し、これとは
逆に、スタンバイ時に、外部から供給された電源および
グランドと半導体装置１０の内部回路とを電気的に非接
続とするスイッチトランジスタであって、内部回路を構
成するトランジスタ、図示例においては、ＰＭＯＳ１６
およびＮＭＯＳ１８よりも比較的高いしきい値電圧を有
するものである。
【００２２】また、ＰＭＯＳ１６およびＮＭＯＳ１８
は、半導体装置１０の内部回路の一例として代表的にイ
ンバータを例示したもので、上述するスイッチトランジ
スタであるＮＭＯＳ１２およびＰＭＯＳ１４よりも比較
的低いしきい値を有するものである。ここでは、図１
（ｃ）に示されるように、スイッチトランジスタのＮＭ
ＯＳ１２およびＰＭＯＳ１４、ならびに、内部回路のＰ
ＭＯＳ１６およびＮＭＯＳ１８のしきい値電圧を、それ
ぞれ約０．７Ｖおよび約−０．７Ｖ、ならびに、約−
０．１Ｖおよび約０．１Ｖとする。
は、半導体装置１０の内部回路の一例として代表的にイ
ンバータを例示したもので、上述するスイッチトランジ
スタであるＮＭＯＳ１２およびＰＭＯＳ１４よりも比較
的低いしきい値を有するものである。ここでは、図１
（ｃ）に示されるように、スイッチトランジスタのＮＭ
ＯＳ１２およびＰＭＯＳ１４、ならびに、内部回路のＰ
ＭＯＳ１６およびＮＭＯＳ１８のしきい値電圧を、それ
ぞれ約０．７Ｖおよび約−０．７Ｖ、ならびに、約−
０．１Ｖおよび約０．１Ｖとする。
【００２３】なお、スイッチトランジスタのＮＭＯＳ１
２およびＰＭＯＳ１４のしきい値電圧は、ＮＭＯＳ１２
およびＰＭＯＳ１４を完全にオフ状態とすることがで
き、内部回路のＰＭＯＳ１６およびＮＭＯＳ１８による
スタンバイ時のリーク電流を低減することができる範囲
であればよい。また、内部回路のＰＭＯＳ１６およびＮ
ＭＯＳ１８のしきい値電圧は、特に限定されず、論理動
作ができる範囲以内で、できる限り低い方が好ましい。
２およびＰＭＯＳ１４のしきい値電圧は、ＮＭＯＳ１２
およびＰＭＯＳ１４を完全にオフ状態とすることがで
き、内部回路のＰＭＯＳ１６およびＮＭＯＳ１８による
スタンバイ時のリーク電流を低減することができる範囲
であればよい。また、内部回路のＰＭＯＳ１６およびＮ
ＭＯＳ１８のしきい値電圧は、特に限定されず、論理動
作ができる範囲以内で、できる限り低い方が好ましい。
【００２４】ここで、ＮＭＯＳ１２およびＰＭＯＳ１４
のドレインは、それぞれ外部から供給された電源および
グランドに接続され、そのソースは、それぞれ内部電源
および内部グランドとして内部回路、図示例において
は、ＰＭＯＳ１６およびＮＭＯＳ１８のソースに供給さ
れている。また、ＰＭＯＳ１６およびＮＭＯＳ１８のゲ
ートは短絡されてインバータの入力とされ、そのドレイ
ンも短絡されてインバータの出力とされている。
のドレインは、それぞれ外部から供給された電源および
グランドに接続され、そのソースは、それぞれ内部電源
および内部グランドとして内部回路、図示例において
は、ＰＭＯＳ１６およびＮＭＯＳ１８のソースに供給さ
れている。また、ＰＭＯＳ１６およびＮＭＯＳ１８のゲ
ートは短絡されてインバータの入力とされ、そのドレイ
ンも短絡されてインバータの出力とされている。
【００２５】本発明の半導体装置１０には、従来と同じ
電源電圧、例えば、現在、主に使用されている５Ｖまた
は３．３Ｖの電源電圧が供給される。これは、必ずしも
５Ｖまたは３．３Ｖの電源電圧を使用するということで
はなく、従来の５Ｖまたは３．３Ｖの電源電圧を使用す
る半導体装置と比べて、電源電圧を低下させないという
ことであって、例えばボード上で同時に使用される周囲
の半導体装置と同じ共通の電源電圧が供給される。
電源電圧、例えば、現在、主に使用されている５Ｖまた
は３．３Ｖの電源電圧が供給される。これは、必ずしも
５Ｖまたは３．３Ｖの電源電圧を使用するということで
はなく、従来の５Ｖまたは３．３Ｖの電源電圧を使用す
る半導体装置と比べて、電源電圧を低下させないという
ことであって、例えばボード上で同時に使用される周囲
の半導体装置と同じ共通の電源電圧が供給される。
【００２６】これにより、本発明の半導体装置１０にお
いては、電源電圧を変更する必要がなく、本発明の半導
体装置１０のためだけに、特別な電源電圧を用意する手
間が省けるという利点がある。
いては、電源電圧を変更する必要がなく、本発明の半導
体装置１０のためだけに、特別な電源電圧を用意する手
間が省けるという利点がある。
【００２７】また、スイッチトランジスタのＮＭＯＳ１
２およびＰＭＯＳ１４は、通常動作時にオン状態とさ
れ、スタンバイ時にオフ状態とされる。すなわち、ＮＭ
ＯＳ１２およびＰＭＯＳ１４のゲートは、図１（ａ）に
示されるように、通常動作時には、それぞれ外部から供
給された電源およびグランドの電位とされ、これとは逆
に、図１（ｂ）に示されるように、スタンバイ時には、
それぞれ外部から供給されたグランドおよび電源の電位
とされる。
２およびＰＭＯＳ１４は、通常動作時にオン状態とさ
れ、スタンバイ時にオフ状態とされる。すなわち、ＮＭ
ＯＳ１２およびＰＭＯＳ１４のゲートは、図１（ａ）に
示されるように、通常動作時には、それぞれ外部から供
給された電源およびグランドの電位とされ、これとは逆
に、図１（ｂ）に示されるように、スタンバイ時には、
それぞれ外部から供給されたグランドおよび電源の電位
とされる。
【００２８】なお、スイッチトランジスタであるＮＭＯ
Ｓ１２およびＰＭＯＳ１４のオン状態およびオフ状態を
制御する信号、すなわち、半導体装置１０の通常動作時
およびスタンバイ時を切り替える信号は、例えば半導体
装置１０の外部から供給されるようにしてもよいし、あ
るいは、半導体装置１０の内部に、半導体装置１０の動
作状態を検出する回路を設け、この検出回路により発生
される検出信号を用いて切り替えるようにしてもよい。
Ｓ１２およびＰＭＯＳ１４のオン状態およびオフ状態を
制御する信号、すなわち、半導体装置１０の通常動作時
およびスタンバイ時を切り替える信号は、例えば半導体
装置１０の外部から供給されるようにしてもよいし、あ
るいは、半導体装置１０の内部に、半導体装置１０の動
作状態を検出する回路を設け、この検出回路により発生
される検出信号を用いて切り替えるようにしてもよい。
【００２９】また、図示例の半導体装置１０において
は、内部回路の一例としてのインバータを構成するＰＭ
ＯＳ１６およびＮＭＯＳ１８だけを示しているが、スイ
ッチトランジスタを構成するＰＭＯＳ１２およびＮＭＯ
Ｓ１４は、必要な電流量を供給することができるトラン
ジスタサイズを有していればよく、例えば内部回路を構
成する個々の基本ゲートやマクロセル毎に設けてもよい
し、あるいは、複数の基本ゲートやマクロセルに対して
共通に設けてもよい。
は、内部回路の一例としてのインバータを構成するＰＭ
ＯＳ１６およびＮＭＯＳ１８だけを示しているが、スイ
ッチトランジスタを構成するＰＭＯＳ１２およびＮＭＯ
Ｓ１４は、必要な電流量を供給することができるトラン
ジスタサイズを有していればよく、例えば内部回路を構
成する個々の基本ゲートやマクロセル毎に設けてもよい
し、あるいは、複数の基本ゲートやマクロセルに対して
共通に設けてもよい。
【００３０】本発明の半導体装置１０は、基本的に、こ
のような構成を有する。次に、本発明の半導体装置１０
の動作について説明する。
のような構成を有する。次に、本発明の半導体装置１０
の動作について説明する。
【００３１】図２（ａ）および（ｂ）は、それぞれ通常
動作時の本発明の半導体装置の一実施例の概念図、およ
び、その一実施例の動作タイミングチャートである。図
２（ａ）の半導体装置１０は、図１（ａ）に示される通
常動作時の半導体装置１０の論理シミュレーション用の
等価回路を示したもので、内部回路のインバータには入
力信号ＶINが入力され、インバータからは出力信号Ｖ
OUT が出力され、この出力には、負荷容量ｃが付加され
ている。
動作時の本発明の半導体装置の一実施例の概念図、およ
び、その一実施例の動作タイミングチャートである。図
２（ａ）の半導体装置１０は、図１（ａ）に示される通
常動作時の半導体装置１０の論理シミュレーション用の
等価回路を示したもので、内部回路のインバータには入
力信号ＶINが入力され、インバータからは出力信号Ｖ
OUT が出力され、この出力には、負荷容量ｃが付加され
ている。
【００３２】まず、本発明の半導体装置１０において、
通常動作時には、スイッチトランジスタであるＰＭＯＳ
１２およびＮＭＯＳ１４がオン状態とされ、これらのＰ
ＭＯＳ１２およびＮＭＯＳ１４を介して、外部から供給
された電源およびグランドと、それぞれ内部回路のＰＭ
ＯＳ１６およびＮＭＯＳ１８のソースとが電気的に接続
される。これにより、内部回路のインバータは、その入
力信号ＶINの変化に応じて出力信号ＶOUT が変化する。
通常動作時には、スイッチトランジスタであるＰＭＯＳ
１２およびＮＭＯＳ１４がオン状態とされ、これらのＰ
ＭＯＳ１２およびＮＭＯＳ１４を介して、外部から供給
された電源およびグランドと、それぞれ内部回路のＰＭ
ＯＳ１６およびＮＭＯＳ１８のソースとが電気的に接続
される。これにより、内部回路のインバータは、その入
力信号ＶINの変化に応じて出力信号ＶOUT が変化する。
【００３３】このとき、内部回路に供給される内部電源
電圧ＶA は、 内部電源電圧ＶA ＝ＶDD−ＶTN−ＶrN ここで、ＶDDは、外部から供給された電源電圧 ＶTNは、ＮＭＯＳ１２のしきい値電圧 ＶrNは、ＮＭＯＳ１２の基板バイアス効果による降下電
圧 である。
電圧ＶA は、 内部電源電圧ＶA ＝ＶDD−ＶTN−ＶrN ここで、ＶDDは、外部から供給された電源電圧 ＶTNは、ＮＭＯＳ１２のしきい値電圧 ＶrNは、ＮＭＯＳ１２の基板バイアス効果による降下電
圧 である。
【００３４】同様に、内部回路に供給される内部グラン
ド電圧ＶB は、 内部グランド電圧ＶB ＝ＧＮＤ−ＶTP−ＶrP ここで、ＧＮＤは、外部から供給されたグランド電圧 ＶTPは、ＰＭＯＳ１４のしきい値電圧 ＶrPは、ＰＭＯＳ１４の基板バイアス効果による上昇電
圧 である。
ド電圧ＶB は、 内部グランド電圧ＶB ＝ＧＮＤ−ＶTP−ＶrP ここで、ＧＮＤは、外部から供給されたグランド電圧 ＶTPは、ＰＭＯＳ１４のしきい値電圧 ＶrPは、ＰＭＯＳ１４の基板バイアス効果による上昇電
圧 である。
【００３５】従って、本発明の半導体装置１０において
は、外部から供給された電源電圧Ｖ DDおよびグランド電
圧ＧＮＤに基づいて、スイッチトランジスタのＮＭＯＳ
１２およびＰＭＯＳ１４のしきい値電圧ＶTN，ＶTPおよ
び基板バイアス効果による電圧ＶrN，ＶrPに応じて、内
部電源電圧ＶA および内部グランド電圧ＶB が発生さ
れ、内部回路のインバータは、図２（ｂ）のタイミング
チャートに示されるように、この内部電源電圧ＶA 〜内
部グランド電圧ＶB の振幅範囲内で動作する。
は、外部から供給された電源電圧Ｖ DDおよびグランド電
圧ＧＮＤに基づいて、スイッチトランジスタのＮＭＯＳ
１２およびＰＭＯＳ１４のしきい値電圧ＶTN，ＶTPおよ
び基板バイアス効果による電圧ＶrN，ＶrPに応じて、内
部電源電圧ＶA および内部グランド電圧ＶB が発生さ
れ、内部回路のインバータは、図２（ｂ）のタイミング
チャートに示されるように、この内部電源電圧ＶA 〜内
部グランド電圧ＶB の振幅範囲内で動作する。
【００３６】ここで、本発明の半導体装置１０におい
て、内部回路の消費電力Ｐは、例えばＣＭＯＳ半導体装
置の場合、下記算出式により算出される。 消費電力Ｐ＝ｆｃ（ＶA −ＶB ）2 ここで、ｆは、動作周波数 ｃは、負荷容量 ＶA およびＶB は、それぞれ内部電源電圧および内部グ
ランド電圧
て、内部回路の消費電力Ｐは、例えばＣＭＯＳ半導体装
置の場合、下記算出式により算出される。 消費電力Ｐ＝ｆｃ（ＶA −ＶB ）2 ここで、ｆは、動作周波数 ｃは、負荷容量 ＶA およびＶB は、それぞれ内部電源電圧および内部グ
ランド電圧
【００３７】例えば、ここでは、スイッチトランジスタ
のＮＭＯＳ１２およびＰＭＯＳ１４のしきい値電圧
ＶTN，ＶTPを、それぞれ０．７Ｖおよび−０．７Ｖと
し、その基板バイアス効果による降下電圧ＶrNおよび上
昇電圧ＶrPを、それぞれ０．５Ｖおよび−０．５Ｖとす
ると、内部回路の消費電力Ｐは以下のようになる。 消費電力Ｐ＝ｆｃ｛（ＶDD−ＶTN−ＶrN）−（ＧＮＤ−ＶTP−ＶrN）｝2 ＝ｆｃ×０．９2
のＮＭＯＳ１２およびＰＭＯＳ１４のしきい値電圧
ＶTN，ＶTPを、それぞれ０．７Ｖおよび−０．７Ｖと
し、その基板バイアス効果による降下電圧ＶrNおよび上
昇電圧ＶrPを、それぞれ０．５Ｖおよび−０．５Ｖとす
ると、内部回路の消費電力Ｐは以下のようになる。 消費電力Ｐ＝ｆｃ｛（ＶDD−ＶTN−ＶrN）−（ＧＮＤ−ＶTP−ＶrN）｝2 ＝ｆｃ×０．９2
【００３８】また、実際には、スイッチトランジスタの
ＮＭＯＳ１２およびＰＭＯＳ１４による消費電力が、上
述する内部回路の消費電力Ｐに加わり、電流Ｉ＝ｆｃＶ
＝ｆｃ（ＶA −ＶB ）とすれば、総消費電力ＰR （Ｐ＝
ＩＶ）は、 総消費電力ＰR ＝ｆｃ（ＶA −ＶB ）2 ＋ｆｃ（ＶA −
ＶB ）｛（ＶDD−ＶA ）＋（ＶB −ＧＮＤ）｝ となる。
ＮＭＯＳ１２およびＰＭＯＳ１４による消費電力が、上
述する内部回路の消費電力Ｐに加わり、電流Ｉ＝ｆｃＶ
＝ｆｃ（ＶA −ＶB ）とすれば、総消費電力ＰR （Ｐ＝
ＩＶ）は、 総消費電力ＰR ＝ｆｃ（ＶA −ＶB ）2 ＋ｆｃ（ＶA −
ＶB ）｛（ＶDD−ＶA ）＋（ＶB −ＧＮＤ）｝ となる。
【００３９】同様に、例えば外部から供給された電源電
圧ＶDDおよびグランド電圧ＧＮＤをそれぞれ３．３Ｖお
よび０Ｖとすると、総消費電力ＰR は以下のようにな
る。 総消費電力ＰR ＝ｆｃ×０．９2 ＋ｆｃ（ＶA −ＶB ）｛（ＶDD−ＶA ） ＋（ＶB −ＧＮＤ）｝＝ｆｃ×０．９2 ＋ｆｃ（２．１−１．２）｛（３．３− ２．１）＋（１．２−０）｝ ＝ｆｃ×２．９７
圧ＶDDおよびグランド電圧ＧＮＤをそれぞれ３．３Ｖお
よび０Ｖとすると、総消費電力ＰR は以下のようにな
る。 総消費電力ＰR ＝ｆｃ×０．９2 ＋ｆｃ（ＶA −ＶB ）｛（ＶDD−ＶA ） ＋（ＶB −ＧＮＤ）｝＝ｆｃ×０．９2 ＋ｆｃ（２．１−１．２）｛（３．３− ２．１）＋（１．２−０）｝ ＝ｆｃ×２．９７
【００４０】従って、本発明の半導体装置１０の内部回
路の消費電力は、例えば３．３Ｖの同じ電源電圧を使用
する従来の半導体装置と比べて以下のようになる。 ０．９2 ／３．３2 ＜１／１０ また、本発明の半導体装置１０の総消費電力は、同様に
以下のようになる。 ２．９７／３．３2 ＜１／３．６７ すなわち、本発明の半導体装置１０によれば、電源電圧
を変更しなくても、同じ３．３Ｖの電源電圧を使用する
従来の半導体装置と比べて、内部回路の消費電力を１０
分の１以下に削減することができ、総消費電力を３．６
７分の１以下に削減することができる。
路の消費電力は、例えば３．３Ｖの同じ電源電圧を使用
する従来の半導体装置と比べて以下のようになる。 ０．９2 ／３．３2 ＜１／１０ また、本発明の半導体装置１０の総消費電力は、同様に
以下のようになる。 ２．９７／３．３2 ＜１／３．６７ すなわち、本発明の半導体装置１０によれば、電源電圧
を変更しなくても、同じ３．３Ｖの電源電圧を使用する
従来の半導体装置と比べて、内部回路の消費電力を１０
分の１以下に削減することができ、総消費電力を３．６
７分の１以下に削減することができる。
【００４１】このように、本発明の半導体装置１０にお
いては、外部から供給される電源電圧ＶDDおよびグラン
ド電圧ＧＮＤを変更することなく、スイッチトランジス
タのＮＭＯＳ１２およびＰＭＯＳ１４により、内部電源
電圧ＶA および内部グランド電圧ＶB を発生させ、内部
回路を内部電源電圧ＶA 〜内部グランド電圧ＶB の振幅
範囲内で動作させているため、消費電力の低減に２乗で
効果があり、効果的に半導体装置１０の低消費電力化を
図ることができる。
いては、外部から供給される電源電圧ＶDDおよびグラン
ド電圧ＧＮＤを変更することなく、スイッチトランジス
タのＮＭＯＳ１２およびＰＭＯＳ１４により、内部電源
電圧ＶA および内部グランド電圧ＶB を発生させ、内部
回路を内部電源電圧ＶA 〜内部グランド電圧ＶB の振幅
範囲内で動作させているため、消費電力の低減に２乗で
効果があり、効果的に半導体装置１０の低消費電力化を
図ることができる。
【００４２】また、本発明の半導体装置１０において、
内部回路のＰＭＯＳ１６およびＮＭＯＳ１８のしきい値
電圧は、スイッチトランジスタであるＮＭＯＳ１２およ
びＰＭＯＳ１４よりも比較的低くされているため、例え
ば内部回路のＰＭＯＳ１６およびＮＭＯＳ１８のしきい
値電圧は、それぞれ−０．１Ｖおよび０．１Ｖとされて
いるため、内部電源電圧ＶA 〜内部グランド電圧ＶB の
振幅範囲が０．９Ｖしかなくても充分高速に動作するこ
とができる。
内部回路のＰＭＯＳ１６およびＮＭＯＳ１８のしきい値
電圧は、スイッチトランジスタであるＮＭＯＳ１２およ
びＰＭＯＳ１４よりも比較的低くされているため、例え
ば内部回路のＰＭＯＳ１６およびＮＭＯＳ１８のしきい
値電圧は、それぞれ−０．１Ｖおよび０．１Ｖとされて
いるため、内部電源電圧ＶA 〜内部グランド電圧ＶB の
振幅範囲が０．９Ｖしかなくても充分高速に動作するこ
とができる。
【００４３】これとは逆に、図１（ｂ）に示されるよう
に、本発明の半導体装置１０のスタンバイ時には、スイ
ッチトランジスタであるＰＭＯＳ１２およびＮＭＯＳ１
４がオフ状態とされ、これらのＰＭＯＳ１２およびＮＭ
ＯＳ１４により、外部から供給された電源およびグラン
ドと、それぞれ内部回路のＰＭＯＳ１６およびＮＭＯＳ
１８のソースとは電気的に遮断される。これにより、ス
タンバイ時のリーク電流を削減することができる。
に、本発明の半導体装置１０のスタンバイ時には、スイ
ッチトランジスタであるＰＭＯＳ１２およびＮＭＯＳ１
４がオフ状態とされ、これらのＰＭＯＳ１２およびＮＭ
ＯＳ１４により、外部から供給された電源およびグラン
ドと、それぞれ内部回路のＰＭＯＳ１６およびＮＭＯＳ
１８のソースとは電気的に遮断される。これにより、ス
タンバイ時のリーク電流を削減することができる。
【００４４】以上、本発明の半導体装置について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【００４５】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、外部から供給された電源およびグランドと内
部回路との間にそれぞれ接続された、しきい値電圧の絶
対値が、内部回路を構成するＮＭＯＳおよびＰＭＯＳの
しきい値電圧よりも大きいスイッチトランジスタのＮＭ
ＯＳおよびＰＭＯＳにより、通常動作時には、外部から
供給された電源およびグランドと内部回路とを電気的に
接続し、スタンバイ時には、外部から供給された電源お
よびグランドと内部回路とを電気的に遮断するようにし
たものである。すなわち、本発明の半導体装置は、従来
の半導体装置と同じ電源電圧を使用し、スイッチトラン
ジスタにより、内部電源電圧および内部グランド電圧を
発生し、内部回路は、この内部電源電圧〜内部グランド
電圧の振幅範囲内で動作する。このため、本発明の半導
体装置によれば、別途、専用の電源電圧を用意する必要
がないし、同じ電源電圧を使用する従来の半導体装置と
比べても、大幅に消費電力を削減することができる。ま
た、本発明の半導体装置によれば、内部回路のＰＭＯＳ
およびＮＭＯＳのしきい値電圧を低くすることにより、
内部回路を高速動作させることができるし、スイッチト
ランジスタのＮＭＯＳおよびＰＭＯＳのしきい値電圧を
高くしたため、スタンバイ時のリーク電流を大幅に削減
することができる。
体装置は、外部から供給された電源およびグランドと内
部回路との間にそれぞれ接続された、しきい値電圧の絶
対値が、内部回路を構成するＮＭＯＳおよびＰＭＯＳの
しきい値電圧よりも大きいスイッチトランジスタのＮＭ
ＯＳおよびＰＭＯＳにより、通常動作時には、外部から
供給された電源およびグランドと内部回路とを電気的に
接続し、スタンバイ時には、外部から供給された電源お
よびグランドと内部回路とを電気的に遮断するようにし
たものである。すなわち、本発明の半導体装置は、従来
の半導体装置と同じ電源電圧を使用し、スイッチトラン
ジスタにより、内部電源電圧および内部グランド電圧を
発生し、内部回路は、この内部電源電圧〜内部グランド
電圧の振幅範囲内で動作する。このため、本発明の半導
体装置によれば、別途、専用の電源電圧を用意する必要
がないし、同じ電源電圧を使用する従来の半導体装置と
比べても、大幅に消費電力を削減することができる。ま
た、本発明の半導体装置によれば、内部回路のＰＭＯＳ
およびＮＭＯＳのしきい値電圧を低くすることにより、
内部回路を高速動作させることができるし、スイッチト
ランジスタのＮＭＯＳおよびＰＭＯＳのしきい値電圧を
高くしたため、スタンバイ時のリーク電流を大幅に削減
することができる。
【図１】 （ａ）および（ｂ）は、それぞれ動作時およ
び非動作時の本発明の半導体装置の一実施例の構成回路
図、（ｃ）は、本発明の半導体装置で用いられるトラン
ジスタのしきい値を示す一実施例の説明図である。
び非動作時の本発明の半導体装置の一実施例の構成回路
図、（ｃ）は、本発明の半導体装置で用いられるトラン
ジスタのしきい値を示す一実施例の説明図である。
【図２】 （ａ）および（ｂ）は、それぞれ動作時の本
発明の半導体装置の一実施例の概念図、および、その一
実施例の動作タイミングチャートである。
発明の半導体装置の一実施例の概念図、および、その一
実施例の動作タイミングチャートである。
【図３】 従来の半導体装置の一例の概念図である。
【図４】 従来の半導体装置の別の例の概念図である。
１０，２０，２８ 半導体装置 １２，１８，２４，３２，３４ Ｎ型ＭＯＳトランジス
タ（ＮＭＯＳ） １４，１６，２２，３０ Ｐ型ＭＯＳトランジスタ（Ｐ
ＭＯＳ） ２６ ＶＴ回路
タ（ＮＭＯＳ） １４，１６，２２，３０ Ｐ型ＭＯＳトランジスタ（Ｐ
ＭＯＳ） ２６ ＶＴ回路
Claims (2)
- 【請求項１】外部から供給された電源およびグランドと
内部回路との間にそれぞれ接続され、通常動作時に、前
記外部から供給された電源およびグランドと前記内部回
路とを電気的に接続し、スタンバイ時に、前記外部から
供給された電源およびグランドと前記内部回路とを電気
的に遮断するＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳ
トランジスタを有し、 前記Ｎ型ＭＯＳトランジスタおよび前記Ｐ型ＭＯＳトラ
ンジスタのしきい値電圧の絶対値は、前記内部回路を構
成するＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトラン
ジスタのしきい値電圧よりも大きいことを特徴とする半
導体装置。 - 【請求項２】前記Ｎ型ＭＯＳトランジスタを、前記外部
から供給された電源と前記内部回路との間に接続し、か
つ、前記Ｐ型ＭＯＳトランジスタを、前記内部回路と前
記外部から供給されたグランドとの間に接続する請求項
１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004402A JPH10201093A (ja) | 1997-01-14 | 1997-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004402A JPH10201093A (ja) | 1997-01-14 | 1997-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10201093A true JPH10201093A (ja) | 1998-07-31 |
Family
ID=11583353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9004402A Pending JPH10201093A (ja) | 1997-01-14 | 1997-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10201093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900478B2 (en) | 2001-11-22 | 2005-05-31 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
-
1997
- 1997-01-14 JP JP9004402A patent/JPH10201093A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900478B2 (en) | 2001-11-22 | 2005-05-31 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
| US7443224B2 (en) | 2001-11-22 | 2008-10-28 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051220 |