JPH10206894A

JPH10206894A - 非発光型ディスプレーを有する電子装置

Info

Publication number: JPH10206894A
Application number: JP2596297A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1997-01-24
Filing date: 1997-01-24
Publication date: 1998-08-07
Anticipated expiration: 2017-01-24
Also published as: JP4123537B2

Abstract

(57)【要約】【課題】薄膜トランジスタ（ＴＦＴ）を用い、演算回
路等の他の回路をも集積して形成されたアクティブマト
リクス型の非発光型ディスプレーにおいて、表示部分以
外の面積を低減するのに有効な新規な構造を提供する。【解決手段】アクティブマトリクス領域の設けられた
基板（マトリクス基板）に対向して設けられ、対向電極
を有する基板（対向基板）において、演算回路等を対向
基板に設け、かつ、マトリクス基板と対向基板との間を
バンプ等により電気的に接続する。ただし、対向側基板
に設けられたＴＦＴ回路はマトリクス基板のドライバー
回路と極力重なるように設計する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本明細書で開示する発明は、
基板上に薄膜トランジスタ（以下、ＴＦＴという）を用
いてアクティブマトリクス回路を構成した液晶ディスプ
レー等の非発光型ディスプレーを有する電子装置に関す
る。特に本発明におけるアクティブマトリクス回路は、
同じく同一基板上に形成されたＴＦＴを用いた駆動回路
（周辺回路）によって制御されることを特徴とする電子
装置に関する。

【０００２】

【従来の技術】近年、液晶ディスプレーが薄型・軽量で
あることを利用して、携帯型の各種電子装置（例えば、
パーソナルコンピュータ、ワードプロセッサー、電子手
帳）のディスプレーとして用いられるようになった。液
晶ディスプレーの中でも、ＴＦＴを用いて、画素を１つ
１つ制御する、いわゆるアクティブマトリクス型の液晶
ディスプレーは表示特性に優れ、より多くの電子装置に
用いられつつある。

【０００３】アクティブマトリクス型の液晶ディスプレ
ーにはいくつか種類がある。第１のものは、ＴＦＴでア
クティブマトリクス回路のみを形成し、それを駆動する
ための回路を外付けの単結晶半導体集積回路チップによ
って構成する形式のものである。この場合には、ガラス
基板の周囲に半導体チップや半導体パッケージをＴＡＢ
法等の手段で接続する必要があり、装置は比較的大きく
なった。また、アクティブマトリクス回路から延びてい
る配線は、開口率を向上させるために細くなり、また、
その配線の総数は１０００本を越えるため、それらの接
続において、技術的な問題があった。

【０００４】また、この接続部分にかなりの面積が必要
とされ、ガラス基板上の配線と外付けのチップの配線や
ＴＡＢ法の場合のテープとの熱膨張率のずれにより、合
わせ精度がせいぜい６０μｍであり、画素ピッチがそれ
以下の高精細ディスプレーには適用できなかった。そし
て、このことが装置の小型化の障害となった。この種の
ものでは、ＴＦＴとして、それほど高い特性が得られな
い代わりに、低温でも作製できる非晶質シリコンを用い
たＴＦＴが使用されている。

【０００５】第２のものは、アクティブマトリクス回路
ばかりでなく、その駆動のためのゲイト線ドライバ回
路、ソース線ドライバー回路等の回路までも同一基板上
に形成されたＴＦＴを用いた薄膜集積回路によって構成
するもの（以下、モノリシック型アクティブマトリクス
ディスプレーという）である。ゲイト線およびソース線
ドライバー回路は、シフトレジスタやバッファ、あるい
はデコーダー等の回路を有する。

【０００６】この種のものでは、上述のような外付けの
半導体チップを用いないので、装置は比較的小さくなっ
た。また、多数の配線を接続する必要もないので、その
面でも装置の小型化に有利であった。この種のものは、
駆動回路（ドライバー回路）に、より特性の優れた結晶
性シリコンのＴＦＴが用いられる必要があった。このよ
うに装置の小型化を推進するには第２の方法（モノリシ
ック型アクティブマトリクスディスプレー）が有利であ
った。

【０００７】しかしながら、需要の拡がりとともに、さ
らなる小型化、軽量化、薄型化が要求されるようになっ
た。パーソナルコンピュータを例にとれば、ディスプレ
ー以外にも、中央演算処理回路（ＣＰＵ）、メインメモ
リー、画像信号処理装置、画像メモリー等のさまざまな
半導体チップが、液晶ディスプレー以外の主基板（メイ
ンボード）上に形成され、液晶ディスプレーとメインボ
ードという少なくとも２枚の基板が必要である。

【０００８】また、より機能の低い電子装置において
も、装置全体の小型化は有効である。例えば、近年、カ
ーナビゲーション・システムや電子手帳においては、デ
ィスプレー以外に通信装置や記憶装置は必要不可欠であ
り、そのため、従来はディスプレーと本体の２つの部分
からなっていた。より装置を小型、薄型、軽量のものと
するには、ディスプレーと本体を一体とすることが必要
である。

【０００９】すなわち、１枚の基板上に様々な半導体回
路を搭載した装置である。このような要求に応えるため
に、いくつかの技術が提案されている。例えば、特開平
７−２０９６７２には、図３にそのブロック図を示すよ
うに、モノリシック型アクティブマトリクスディスプレ
ーの基板５上に、ＣＰＵや各種メモリー等の半導体チッ
プをワイヤボンディング法やＦＣＯＧ（フリップ・チッ
プ・オン・グラス）法によって取付ける技術が開示され
ている。

【００１０】ここで、基板上のゲイト線およびソース線
ドライバー回路と、アクティブマトリクス回路４（各画
素は、スイッチングトランジスタ１、画素電極２、補助
容量３を有する）がＴＦＴによって形成される。場合に
よっては、信号処理回路（一般のビデオ信号をディスプ
レーで用いる信号に変換する回路）もＴＦＴで構成して
もよい。一方、ＣＰＵ、メモリー、補正メモリー、入力
ポートは半導体チップで構成される。（図３）

【００１１】入力ポートとは、外部から入力された信号
を読み取り、画像用信号に変換する回路である。補正メ
モリーは、アクティブマトリクスパネルの特性に合わせ
て入力信号等を補正するためのパネルに固有のメモリー
のことである。特に、この補正メモリーは、各画素固有
の情報を不揮発性メモリーとして有し、個別に補正する
ためのものである。すなわち、電気光学装置の画素に点
欠陥のある場合には、その点の周囲の画素にそれに合わ
せて補正した信号を送り、点欠陥をカバーし、欠陥を目
立たなくする。

【００１２】または、画素が周囲の画素に比べて暗い場
合には、その画素により大きな信号を送って、周囲の画
素と同じ明るさとなるようにするものである。画素の欠
陥情報はパネルごとに異なるので、補正メモリーに蓄積
されている情報はパネルごとに異なる。ＣＰＵとメモリ
ーは通常のコンピュータのものとその機能は同様で、特
にメモリーは各画素に対応した画像メモリーをＲＡＭと
して持っている。この他にも必要に応じて、様々なチッ
プを取り付けてもよい。

【００１３】ワイヤボンディング法を採用する場合は、
図４に示される断面形状となる。すなわち、回路２１が
形成されたガラス基板２０上にチップ２２が端子部を上
向きにしてマウントされ、回路の端子電極２１とチップ
の端子部２３とを金属のボンディングワイヤ２４によっ
て接続する。そして、この部分を樹脂２５によって封止
することによって、外的衝撃から接続部を守る。端子接
触性・密着性を安定に保つために、端子２１の表面はア
ルミニウム等の金属であることが好ましい。

【００１４】ワイヤボンディング法の場合には、このよ
うに端子接続部で樹脂が大きく盛り上がるため、厚くな
るという欠点がある。一方、ＦＣＯＧ法は図６に示され
るように、回路４１が形成されたガラス基板４０上にチ
ップ４２が端子部を下向きにしてマウントされ、回路の
端子電極４１とチップの端子部４３とをバンプ（導電性
突起物）４４（図６（Ａ））あるいは金属粒子４６（図
６（Ｂ））によって接続する。そして、この部分を樹脂
４５によって封止することによって、基板４０上にチッ
プを固定する。

【００１５】ＦＣＯＧ法の場合には端子接続部の厚さは
実質的にチップの厚さであるので、薄型化が可能であ
る。また、ＦＣＯＧ法では、ガラス基板側の端子はアル
ミニウム以外の材料を採用することも可能で、例えば、
透明導電性酸化物被膜（ＩＴＯ等）も採用することがで
きる。一般に、ガラス基板上に液晶ディスプレー用のア
クティブマトリクス回路を形成する場合には、最上層の
配線は透明導電性被膜を用いて構成されることが多いの
で、ＦＣＯＧ法はこの点で特に好ましい。

【００１６】ＦＣＯＧ法によって作製される装置の外観
は図５に示すようになる。基板３０に対向して基板２９
が設けられ、その間には液晶が挟持されている。また、
基板３０には、アクティブマトリクス回路３１と、それ
を駆動するための周辺駆動回路３２、３３、３４がＴＦ
Ｔを用いて構成されている。そして、これらの回路の形
成された面に、メインメモリーチップ３６、ＭＰＵ（マ
イクロ演算回路）３７、補正メモリー３８を接着し、各
チップを基板３０上の回路と接続した。

【００１７】基板３０上には、図５の３９（図６の４１
に相当）に示すようなＩＴＯ（インディウム錫酸化物）
の配線端子部（配線接続パッド）が、固定部分３５に形
成される。これに対し、図１０に示すように、アクティ
ブマトリクス基板上にＣＰＵや各種メモリーをもＴＦＴ
によって、周辺回路やマトリクス回路と同時に形成する
方法（以下、完全モノリシック型ディスプレー、とい
う）も提案されている（特開平７−１３５３２７、図１
０）

【００１８】

【発明が解決しようとする課題】これらの従来の技術に
関しては、以下のような問題がある。まず、ガラス基板
上にチップを付ける技術（上記のようなワイヤボンディ
ング法やＦＣＯＧ法を総称して、ＣＯＧ（チップ・オン
・グラス）法と称する）では、チップの実装コストが大
きい上、チップの厚さが無視できないという問題があ
る。

【００１９】また、完全モノリシック型ディスプレーに
関しても、ＣＰＵに必要とされるトランジスタの特性
は、アクティブマトリクス回路のスイッチングトランジ
スタに要求される特性とは比較にならないほど高いもの
であり、また、素子のデザインルールも異なるので、同
一基板上に同時に形成することは容易でない。また、別
に半導体回路を形成するために、表示部分以外の面積が
増加する。本発明は、上記のような問題点に鑑みてなさ
れたものであり、新たな構造の非発光型ディスプレーを
有する電子装置を提案するものである。

【００２０】

【課題を解決するための手段】本発明は、従来の方法で
は顧みられることのなかった対向基板（対向電極を有す
る基板、図５の基板２９に相当）に着目することによ
り、上記の問題を解決する。従来の対向基板には対向電
極のみが設けられていた。これに対し、本発明において
は、ＴＦＴを用いた半導体集積回路をも対向基板に設
け、かつ、この半導体集積回路は、アクティブマトリク
ス回路の設けられた基板（ＴＦＴ側基板、もしくはマト
リクス基板という）のゲイト線ドライバー回路やソース
線ドライバー回路（周辺回路領域）と可能な限り重なる
ように設けるものである。

【００２１】対向基板に形成される半導体集積回路は、
その面積の少なくとも７０％がマトリクス基板の周辺回
路領域と重なるように設計する。これは、半導体集積回
路を２段に重ねたこととと同じであり、表示部分以外の
面積を極力低減する上で効果がある。

【００２２】例えば、図１に示すように、対向基板６に
ＣＰＵやメモリー等の回路を形成する。一方、マトリク
ス基板５には、アクティブマトリクス回路とゲイト線お
よびソース線ドライバー回路を設け、必要に応じて、そ
の他の回路（例えば、信号処理回路）も設ける。しか
し、表示部分以外の面積を低減するという目的のために
は、アクティブマトリクス回路とゲイト線およびソース
線ドライバー回路のみを設けると効果が大きい。図１の
電子装置の回路は、図３もしくは図１０に示されるもの
と実質的に同じである。（図１）

【００２３】上記の基板間の接続には、従来のように、
各基板に設けられた端子を配線によって接続する方法で
もよい。しかし、図２に示すように、基板間を導電性の
突起様端子（インターコネクション、バンプ））７によ
って接続してもよい。図２は、本発明の１つを示す液晶
ディスプレーを有する電子装置の断面の概略を示すもの
である。図２に関して、簡単に説明する。マトリクス基
板５には周辺駆動回路の領域９とマトリクスの領域１０
が設けられる。

【００２４】また、対向基板６には、対向電極１１に加
えて、ＴＦＴの半導体集積回路の領域８が設けられる。
回路を保護し、絶縁性を高める目的には、半導体集積回
路領域８を有機樹脂（例えば、ポリイミド、ポリアミ
ド、ポリイミドアミド、アクリル、エポキシ等）もしく
は、無機材料（酸化珪素、窒化珪素、酸化窒化珪素（オ
キシ・ナイトライド）等）の絶縁被膜１２で被覆し、バ
ンプを設ける部分のみに開孔を形成するとよい。

【００２５】対向基板６に金（Ａｕ）等の導電性材料に
よって、バンプ７を設け、対向基板６とマトリクス基板
５を重ねて、液晶１４を注入し、また、バンプ７をマト
リクス基板５の周辺駆動回路領域９に設けられた端子に
圧着させる。最後に、封止剤１３によって、液晶１４が
漏れないようにする。実際には基板間の厚さを一定に保
持する目的でスペーサーも封入される。

【００２６】一般に従来の方法では、封止剤は周辺駆動
回路の内側に設けられることが多かったが、表示部分以
外の面積を少なくするという目的には、図２（Ａ）に示
されるように、周辺駆動回路の外側（例えば、特開平８
−２２０５６０）、あるいは、図２（Ｂ）に示されるよ
うに、周辺駆動回路の全部もしくは一部に重ねて（例え
ば、特開平４−３２４８２６）に封止剤を設けてもよ
い。（図２）

【００２７】本発明においては、対向基板のＴＦＴと、
マトリクス基板のＴＦＴの特性、作製工程、作製条件、
構造、材料等を異なるものとすることによって、それぞ
れの半導体集積回路だけでは実施できない特性をも相互
に補完でき、より大きな効果を得ることができる。詳細
については実施例で説明するが、一般に対向基板の半導
体集積回路はマトリクス基板の周辺駆動回路よりも高速
動作の要求される回路とし、それに応じた特性、構造を
有するＴＦＴとするとよい。

【００２８】従来の完全モノリシック型アクティブマト
リクスディスプレー（図１０）では、マトリクス基板上
に同時にＴＦＴを作製する必要から異なる特性の要求さ
れるＴＦＴを得ることが困難であったが、上記のごと
く、対向基板とマトリクス基板で別々にＴＦＴを作製で
きるので、ＴＦＴの特性を異なるものとできる。例え
ば、デザインルール、ドーピング量（ドーズ量）、プロ
セス最高温度、ゲイト絶縁膜の厚さ等を対向基板とマト
リクス基板で変更することは有効である。

【００２９】本発明においては、ＴＦＴの作製方法につ
いては特別な制約はなく、公知のＳＯＩ（シリコン・オ
ン・インシュレータ）技術を用いればよい。例えば、特
開平８−１５３６７７や同８−２５０７４５、J. P. Sa
lemo他 (SID InternationalSymposium, DIgest of Tech
nical Papers, May 1992, pp63-66) 等に開示される他
の基板に形成したＴＦＴの半導体集積回路を剥離し、別
の基板に転写する方法を用いてもよい。もちろん、特定
の構造、作製方法のＴＦＴと本発明を組み合わせること
により、相乗的な効果が得られる場合もあることは言う
までもない。以下には、その例を示す。

【００３０】

【実施例】

〔実施例１〕図７〜図９を用いて本実施例のディスプレ
ーについて説明する。本ディスプレーは２枚の基板５お
よび６よりなる。基板５は、いわゆるマトリクス基板で
あり、アクティブマトリクスと、それを駆動するための
ゲイト線およびソース線ドライバー回路を有する。ここ
で、ゲイト線ドライバー回路は、シフトレジスタやバッ
ファ等で構成され、また、ソース線ドライバー回路は、
それらに加えてサンプル・ホールド回路を有する。

【００３１】なお、上記のドライバー回路においては、
シフトレジスタを同等な機能を有するカウンター及びデ
コーダで代用してもよい。また、本実施例ではソース線
ドライバー回路は２系統のシフトレジスタ（シフトレジ
スタ１および２）で構成し、半周期の位相差で駆動す
る。

【００３２】一方、基板６は、対向電極の他に信号処理
回路を有し、入力されたビデオ信号を処理して、３系統
のクロックパルスと４分割されたビデオ信号を出力す
る。クロックパルスは、３本のインターコネクション７
ａにより、また、ビデオ信号は４本のインターコネクシ
ョン７ｂにより、マトリクス基板に送られる。

【００３３】また、信号処理装置は、対向電極に電位を
供給する。本電子装置では、本発明の基本的な思想を説
明するには煩雑であり、かつ、不必要であるという理由
により、いわゆるＣＰＵに相当する回路は搭載されてい
ないが、もちろんそのような回路を搭載することも可能
である。ビデオ入力端子、電源端子はマトリクス基板５
に設け、それらはインターコネクション７ｃにより対向
基板６に送られる。（図７）

【００３４】本実施例のディスプレーで、上記のように
ビデオ信号を分割するのは、主としてソース線ドライバ
ー回路の動作速度を低減し、その負担を減らすためであ
る。例えば、画素数が５万のディスプレーでは、１秒間
に３０フレームの画像情報を処理するためには、ソース
線ドライバー回路の処理速度は、５万（画素）×３０（フレーム／秒）＝１．５ＭＨｚであればよい。

【００３５】これは公知の１０μｍ程度のデザインルー
ルのポリシリコンを用いたＴＦＴ（例えば、特公平５−
９７９４、同２−６１０３２等）においても処理可能で
ある。しかしながら、画素数がより多くなると処理が追
いつかなくなる。例えば、ＶＧＡ仕様のディスプレーで
は、画素数が、６４０（列）×４８０（行）×３（原色）＝９２１６０
０（画素）であり、ソース線ドライバー回路の処理速度は、２８Ｍ
Ｈｚにもなる。

【００３６】これを解決する第１の方法は、シフトレジ
スタを複数系統設ける方法である。例えば、シフトレジ
スタを２系列、並列に設け、それぞれに位相を半周期ず
らしたパルスを伝送させる。こうすることによりソース
線ドライバー回路の処理速度を半分にできる。第２の方
法は、ビデオ信号を分割し、同時に複数の信号をソース
線ドライバー回路から出力させて処理する方法である。
例えば、ビデオ信号を４分割し、これを１つのシフトレ
ジスタでサンプリングすることにより動作速度を１／４
とできる。

【００３７】本ディスプレーでは、ビデオ信号４分割、
シフトレジスタ２系統であるので、動作速度は１／８に
低減できる。これらの技術は公知の技術であるので、こ
れ以上、詳細には説明しないが、上記の方法により、適
切な信号を入力すれば、ソース線ドライバー回路の負担
を十分に低減できる。とはいえ、ビデオ信号の処理回路
をも内蔵する場合には、ソース線ドライバー回路に入力
する信号を処理する回路において、上記の速度で処理す
る回路が絶対必要である。すなわち、信号処理回路は高
速動作の要求される回路である。また、ソース線ドライ
バー回路は、それより低速動作の回路である。なお、一
般にゲイト線ドライバー回路は、ソース線ドライバー回
路よりも低速動作である。

【００３８】本発明は、ディスプレーを構成する２枚の
基板のうち対向基板に設けられる回路は、マトリクス基
板のものより高速動作が要求されるものを設けることに
より効果を発揮できる。本ディスプレーでは、対向基板
の信号処理回路は、マトリクス基板よりも８倍高速で動
作することが必要である。その対策の一つはデザインル
ールを変更することで、信号処理回路のデザインルール
をマトリクス基板の０．３５以下にすればよい。本ディ
スプレーでは、信号処理回路のデザインルールを２μ
ｍ、マトリクス基板のデザインルールを８μｍとする。

【００３９】マトリクス基板の回路においては、アクテ
ィブマトリクスの拡がりと同程度の面積においてパター
ン形成する必要があり、２μｍのデザインルールで回路
を刻むことは困難である。しかしながら、対向基板の回
路においては、そのような制約は少なく、ごく限られた
面積において２μｍのデザインルールの回路を形成する
ことも容易である。

【００４０】図８には、本ディスプレーの各回路の配置
の概要を示す。マトリクス基板５（図８下）において
は、中央部にアクティブマトリクス領域１０と、その左
と上に周辺回路領域９を設ける。ここにソース線ドライ
バー回路とゲイト線ドライバー回路が設けられる。ま
た、基板５の左端には、外部と接続するための差込み型
の端子１５を設ける。また、そのために、マトリクス基
板５は対向基板６よりもｘだけ横長にする。

【００４１】一方、対向基板６（図８上）には、マトリ
クス基板のアクティブマトリクス領域に対応する領域に
対向電極１１を設ける。また、その左上の部分で、マト
リクス基板の周辺回路と重なるように半導体集積回路領
域８を設ける。ここには信号処理回路が設けられる。こ
のように半導体集積回路領域８は、アクティブマトリク
ス領域１０に比べると限られた面積であるので、この部
分だけにより小さなデザインルールで回路を形成するこ
とは困難でない。

【００４２】本ディスプレーでは周辺回路領域９やアク
ティブマトリクス領域１０の外側に封止領域１３を設け
る。また、インターコネクション７（図７の７ａ、７
ｂ、７ｃに相当）はアクティブマトリクス領域１０の左
上に形成する。ただし、周辺回路９や半導体集積回路８
と重ならないように設ける。これは、インターコネクシ
ョンの周囲では大きな圧力が加わるため、それによって
回路が破壊されることを防止するためである。

【００４３】本実施例では、ＴＦＴの作製には、公知の
熱固相成長法によるポリシリコンを用いた技術を採用
し、マトリクス基板５に形成するＴＦＴの作製工程と、
対向基板６に形成するＴＦＴの作製工程は同じとする。
図８のディスプレーにおいては、外部との接続端子（ビ
デオ端子、電源端子等）１５を対向基板側に設けてもよ
い。図７の回路ブロック図から明らかなように、かくす
るとインターコネクション端子数を１つ減らせる。

【００４４】また、インターコネクション７は封止領域
１３に設けてもよい。インターコネクションは機械的な
接続であるので、不安定である。封止領域では、封止剤
により固定されるのでより安定になる。外部との接続端
子１５を対向基板側に、また、インターコネクション７
を封止領域に設けた例を図９に示す。

【００４５】〔実施例２〕図１１には、本実施例のディ
スプレーの断面の模式図を示す。本ディスプレーの回路
構成等は図７、図８に示されるものと同じであるが、本
実施例では、ＴＦＴの作製工程をマトリクス基板と対向
基板で異なるものとし、また、その他のパラメータもそ
れに応じて変更する。

【００４６】図１１を説明する。マトリクス基板５上に
は、Ｎチャネル型ＴＦＴ５３とＰチャネル型ＴＦＴ５４
を含む半導体回路が構成されており、また、対向基板６
上には、Ｎチャネル型ＴＦＴ５１とＰチャネル型ＴＦＴ
５２を含む半導体回路が構成されている。両基板上の半
導体回路は互いに対向しており、インターコネクション
７によって電気的に接続されている。

【００４７】インターコネクションは金のバンプであ
り、また、その端子部分には、インディウム錫酸化物被
膜（ＩＴＯ）等の導電性酸化物の被膜５５、５６を用い
ると安定してコンタクトが形成できる。本ディスプレー
では、マトリクス基板は、公知の低温ポリシリコンＴＦ
Ｔ技術を用いる。これは、基板として安価な無アルカリ
ガラス基板を用い、最高プロセス温度を６００℃程度と
するものである。非晶質シリコンは、６００℃程度の熱
固相成長法により結晶化する。結晶化を促進するため
に、ニッケル等の結晶化を促進せしめる触媒材料を用い
てもよい（例えば、特開平６−２９６０２０）。

【００４８】しかし、通常の半導体プロセスで使用され
ているような熱酸化法によるゲイト絶縁膜の形成は不可
能である。そのため、ゲイト絶縁膜は気相成長法によっ
て堆積した被膜を用いる。気相成長法による絶縁膜は欠
陥が多く、耐圧性を高めるために１０００Å以上の厚さ
が必要である。本実施例では、１０００Åとする。

【００４９】一方、対向基板は、公知の高温ポリシリコ
ンＴＦＴ技術を用いる。これは、基板として高価な石英
基板を用い、最高プロセス温度を６００℃以上、例えば
１０００℃とするものである。このため、非晶質シリコ
ンの結晶化も熱酸化法によるゲイト絶縁膜の形成も可能
である。熱酸化法により得られた酸化珪素膜は優れた電
気特性を有する。本実施例では、その厚さは５００Åと
する。このように、ゲイト絶縁膜を薄膜化できるので、
高速動作の可能なＴＦＴが得られる。

【００５０】また、デザインルールに関しては、マトリ
クス基板を８μｍ、対向基板を２μｍとする。図からも
明かなように、マトリクス基板のゲイト幅は対向基板の
ものより大きく、したがって、後者のデザインルールが
前者よりも小さいことを示している。また、ゲイト絶縁
膜の厚さに関しても、前者の方が後者より厚いことを示
している。（図１１）

【００５１】なお、デザインルールを縮小するにしたが
って、ドーピング濃度を高めることや電源電圧を低下さ
せることが、スケーリング則より要求されることもあ
る。この点に関しても、本発明においては、マトリクス
基板と対向基板の半導体回路が独立に作製されるので、
何ら障害とならない。本実施例においても、対向基板の
ドーズ量を、マトリクス基板のものより高めてもよい。
また、対向基板の電源電圧を、マトリクス基板のものよ
り低くしてもよい。

【００５２】〔実施例３〕図１２〜図１５を用いて本実
施例のディスプレーの構造、作製工程等を説明する。本
ディスプレーの回路構成等は実施例１と同等であり、図
７、図８に示される。本ディスプレーはマトリクス基板
側のＴＦＴ回路は低温ポリシリコン技術を用いて形成
し、一方、対向基板のＴＦＴ回路は単結晶シリコンウェ
ハー上に形成した半導体回路を剥離して、ガラス基板上
に転写したものである。

【００５３】本実施例では、マトリクス基板、対向基板
とも無アルカリガラスを用いた。ガラス基板は石英基板
に比較して低コストであるが、耐熱性が劣り、高特性の
ＴＦＴを作製する上で大いなる困難がある。しかしなが
ら、特開平８−１５３６７７や同８−２５０７４５、J.
P. Salemo他 (SID International Symposium, DIgest
of Technical Papers, May 1992, pp63-66) 等に開示さ
れるごとき、特殊なＳＯＩ技術、すなわち、他の基板に
形成したＴＦＴの半導体集積回路を剥離し、別の基板に
転写する方法においては、ＴＦＴが転写される基板に関
する制約は著しく少なくなる。

【００５４】本ディスプレーの対向基板の半導体回路近
辺の断面は図１２のようになる。図１２（Ａ）は、比較
的、小さな倍率で見たものである。図の左側は、半導体
集積回路の設けられた部分１０７（図２の８に相当）
を、また、右側は、インターコネクション（図２の７に
相当）の設けられる端子部分である。基板１０１上には
導電性酸化物等の材料でできた電気配線１０４のパター
ンを形成し、さらに、金のような材料で突起物（バン
プ）１０６を設ける。これは、対向基板１０１に半導体
集積回路１０２を固定するためのものである。

【００５５】一方、半導体集積回路１０２は、実質的に
ＴＦＴと同程度の厚さのもので、これには、接続部分の
表面に導電性酸化物のように、酸化によって接触抵抗の
変動しない材料によって、電極１０５を設けておき、こ
れをバンプ１０６に接触させる。そして、機械的に固定
するために、半導体集積回路１０２と基板１０１の間に
は、樹脂１０３を封入する。（図１２（Ａ））

【００５６】図１２（Ａ）のうち、点線で囲まれた接触
部を拡大したのが、図１２（Ｂ）である。符号は、図１
２（Ａ）と同じ物を示す。さらに、図１２（Ｂ）の点線
で囲まれた部分を拡大したのが、図１２（Ｃ）である。
すなわち、半導体集積回路は、Ｎチャネル型ＴＦＴ（１
１２）とＰチャネル型ＴＦＴ（１１３）が、下地絶縁膜
１１１、層間絶縁物１１４、あるいは、窒化珪素等のパ
ッシベーション膜１１５で挟まれた構造となる。（図１
２（Ｂ）、図１２（Ｃ））

【００５７】通常、半導体集積回路を形成する際の下地
膜１１１としては酸化珪素を用いるが、それだけでは、
耐湿性等が劣るので、別途、パッシベーション膜をその
上に設けなければならないが、本発明のディスプレーに
おいては、図１３に示すように、半導体回路１０２は、
マトリクス基板と対向基板の隙間（液晶材料により異な
るが、概ね数μｍ〜１０数μｍ）に入る程度の厚さであ
ることが要求される。通常は０．５〜５μｍであり、そ
の条件を満たす。

【００５８】もし、図２（Ａ）もしくは図２（Ｂ）に示
すように、半導体集積回路部８の外側もしくはそれに重
ねて、エポキシ樹脂等の封止剤１３によって液晶封止
（シール）処理をおこなえば、基板５と６の間には、液
晶材料１４を満たすので、外部から可動イオン等が侵入
することが無く、特別にパッシベーション膜を設ける必
要はない。

【００５９】また、接触部分に関しては、バンプを用い
る方法の他に、図１２（Ｄ）に示すように、金の粒１０
８のような導電性粒子を接着部分に拡散させ、これによ
って、電気的な接触を得るようにしてもよい。粒子の直
径は、半導体集積回路１０２と基板１０１の間隔よりや
や大きくするとよい。（図１２（Ｄ））

【００６０】図１３は、図１２に示されたＴＦＴ半導体
集積回路を有する対向基板とマトリクス基板を重ねて、
インターコネクション７によって接続した様子を示す。
図の上側の基板１０１（図２の６に相当）が対向基板で
あり、これには、半導体集積回路１０２と、インターコ
ネクション７を設ける端子部分１０４、対向電極１１が
設けられる。端子部分を透明導電膜（例えば、インディ
ウム錫酸化物）によって形成すれば、画素電極１１と端
子部分１０４を同時に形成できる。

【００６１】一方、マトリクス基板５には、周辺回路領
域１１６とアクティブマトリクス領域１０が設けられる
が、これらのＴＦＴ回路は、実施例２に示された低温ポ
リシリコン技術によって形成される。また、インターコ
ネクション７の端子部分１１７は、導電性酸化物等の材
料により形成する。そして、端子部分１０４と１１７の
間にインターコネクション７を形成する。（図１３）

【００６２】以下には、対向基板に半導体集積回路を形
成し、図１２に示されるような対向基板を得る工程を、
図１４および図１５を用いて説明する。図１４には、単
結晶シリコンウェハー上に半導体集積回路を形成する工
程の概略を示す。また、図１５には、上記で得られた半
導体集積回路を液晶ディスプレーの基板に転写・実装す
る工程の概略を示す。

【００６３】まず、単結晶シリコンウェハー（厚さ０．
３μｍ）１２１上に厚さ２０００Å〜５μｍの酸化珪素
層１２２を設け、さらに結晶性のシリコン層を形成す
る。シリコン層の厚さは、必要とする半導体回路の特性
を大きく左右するが、一般には、薄いほうが好ましかっ
た。本実施例では４００〜６００Åとする。

【００６４】ここに至るまでの工程としては、酸化珪素
層１２２上にシリコン層を堆積して形成してもよいが、
例えば、ＳＩＭＯＸ（Separation by implanted oxyge
n) 基板を用いてもよい。ＳＩＭＯＸ基板とは、単結晶
シリコンウェハーにある加速度で酸素イオンを打ち込
み、表面に単結晶シリコン層を残したまま、その下に酸
化珪素層を形成したものである。ＳＩＭＯＸ基板では、
単結晶シリコン層を用いてＴＦＴを形成できるので有利
である。

【００６５】また、堆積法により結晶性シリコンを得る
には、非晶質シリコンにレーザー等の強光を照射する方
法（レーザーアニール法）や、熱アニールによって固相
成長させる方法（固相成長法）が用いられる。固相成長
法を採用する場合にも、ストリップヒーターによって、
加熱部分を移動させることにより、単結晶シリコンウェ
ハーとの接触部分をシード（種結晶）として単結晶成長
させる方法（シード成長法）を用いてもよい。

【００６６】また、固相成長法を用いる際には、特開平
６−２４４１０４に開示されるように、ニッケル等の触
媒元素をシリコンに添加すると、結晶化温度を下げ、ア
ニール時間を短縮できる。さらには、特開平６−３１８
７０１のように、一度、固相成長法によって結晶化せし
めたシリコンを、レーザーアニールしてもよい。いずれ
の方法を採用するかは、必要とされる半導体回路の特性
や基板の耐熱性等によって決定すればよい。

【００６７】このようにして形成したシリコン層をエッ
チングして、島状シリコン領域１２３、１２４を形成す
る。その後、プラズマＣＶＤ法もしくは熱ＣＶＤ法によ
って、厚さ１２００Åの酸化珪素のゲイト絶縁膜１２５
を堆積し、さらに、９５０〜１０５０℃の酸化雰囲気中
で加熱処理することにより絶縁膜とシリコン層との界面
特性を改善する。

【００６８】次に、厚さ５０００Åの結晶性シリコンに
よって、ゲイト電極・配線１２６、１２７を形成する。
ゲイト配線は、アルミニウムやタングステン、チタン等
の金属や、あるいはそれらの珪化物でもよい。さらに、
金属のゲイト電極を形成する場合には、特開平５−２６
７６６７もしくは同６−３３８６１２に開示されるよう
に、その上面もしくは側面を陽極酸化物で被覆してもよ
い。ゲイト電極をどのような材料で構成するかは、必要
とされる半導体回路の特性や基板の耐熱性等によって決
定すればよい。（図１４（Ａ））

【００６９】その後、セルフアライン的に、イオンドー
ピング法等の手段によりＮ型およびＰ型の不純物を島状
シリコン領域に導入し、Ｎ型領域１２８、Ｐ型領域１２
９を形成する。そして、公知の手段で、層間絶縁物（厚
さ５０００Åの酸化珪素膜）１３０を堆積する。そし
て、これにコンタクトホールを開孔し、アルミニウム合
金配線１３１〜１３３を形成する。（図１４（Ｂ））

【００７０】さらに、これらの上に、パッシベーション
膜として、厚さ２０００Åの窒化珪素膜１３４をプラズ
マＣＶＤ法によって堆積し、これに、出力端子の配線１
３３に通じるコンタクトホールを開孔する。そして、ス
パッタ法によって、インディウム錫酸化物被膜（ＩＴ
Ｏ、厚さ１０００Å）の電極１０５を形成する。その
後、直径約１０μｍ、高さ約１μｍの金のバンプ１０６
をＩＴＯ電極１０５の上に形成する。このようにして半
導体集積回路が、単結晶シリコンウェハー上に得られ
る。（図１４（Ｃ））

【００７１】一方、対向基板１０１にも、厚さ１０００
ÅのＩＴＯによって電極１０４を形成する。図には示さ
ないが、同時にＩＴＯにより、対向電極も形成する。本
実施例では、対向基板としては、厚さ１．１ｍｍのコー
ニング７０５９を用いる。他にコーニング１７３７、Ｎ
ＨテクノグラスＮＡ４５、同３５、日本電気硝子ＯＡ２
等の無アルカリもしくは低アルカリガラスが用いられ
る。そして、この基板１０１に、半導体集積回路の形成
された単結晶シリコンウェハー基板１２１を圧力を加え
て接着する。このとき、電極１０４と電極１０５はバン
プ１０６によって、電気的に接続される。（図１５
（Ａ））

【００７２】次に熱硬化性の有機樹脂を混合した接着剤
１０３を単結晶シリコンウェハー基板１２１と対向基板
１０１の隙間に注入する。なお、接着剤は、両基板を圧
着する前に、いずれかの表面に塗布しておいてもよい。
そして、１２０℃の窒素雰囲気のオーブンて、１５分間
処理することにより、両基板１０１と１２１との電気的
な接続と機械的な接着を完了した。なお、完全な接着の
前に、電気的な接続が不十分であるか否かを、特開平７
−１４８８０に開示される方法によってテストした後、
本接着する方法を採用してもよい。（図１５（Ｂ））

【００７３】次に、シリコンウェハー基板１２１を薄片
化する。その工程は、機械的研磨、化学的機械的研磨に
よってもよいが、素子に対するダメージを低減するため
には化学的エッチングが好ましい。例えば、フッ化ハロ
ゲン（三フッ化塩素等）は珪素をエッチングするが、酸
化珪素やＩＴＯ等の酸化物はエッチングしないという選
択性を有するので上記の目的に好ましい。

【００７４】具体的には、シリコンウェハー基板１２１
を１０〜１００μｍの厚さまで研磨して薄片化し、次に
これをフッ化ハロゲン雰囲気中（例えば、三塩化フッ素
（ＣｌＦ₃）と窒素の混合ガスの気流中。三塩化フッ素
と窒素の流量は、共に５００ｓｃｃｍ。反応圧力は１〜
１０Ｔｏｒｒ。温度は室温）に置くことによりシリコン
ウェハーをエッチングする。（図１５（Ｃ））

【００７５】フッ化ハロゲンによるエッチングは、光
（紫外光もしくはレーザー光）が照射されている面では
より進行するという特徴を有するので、単結晶シリコン
ウェハー基板１２１の裏面（ＴＦＴが形成されていない
面）に光を照射してもよい。同様な効果はイオンや電子
線を照射しても得られる。さらに、経過すると剥離層は
完全にエッチングされ、下地の酸化珪素層１２２の底面
が露出する。フッ化ハロゲンよるエッチングでは、下地
酸化珪素層の底面でエッチングが停止するので、該底面
は極めて平坦である。（図１５（Ｄ））

【００７６】このようにして、対向基板１０１への半導
体集積回路の形成が終了する。このような回路の転写技
術は、大面積では困難なものであるが、限られた面積に
おいては比較的、容易に実施できる。本発明では、対向
基板の半導体集積回路の面積は、アクティブマトリクス
の面積に比較するとはるかに小さく、小さなリスクで大
きな特性を享受できる。

【００７７】

【発明の効果】以上に示したごとく、対向基板にも、半
導体集積回路を形成し、これをマトリクス基板の周辺回
路等と重なるように配置することにより、表示部分の面
積を向上させることができる。このようなディスプレー
もしくはディスプレーを有する電子装置は小型化におい
て有利であり、産業上の需要の見込めるものである。こ
のように本発明は産業上、有益である。

【００７８】なお、本明細書においては、ＴＦＴの作製
工程もしくは構造については特に言及することはなかっ
たが、これは、本発明が、特定の構造のＴＦＴにおいて
のみ効果を有するという発明でないからである。本発明
は、様々な構造のＴＦＴにおいて、効果を有し、特に、
マトリクス基板と対向基板のＴＦＴの構造、作製工程、
サイズ等を互いに異なるものとすることにより、相互に
補えるという利点があることは実施例の記述から明らか
であろう。

【図面の簡単な説明】

【図１】本発明の電子装置の構成の例を説明する図。

【図２】本発明の電子装置の断面構造の例を説明する
図。

【図３】従来の電子装置の構成を説明する図。

【図４】従来の電子装置の構成を説明する図。

【図５】従来の電子装置の構成を説明する図。

【図６】従来の電子装置の構成を説明する図。

【図７】実施例のディスプレーの構成を説明する図。

【図８】実施例のディスプレーの構成を説明する図。

【図９】実施例のディスプレーの構成を説明する図。

【図１０】従来の電子装置の構成を説明する図。

【図１１】実施例のディスプレーの断面の様子を示す
図。

【図１２】実施例のディスプレーの対向基板の断面の様
子を示す図。

【図１３】実施例のディスプレーの断面の様子を示す
図。

【図１４】実施例のディスプレーの対向基板の半導体集
積回路の作製工程断面を説明する図。

【図１５】実施例のディスプレーの対向基板の半導体集
積回路の実装工程断面を説明する図。

【符号の説明】

１スイッチングトランジスタ２画素電極３補助容量４アクティブマトリクス領域５マトリクス基板６対向基板７バンプ８半導体集積回路領域９周辺駆動回路領域１０アクティブマトリクス領域１１対向電極１２保護絶縁膜１３封止剤１４液晶材料２０、４０ガラス基板（マトリクス基
板）２１、４１ＴＦＴ回路配線端子２２、４２半導体チップ（ＩＣチップ）２３、４３半導体チップ端子２４ボンディングワイヤ２５、４５樹脂２９対向基板３０マトリクス基板３１アクティブマトリクス回路領
域３２〜３４周辺駆動回路領域３５チップ接着領域３６メインメモリー３７ＭＰＵ３８補助メモリー３９配線接続パッド４４バンプ４６金属粒子

Claims

【特許請求の範囲】

【請求項１】アクティブマトリクスと、それに付随す
る半導体集積回路を有する第１の基板と、対向電極を有する第２の基板と、を有し、第２の基板には、ＴＦＴをを用いた半導体集積回路が形
成されていることを特徴とする非発光型ディスプレーを
有する電子装置。
【請求項２】第２の基板に形成された半導体集積回路
は、その面積の少なくとも７０％が第１の基板に形成さ
れたアクティブマトリクス以外の半導体集積回路と重な
ることを特徴とする請求項１の非発光型ディスプレーを
有する電子装置。
【請求項３】第１の基板と第２の基板は、突起様端子
によって、電気的に接続されていることを特徴とする請
求項１の非発光型ディスプレーを有する電子装置。
【請求項４】突起様端子は、第１および第２の基板を
封止する材料中もしくは該材料の内側に設けられたこと
を特徴とする請求項３の非発光型ディスプレーを有する
電子装置。
【請求項５】第１の基板上に形成されたＴＦＴと、第
２の基板上に形成されたＴＦＴは、作製工程、作製条
件、構造、材料のいずれかにおいて異なることを特徴と
する請求項１の非発光型ディスプレーを有する電子装
置。
【請求項６】第１の基板上に形成された半導体集積回
路のデザインルールは、第２の基板上に形成された半導
体集積回路のデザインルールよりも小さいことを特徴と
する請求項１の非発光型ディスプレーを有する電子装
置。