JPH10207442A - 映像表示装置の制御回路 - Google Patents
映像表示装置の制御回路Info
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- JPH10207442A JPH10207442A JP9027221A JP2722197A JPH10207442A JP H10207442 A JPH10207442 A JP H10207442A JP 9027221 A JP9027221 A JP 9027221A JP 2722197 A JP2722197 A JP 2722197A JP H10207442 A JPH10207442 A JP H10207442A
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- video
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- video signal
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Abstract
(57)【要約】
【課題】 パルス幅変調方式をはじめとする１ビッ
トＤ／Ａ回路の非同期動作による妨害が無い集積回路に
好適な映像表示装置の制御回路を提供することを目的と
する。 【解決手段】 １ビットＤ／Ａ回路３の動作クロックを
水平同期信号に同期させると共に、垂直同期信号で回路
動作がリセットされるように構成し、前記クロックはい
かなる水平周期においてもほぼ同一の周波数となるよう
に制御することを特徴としている。
トＤ／Ａ回路の非同期動作による妨害が無い集積回路に
好適な映像表示装置の制御回路を提供することを目的と
する。 【解決手段】 １ビットＤ／Ａ回路３の動作クロックを
水平同期信号に同期させると共に、垂直同期信号で回路
動作がリセットされるように構成し、前記クロックはい
かなる水平周期においてもほぼ同一の周波数となるよう
に制御することを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明はＣＲＴディスプレイ
等の映像表示装置に用いられる制御回路に関する。
等の映像表示装置に用いられる制御回路に関する。
【０００２】
【従来の技術】ＣＲＴディスプレイをはじめとする映像
表示装置は、入力される映像信号の水平同期周波数や垂
直同期周波数、もしくは生産工程での調整結果、使用者
による調整結果に応じてマイクロプロセッサ等からの指
示により、デジタル−アナログ変換回路（以下、Ｄ／Ａ
回路とする）から得られる直流電圧で、映像増幅回路の
輝度、コントラスト調整や偏向回路の偏向出力の位相、
振幅の制御を行なっている。
表示装置は、入力される映像信号の水平同期周波数や垂
直同期周波数、もしくは生産工程での調整結果、使用者
による調整結果に応じてマイクロプロセッサ等からの指
示により、デジタル−アナログ変換回路（以下、Ｄ／Ａ
回路とする）から得られる直流電圧で、映像増幅回路の
輝度、コントラスト調整や偏向回路の偏向出力の位相、
振幅の制御を行なっている。
【０００３】Ｄ／Ａ回路には、抵抗体の合成により構成
され、直流電圧を直接出力するもののほかに、パルス幅
変調方式をはじめとする集積化に適した１ビットＤ／Ａ
回路が使用されている。この１ビットＤ／Ａ回路には、
通常外部にローパスフィルタ（以下、ＬＰＦとする）を
接続し、出力の高周波成分を除去して直流電圧に変換し
ている。従来の１ビットＤ／Ａを使用した映像表示装置
の制御回路としては、特開平０７−２０３２４４号公報
に記載されたものが知られている。
され、直流電圧を直接出力するもののほかに、パルス幅
変調方式をはじめとする集積化に適した１ビットＤ／Ａ
回路が使用されている。この１ビットＤ／Ａ回路には、
通常外部にローパスフィルタ（以下、ＬＰＦとする）を
接続し、出力の高周波成分を除去して直流電圧に変換し
ている。従来の１ビットＤ／Ａを使用した映像表示装置
の制御回路としては、特開平０７−２０３２４４号公報
に記載されたものが知られている。
【０００４】図４は従来の映像表示装置の制御回路の構
成を示している。この構成において、同期信号入力端子
４１及び映像信号入力端子４２から入力された信号は同
期分離回路４３に入力され、同期分離回路４３で同期分
離された水平、垂直同期信号が制御回路４８に入力され
る。
成を示している。この構成において、同期信号入力端子
４１及び映像信号入力端子４２から入力された信号は同
期分離回路４３に入力され、同期分離回路４３で同期分
離された水平、垂直同期信号が制御回路４８に入力され
る。
【０００５】一方、同期分離された水平同期信号は基本
クロック発生回路５１に入力され、基本クロック発生回
路５１において水平同期信号に同期したクロック信号を
発生して１ビットＤ／Ａ回路５２，５３に送られ、各ビ
ットＤ／Ａ回路５２，５３はこの水平同期信号に同期し
たクロック信号に同期して動作する。１ビットＤ／Ａ回
路５２には、制御回路４８から輝度、コントラストの制
御データが与えられ、この制御データをアナログデータ
に変換した直流電圧が映像増幅回路４４に印加されるこ
とでＣＲＴ４５に表示される映像の輝度、コントラスト
が調整される。また、１ビットＤ／Ａ回路５３には、制
御回路４８から偏向出力の位相、振幅などの制御データ
が与えられ、この制御データをアナログデータに変換し
た直流電圧が偏向回路４７に与えられることで偏向ヨー
ク４６に出力する偏向出力の位相、振幅が制御される。
クロック発生回路５１に入力され、基本クロック発生回
路５１において水平同期信号に同期したクロック信号を
発生して１ビットＤ／Ａ回路５２，５３に送られ、各ビ
ットＤ／Ａ回路５２，５３はこの水平同期信号に同期し
たクロック信号に同期して動作する。１ビットＤ／Ａ回
路５２には、制御回路４８から輝度、コントラストの制
御データが与えられ、この制御データをアナログデータ
に変換した直流電圧が映像増幅回路４４に印加されるこ
とでＣＲＴ４５に表示される映像の輝度、コントラスト
が調整される。また、１ビットＤ／Ａ回路５３には、制
御回路４８から偏向出力の位相、振幅などの制御データ
が与えられ、この制御データをアナログデータに変換し
た直流電圧が偏向回路４７に与えられることで偏向ヨー
ク４６に出力する偏向出力の位相、振幅が制御される。
【０００６】このように水平同期信号に同期したクロッ
ク信号を用いることにより、１ビットＤ／Ａ回路５２、
５３の非同期動作による表示画面への妨害を防止してい
る。
ク信号を用いることにより、１ビットＤ／Ａ回路５２、
５３の非同期動作による表示画面への妨害を防止してい
る。
【０００７】また、クロック信号の周波数が映像信号の
水平同期周波数によって変化する事に対しては、制御回
路４８によってＬＰＦ５４，５５の時定数を変化させ
て、不要なリップル成分が被制御回路である映像増幅回
路４４や偏向回路４７に入力されないように構成されて
いる。
水平同期周波数によって変化する事に対しては、制御回
路４８によってＬＰＦ５４，５５の時定数を変化させ
て、不要なリップル成分が被制御回路である映像増幅回
路４４や偏向回路４７に入力されないように構成されて
いる。
【０００８】
【発明が解決しようとする課題】この制御回路において
は、１ビットＤ／Ａ回路の出力パルスの位相を映像信号
と同期させるためには、クロック信号が単純に水平同期
信号に同期しているだけでなく、１ビットＤ／Ａ回路の
動作の周期と映像信号の水平周期とが同期する必要があ
る。例えば、８ビットの分解能を有する１ビットＤ／Ａ
の動作の周期が２５６クロックであれば、基本クロック
発生回路１１は、水平同期信号の周波数の２５６倍やそ
の２倍である５１２倍等の周波数のクロック信号を発生
させる必要がある。
は、１ビットＤ／Ａ回路の出力パルスの位相を映像信号
と同期させるためには、クロック信号が単純に水平同期
信号に同期しているだけでなく、１ビットＤ／Ａ回路の
動作の周期と映像信号の水平周期とが同期する必要があ
る。例えば、８ビットの分解能を有する１ビットＤ／Ａ
の動作の周期が２５６クロックであれば、基本クロック
発生回路１１は、水平同期信号の周波数の２５６倍やそ
の２倍である５１２倍等の周波数のクロック信号を発生
させる必要がある。
【０００９】そのため、例えば３０ｋＨｚから１２０ｋ
Ｈｚ等の広範囲な水平同期周波数に対応する必要のある
マルチスキャンタイプの映像表示装置においては、すべ
ての水平同期周波数に対して１ビットＤ／Ａ回路の動作
を同期させるために、基本クロックの周波数を大きく変
える必要があり、発振回路の発振周波数範囲は、必然的
に広くなり回路設計も容易ではなくなる。
Ｈｚ等の広範囲な水平同期周波数に対応する必要のある
マルチスキャンタイプの映像表示装置においては、すべ
ての水平同期周波数に対して１ビットＤ／Ａ回路の動作
を同期させるために、基本クロックの周波数を大きく変
える必要があり、発振回路の発振周波数範囲は、必然的
に広くなり回路設計も容易ではなくなる。
【００１０】また、より分解能の高いＤ／Ａ回路を必要
とする場合には、更に高速のクロック信号が必要となる
ため、１ビットＤ／Ａ回路自体の動作の安定性やローパ
スフィルタの特性も含め、Ｄ／Ａ回路の動作と水平周期
とを同期させることは非常に困難となる。
とする場合には、更に高速のクロック信号が必要となる
ため、１ビットＤ／Ａ回路自体の動作の安定性やローパ
スフィルタの特性も含め、Ｄ／Ａ回路の動作と水平周期
とを同期させることは非常に困難となる。
【００１１】また、図４に示す構成においては、ＬＰＦ
の時定数を水平同期周波数に対応して切り替えて使用す
るため、数多くのＤ／Ａ回路を必要とする映像表示装置
においては、特にフィルタ部の回路規模が大きくなりコ
スト的にも不利である。
の時定数を水平同期周波数に対応して切り替えて使用す
るため、数多くのＤ／Ａ回路を必要とする映像表示装置
においては、特にフィルタ部の回路規模が大きくなりコ
スト的にも不利である。
【００１２】本発明はかかる点に鑑みてなされたもので
あり、簡易な構成であり、非同期動作による妨害が無い
集積回路に好適な映像表示装置の制御回路を提供するこ
とを目的とする。
あり、簡易な構成であり、非同期動作による妨害が無い
集積回路に好適な映像表示装置の制御回路を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明は以下のような手段を講じた。請求項１記載
の発明は、映像信号から分離した水平同期信号を逓倍し
て動作クロックを発生する逓倍回路と、前記クロックに
より動作し各種制御データをデジタル／アナログ変換し
て映像処理回路に出力し前記映像信号から分離した垂直
同期信号によりリセットされる映像信号制御回路とを具
備する映像表示装置の制御回路である。
に、本発明は以下のような手段を講じた。請求項１記載
の発明は、映像信号から分離した水平同期信号を逓倍し
て動作クロックを発生する逓倍回路と、前記クロックに
より動作し各種制御データをデジタル／アナログ変換し
て映像処理回路に出力し前記映像信号から分離した垂直
同期信号によりリセットされる映像信号制御回路とを具
備する映像表示装置の制御回路である。
【００１４】本発明によれば、制御データをデジタル／
アナログ変換して映像処理回路に出力する映像信号制御
回路を垂直同期信号によりリセットすることから、非常
に簡単な構成で非同期妨害のない集積回路に適した映像
表示装置の制御回路を実現できる。
アナログ変換して映像処理回路に出力する映像信号制御
回路を垂直同期信号によりリセットすることから、非常
に簡単な構成で非同期妨害のない集積回路に適した映像
表示装置の制御回路を実現できる。
【００１５】請求項２記載の発明は、逓倍回路の分周比
を水平同期信号の周波数に応じて制御し前記クロックの
周波数を特定の周波数に固定する映像表示装置の制御回
路である。
を水平同期信号の周波数に応じて制御し前記クロックの
周波数を特定の周波数に固定する映像表示装置の制御回
路である。
【００１６】本発明よれば、映像信号制御回路のクロッ
クの周波数が水平同期信号の周波数を逓倍した特定の周
波数に固定するので、広範囲な水平同期周波数に対応す
る必要のあるマルチスキャンタイプの映像表示装置にお
いて、すべての水平同期周波数に対して動作クロックを
固定でき発振回路の設計も容易なものとなる。又、映像
信号制御回路の動作クロックを固定できることから、Ｌ
ＰＦの回路規模を抑えコストダウンを図ることができ
る。さらに、映像信号制御回路の動作の安定性を確保す
ることができる。
クの周波数が水平同期信号の周波数を逓倍した特定の周
波数に固定するので、広範囲な水平同期周波数に対応す
る必要のあるマルチスキャンタイプの映像表示装置にお
いて、すべての水平同期周波数に対して動作クロックを
固定でき発振回路の設計も容易なものとなる。又、映像
信号制御回路の動作クロックを固定できることから、Ｌ
ＰＦの回路規模を抑えコストダウンを図ることができ
る。さらに、映像信号制御回路の動作の安定性を確保す
ることができる。
【００１７】請求項３記載の発明は、映像信号から分離
した水平同期信号と垂直同期信号とにより表示位置を制
御する映像処理回路と、前記水平同期信号を逓倍して動
作クロックを発生する逓倍回路と、前記クロックにより
動作し前記表示位置を制御する制御データをデジタル／
アナログ変換して前記映像処理回路に出力し前記垂直同
期信号によりリセットされる映像信号制御回路とを具備
する映像表示装置の制御回路である。
した水平同期信号と垂直同期信号とにより表示位置を制
御する映像処理回路と、前記水平同期信号を逓倍して動
作クロックを発生する逓倍回路と、前記クロックにより
動作し前記表示位置を制御する制御データをデジタル／
アナログ変換して前記映像処理回路に出力し前記垂直同
期信号によりリセットされる映像信号制御回路とを具備
する映像表示装置の制御回路である。
【００１８】請求項４記載の発明は、映像信号に対して
輝度、コントラストなどの画質調整の処理を加える映像
処理回路と、映像信号から分離した水平同期信号を逓倍
して動作クロックを発生する逓倍回路と、前記クロック
により動作し生産工程又は使用過程での調整結果を反映
させた輝度、コントラストなどの制御データをデジタル
／アナログ変換して前記映像処理回路に出力し映像信号
から分離した垂直同期信号によりリセットされる映像信
号制御回路とを具備する映像表示装置の制御回路であ
る。
輝度、コントラストなどの画質調整の処理を加える映像
処理回路と、映像信号から分離した水平同期信号を逓倍
して動作クロックを発生する逓倍回路と、前記クロック
により動作し生産工程又は使用過程での調整結果を反映
させた輝度、コントラストなどの制御データをデジタル
／アナログ変換して前記映像処理回路に出力し映像信号
から分離した垂直同期信号によりリセットされる映像信
号制御回路とを具備する映像表示装置の制御回路であ
る。
【００１９】請求項５記載の発明は、映像信号を表示す
る表示手段と、映像表示するための処理を行う映像処理
回路と、前記映像信号から分離した水平同期信号を逓倍
して動作クロックを発生する逓倍回路と、前記クロック
により動作し各種制御データをデジタル／アナログ変換
して前記映像処理回路に出力し前記映像信号から分離し
た垂直同期信号によりリセットされる映像信号制御回路
とを具備する映像表示装置である。以上の構成により、
非常に簡単な構成で非同期妨害のない集積回路に適した
映像表示装置の制御回路及びその制御回路を備えた映像
表示装置を実現できる。
る表示手段と、映像表示するための処理を行う映像処理
回路と、前記映像信号から分離した水平同期信号を逓倍
して動作クロックを発生する逓倍回路と、前記クロック
により動作し各種制御データをデジタル／アナログ変換
して前記映像処理回路に出力し前記映像信号から分離し
た垂直同期信号によりリセットされる映像信号制御回路
とを具備する映像表示装置である。以上の構成により、
非常に簡単な構成で非同期妨害のない集積回路に適した
映像表示装置の制御回路及びその制御回路を備えた映像
表示装置を実現できる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して具体的に説明する。図１は本発明の映像表示
装置の制御回路の一実施形態を示すブロック図である。
図中１は入力される映像信号の水平同期信号および垂直
同期信号の周波数及び極性や、生産工程での調整や使用
者による調整結果に基づき制御データを出力する制御回
路である。この制御回路１は、映像処理回路５が図４に
示す偏向回路４７の場合であれば、映像信号の水平同期
信号および垂直同期信号の周波数及び極性などの状態に
応じて決定した偏向出力の位相、振幅の制御データを１
ビットＤ／Ａ回路３に出力する。また、映像処理回路５
が図４に示す映像増幅回路４４の場合であれば、生産工
程での調整や使用者による調整結果に基いた輝度、コン
トラストなどの画質に関する制御データを１ビットＤ／
Ａ回路３に出力する。
を参照して具体的に説明する。図１は本発明の映像表示
装置の制御回路の一実施形態を示すブロック図である。
図中１は入力される映像信号の水平同期信号および垂直
同期信号の周波数及び極性や、生産工程での調整や使用
者による調整結果に基づき制御データを出力する制御回
路である。この制御回路１は、映像処理回路５が図４に
示す偏向回路４７の場合であれば、映像信号の水平同期
信号および垂直同期信号の周波数及び極性などの状態に
応じて決定した偏向出力の位相、振幅の制御データを１
ビットＤ／Ａ回路３に出力する。また、映像処理回路５
が図４に示す映像増幅回路４４の場合であれば、生産工
程での調整や使用者による調整結果に基いた輝度、コン
トラストなどの画質に関する制御データを１ビットＤ／
Ａ回路３に出力する。
【００２１】さらに、制御回路１は逓倍回路であるＰＬ
Ｌ(Phase Locked Loop)回路２に入力する分周比デー
タを水平同期信号周波数に応じて決定している。ＰＬＬ
回路２で発生するクロック信号の周波数は、いかなる水
平周波数に対しても、例えば１０ＭＨｚ等のように特定
の周波数になるように制御回路１により分周比が制御さ
れる。
Ｌ(Phase Locked Loop)回路２に入力する分周比デー
タを水平同期信号周波数に応じて決定している。ＰＬＬ
回路２で発生するクロック信号の周波数は、いかなる水
平周波数に対しても、例えば１０ＭＨｚ等のように特定
の周波数になるように制御回路１により分周比が制御さ
れる。
【００２２】ＰＬＬ回路２においては、映像信号から同
期分離した水平同期信号を取り込み、この水平同期信号
を指定された分周比で分周した逓倍信号をクロック信号
として出力する。このクロック信号が動作クロックとし
て１ビットＤ／Ａ回路３に送られる。
期分離した水平同期信号を取り込み、この水平同期信号
を指定された分周比で分周した逓倍信号をクロック信号
として出力する。このクロック信号が動作クロックとし
て１ビットＤ／Ａ回路３に送られる。
【００２３】１ビットＤ／Ａ回路３には、制御回路１に
おいて決定された制御データ及び映像信号から同期分離
した垂直同期信号が送られる。１ビットＤ／Ａ回路３が
制御データをデジタル−アナログ変換することにより発
生するパルス出力はローパスフィルタ４により高周波成
分が除去されて直流電圧信号に変換される。この直流電
圧信号が映像処理回路５に送られ、映像処理回路５が制
御されることで映像信号が制御される。たとえば、映像
処理回路５が図４に示す偏向回路４７であれば、直流電
圧信号により偏向回路４７の偏向出力の位相、振幅が制
御される。
おいて決定された制御データ及び映像信号から同期分離
した垂直同期信号が送られる。１ビットＤ／Ａ回路３が
制御データをデジタル−アナログ変換することにより発
生するパルス出力はローパスフィルタ４により高周波成
分が除去されて直流電圧信号に変換される。この直流電
圧信号が映像処理回路５に送られ、映像処理回路５が制
御されることで映像信号が制御される。たとえば、映像
処理回路５が図４に示す偏向回路４７であれば、直流電
圧信号により偏向回路４７の偏向出力の位相、振幅が制
御される。
【００２４】図２は１ビットＤ／Ａ回路３を示す図であ
る。制御回路１からの制御データが加算器２１の入力端
子Ａに入力される。加算器２１の入力端子Ｂにはレジス
タ２３を介して１クロック前までの加算値が入力され
る。そして、加算処理後の信号（Ａ＋Ｂ）がレジスタ２
２に送られ、出力パルスとしてローパスフィルタ４に送
られる。なお、レジスタ２２及び２３はＰＬＬ回路２か
らのクロック信号により動作するようになっている。
る。制御回路１からの制御データが加算器２１の入力端
子Ａに入力される。加算器２１の入力端子Ｂにはレジス
タ２３を介して１クロック前までの加算値が入力され
る。そして、加算処理後の信号（Ａ＋Ｂ）がレジスタ２
２に送られ、出力パルスとしてローパスフィルタ４に送
られる。なお、レジスタ２２及び２３はＰＬＬ回路２か
らのクロック信号により動作するようになっている。
【００２５】この１ビットＤ／Ａ回路３においては、加
算器２１、並びにレジスタ２２及び２３に垂直同期信号
が入力されるようになっており、垂直同期信号が入力さ
れた時に１ビットＤ／Ａ回路３がリセットされるように
なっている。
算器２１、並びにレジスタ２２及び２３に垂直同期信号
が入力されるようになっており、垂直同期信号が入力さ
れた時に１ビットＤ／Ａ回路３がリセットされるように
なっている。
【００２６】上記に示す構成において、このように水平
同期信号を逓倍することにより、ＰＬＬ回路２の発振周
波数の範囲を広くする必要が無く、ＰＬＬ回路の回路設
計が容易となる。また、常に１ビットＤ／Ａ回路３が安
定して動作する周波数のクロック信号を１ビットＤ／Ａ
回路３に送ることができる。さらに、動作クロック周波
数を大きく変える必要がないために、ローパスフィルタ
の時定数を固定することが可能となる。
同期信号を逓倍することにより、ＰＬＬ回路２の発振周
波数の範囲を広くする必要が無く、ＰＬＬ回路の回路設
計が容易となる。また、常に１ビットＤ／Ａ回路３が安
定して動作する周波数のクロック信号を１ビットＤ／Ａ
回路３に送ることができる。さらに、動作クロック周波
数を大きく変える必要がないために、ローパスフィルタ
の時定数を固定することが可能となる。
【００２７】これにより、１ビットＤ／Ａ回路３の動作
周期が水平同期信号に対して同期しなくても、すなわち
１ビットＤ／Ａ回路３の動作を水平同期信号に同期させ
なくても、表示画面上における出力パルスの位相を常に
固定することができる。したがって、１ビットＤ／Ａ回
路３を水平同期信号に同期したクロックで動作させるだ
けで、非同期動作による妨害を除去できる集積化に適し
た映像表示装置の制御回路を実現することができる。
周期が水平同期信号に対して同期しなくても、すなわち
１ビットＤ／Ａ回路３の動作を水平同期信号に同期させ
なくても、表示画面上における出力パルスの位相を常に
固定することができる。したがって、１ビットＤ／Ａ回
路３を水平同期信号に同期したクロックで動作させるだ
けで、非同期動作による妨害を除去できる集積化に適し
た映像表示装置の制御回路を実現することができる。
【００２８】本発明の映像表示装置の制御回路において
は、１ビットＤ／Ａ回路３の動作として、入力データが
３である場合に、図３のＡに示すように、Ｄ／Ａの周期
中に３回、１クロック幅のパルスが均等に出力されるよ
うにしても良く、図３のＢに示すように、３クロック幅
のパルスが出力される一般のパルス幅変調方式であって
も良い。
は、１ビットＤ／Ａ回路３の動作として、入力データが
３である場合に、図３のＡに示すように、Ｄ／Ａの周期
中に３回、１クロック幅のパルスが均等に出力されるよ
うにしても良く、図３のＢに示すように、３クロック幅
のパルスが出力される一般のパルス幅変調方式であって
も良い。
【００２９】また、上記実施形態においては、直流電圧
により制御される被制御回路を映像処理回路とした場合
について説明しているが、本発明は映像処理回路が偏向
回路や電源回路等である場合にも上記と同様に適用する
ことができる。
により制御される被制御回路を映像処理回路とした場合
について説明しているが、本発明は映像処理回路が偏向
回路や電源回路等である場合にも上記と同様に適用する
ことができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、簡
易な構成で、非同期動作による妨害が無い集積回路に適
した映像表示装置の制御回路およびこの制御回路を備え
た表示装置を提供できる。
易な構成で、非同期動作による妨害が無い集積回路に適
した映像表示装置の制御回路およびこの制御回路を備え
た表示装置を提供できる。
【図１】本発明の映像表示装置の制御回路の一実施形態
を示すブロック図。
を示すブロック図。
【図２】本発明の制御回路における１ビットＤ／Ａ回路
を示す図。
を示す図。
【図３】本発明の制御回路における１ビットＤ／Ａ回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図４】従来の映像表示装置の制御回路を示すブロック
図。
図。
１ 制御回路 ２ ＰＬＬ回路 ３ １ビットＤ／Ａ回路 ４ ローパスフィルタ回路 ５ 映像処理回路 ２１ 加算器 ２２、２３ レジスタ ４１ 同期信号入力端子 ４２ 映像信号入力端子 ４３ 同期分離回路 ４４ 映像増幅回路 ４５ ＣＲＴ ４６ 偏向ヨーク ４７ 偏向回路 ４８ 制御回路 ５１ 基本クロック発生回路 ５２、５３ １ビットＤ／Ａ回路 ５４、５５ ローパスフィルタ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/20 Ｈ０４Ｎ 5/20
Claims (5)
- 【請求項１】 映像信号から分離した水平同期信号を逓
倍して動作クロックを発生する逓倍回路と、前記クロッ
クにより動作し各種制御データをデジタル／アナログ変
換して映像処理回路に出力し前記映像信号から分離した
垂直同期信号によりリセットされる映像信号制御回路
と、を具備することを特徴とした映像表示装置の制御回
路。 - 【請求項２】 逓倍回路の分周比を水平同期信号の周波
数に応じて制御し前記クロックの周波数を特定の周波数
に固定することを特徴とする請求請１記載の映像表示装
置の制御回路。 - 【請求項３】 映像信号から分離した水平同期信号と垂
直同期信号とにより表示位置を制御する映像処理回路
と、前記水平同期信号を逓倍して動作クロックを発生す
る逓倍回路と、前記クロックにより動作し前記表示位置
を制御する制御データをデジタル／アナログ変換して前
記映像処理回路に出力し前記垂直同期信号によりリセッ
トされる映像信号制御回路と、を具備することを特徴と
した映像表示装置の制御回路。 - 【請求項４】 映像信号に対して輝度、コントラストな
どの画質調整の処理を加える映像処理回路と、映像信号
から分離した水平同期信号を逓倍して動作クロックを発
生する逓倍回路と、前記クロックにより動作し生産工程
又は使用過程での調整結果を反映させた輝度、コントラ
ストなどの制御データをデジタル／アナログ変換して前
記映像処理回路に出力し映像信号から分離した垂直同期
信号によりリセットされる映像信号制御回路と、を具備
することを特徴とした映像表示装置の制御回路。 - 【請求項５】 映像信号を表示する表示手段と、映像表
示するための処理を行う映像処理回路と、前記映像信号
から分離した水平同期信号を逓倍して動作クロックを発
生する逓倍回路と、前記クロックにより動作し各種制御
データをデジタル／アナログ変換して前記映像処理回路
に出力し前記映像信号から分離した垂直同期信号により
リセットされる映像信号制御回路と、を具備することを
特徴とした映像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9027221A JPH10207442A (ja) | 1997-01-27 | 1997-01-27 | 映像表示装置の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9027221A JPH10207442A (ja) | 1997-01-27 | 1997-01-27 | 映像表示装置の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207442A true JPH10207442A (ja) | 1998-08-07 |
Family
ID=12215054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9027221A Pending JPH10207442A (ja) | 1997-01-27 | 1997-01-27 | 映像表示装置の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8462270B2 (en) | 2005-03-22 | 2013-06-11 | Mitsubishi Electric Corporation | Digital image transmission apparatus for transmitting video signals having varied clock frequencies |
-
1997
- 1997-01-27 JP JP9027221A patent/JPH10207442A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8462270B2 (en) | 2005-03-22 | 2013-06-11 | Mitsubishi Electric Corporation | Digital image transmission apparatus for transmitting video signals having varied clock frequencies |
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