JPH10207580A - パワーオンリセット発生回路および半導体集積回路並びにｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が所定のレベルに達したときに正確
にパワーオンリセット信号を発生できるとともに、電源
電圧が変動しても許容範囲内であればパワーオンリセッ
ト信号を発生しないようなパワーオンリセット発生回路
の実現が望まれていた。 【解決手段】 電源電圧を分圧する抵抗分圧回路（Ｒ１
１，Ｒ１２）で分圧された電圧とバンドギャップ基準電
圧発生回路からの基準電圧Ｖrefとを比較する比較器
（ＣＭＰ）の入力端子に抵抗（Ｒ１３）を介して基準電
圧を入力するとともに、直列形態の抵抗（Ｒ１４）とス
イッチトランジスタ（Ｑｓ）とからなるプルダウン回路
を設け、前記スイッチトランジスタ（Ｑｓ）を出力信号
によって制御して、パワーオンリセット信号発生後は上
記抵抗（Ｒ１３，Ｒ１４）によって上記比較器の比較レ
ベルをパワーオンリセット信号発生前よりも強制的に低
くするようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるパワーオンリセット発生回路に適用して有効な技
術に関し、特に非接触型ＩＣカードに用いられるトラン
シーバ用半導体集積回路におけるパワーオンリセット発
生回路に利用して有効な技術に関する。

【０００２】

【従来の技術】非接触型ＩＣカードとして、コイルの相
互誘導現象を利用してデータの送受信および電力の供給
を受けるようにしたものが提案されている。かかる非接
触型ＩＣカードにはデータ処理を行なうマイクロコンピ
ュータと、マイクロコンピュータとコイルとの間に接続
されて外部装置との間でデータの送受信を行なうための
トランシーバ用半導体集積回路が搭載される。このよう
なトランシーバ用半導体集積回路においては、電磁結合
を使用してコイルを介して入力される交流信号から電源
電圧および受信データ信号が生成される。そして、交流
信号を整流して直流電圧を発生する際すなわち電源電圧
が立ち上がるときにマイクロコンピュータに対して供給
されるリセットパルスを形成するためのパワーオンリセ
ット発生回路が設けられる。

【０００３】従来、パワーオンリセット発生回路として
は、例えば図７（Ａ），（Ｂ）に示すような回路があっ
た。

【０００４】このうち、図７（Ａ）に示す回路は、ＣＲ
時定数回路とインバータとを組合せ、時定数回路の電位
がインバータＧ１の論理しきい値レベルを超えたときに
パワーオンリセットパルスを発生するようにしたもので
ある。一方、図７（Ｂ）に示す回路は、図７（Ａ）の回
路の前に電源電圧を抵抗分割する分圧回路と、分圧され
た電圧と基準電圧Ｖrefとを比較する比較器ＣＭＰとを
設けたものである。

【０００５】

【発明が解決しようとする課題】本発明者等は、非接触
型ＩＣカードに用いられるトランシーバ用半導体集積回
路におけるパワーオンリセット発生回路について検討し
た。

【０００６】電源電圧が立ち上がるときにマイクロコン
ピュータに対してリセットパルスを出力するパワーオン
リセット発生回路は、マイクロコンピュータが誤動作し
ない電源電圧になってからリセットパルスを出力する必
要があるが、図７（Ａ）の回路にあっては、電源電圧の
レベルを検出するインバータ自身の電源電圧が変動する
とともに、プロセスのばらつきによりインバータの論理
しきい値がばらついてしまうため、リセットパルスを発
生する電源電圧レベルの設定が困難であるという欠点が
ある。

【０００７】一方、図７（Ｂ）の回路にあっては、電源
電圧が下がったときに不要なリセットパルスを発生する
おそれがある。特に非接触型ＩＣカードの場合にはカー
ドの位置決めが比較的ラフであるので、カードとそのリ
ード・ライト装置との結合状態が変化して電源電圧が変
動し易いため上記のような問題点が発生するおそれが高
い。

【０００８】本発明の目的は、電源電圧が所定のレベル
に達したときに正確にパワーオンリセット信号を発生で
きるパワーオンリセット発生回路を提供することにあ
る。

【０００９】本発明の他の目的は、電源電圧が変動して
も許容範囲内であればパワーオンリセット信号を発生し
ないようなパワーオンリセット発生回路を提供すること
にある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、本発明のパワーオンリセット発
生回路は、電源電圧を分圧する抵抗分圧回路で分圧され
た電圧とバンドギャップ基準電圧発生回路からの基準電
圧とを比較する比較器の入力端子に抵抗を介して基準電
圧を入力するとともに直列形態の抵抗とスイッチトラン
ジスタとからなるプルダウン回路を接続し、前記スイッ
チトランジスタを出力信号によって制御して、パワーオ
ンリセット信号発生後は上記抵抗によって上記比較器の
比較レベルをパワーオンリセット信号発生前よりも強制
的に低くする。また、上記比較器の後段に該比較器の出
力をイネーブル信号とし、入力交流信号を波形整形する
受信回路もしくは入力回路からの信号によって電源電圧
による充電を開始する時定数回路と、該時定数回路の充
電電圧のレベルを判定して所定のレベルになったときに
パワーオンリセット信号を出力する論理回路とを設ける
ようにしたものである。

【００１３】上記した手段によれば、半導体集積回路に
おいて温度変化や電源電圧の変動にかかわらず一定の電
圧を発生することができるバンドギャップ基準電圧発生
回路からの基準電圧に基づいてパワーオンリセット信号
を出力するので、電源電圧が所定のレベルに達したとき
に正確にパワーオンリセット信号を発生することができ
るとともに、パワーオンリセット信号発生後は比較器の
比較レベルを低くするため電源電圧が変動してもそれが
許容範囲内すなわち回路（マイクロコンピュータ等）の
安定動作レベル以上であればパワーオンリセット信号を
発生しないようにすることができる。また、上記比較器
の後段に該比較器の出力をイネーブル信号とする時定数
回路を設けているので、電源電圧が回路の安定動作レベ
ルを充分に超えてからパワーオンリセット信号を発生さ
せることができる。

【００１４】上記時定数回路としては、入力交流信号を
波形整形する受信回路もしくは入力回路からの信号によ
ってオン、オフ動作するスイッチと該スイッチがオンし
たときに電荷が注入される容量とからなるチャージポン
プ回路を用いるようにする。これによって、入力交流信
号の強度すなわち振幅に応じてチャージポンプ回路を充
電動作させ、電源電圧の立ち上がり速度に応じた適切な
タイミングでパワーオンリセット信号を出力させること
ができる。

【００１５】さらに、上記パワーオンリセット発生回路
の次段に上記パワーオンリセット信号発生後にクロック
発生回路からのクロック信号を計数し所定数以上になっ
たときにリセットパルスを出力するリセットパルス発生
回路を設けると良い。これによって、クロック信号が確
実に発生した後にマイクロコンピュータ等に対するリセ
ットパルスを発生させることができ、マイクロコンピュ
ータ等の誤動作を防止することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。

【００１７】図１は本発明に係るパワーオンリセット発
生回路を備えた非接触型ＩＣカードに用いられるトラン
シーバ用ＩＣ１０の構成およびこれを搭載したＩＣカー
ド全体の概略構成を示すブロック図である。

【００１８】この実施例のトランシーバ用ＩＣを搭載し
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。

【００１９】上記マイクロコンピュータチップ２０は記
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。

【００２０】特に制限されないが、トランシーバ用ＩＣ
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。

【００２１】１はトランシーバ用ＩＣ１０の外部端子Ｔ
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。

【００２２】４は上記電源安定化回路３から出力される
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述のＰＬＬ回路からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。

【００２３】６は上記コイル接続用外部端子Ｔ１，Ｔ２
に接続され入力交流信号を波形整形して出力するデータ
受信回路、７は波形整形された信号から「０」，「１」
のデータを再生するデータ復調回路で、復調されたデー
タは外部端子Ｔ６よりマイクロコンピュータチップ２０
へ出力される。この実施例のトランシーバ用ＩＣは、特
に制限されないが、ＰＳＫ（Phase Shift Keying）変調
された信号の位相変化を検出してデータを復調するよう
に構成されている。上記データ復調回路７は、例えば後
述のクロック発生回路から供給されるクロック信号に同
期して、上記データ受信回路６から出力された信号をラ
ッチするフリップフロップ等により構成することができ
る。

【００２４】８は上記データ受信回路６で波形整形され
た信号に基づいて入力交流信号に含まれている４．９１
ＭＨｚの周波数の基準クロック信号に同期したクロック
信号ＣＬＫを発生するクロック発生回路で、発生された
クロックＣＬＫはチップ内のリセットパルス発生回路５
や外部端子Ｔ７を介してチップ外部のマイクロコンピュ
ータ２０等へ供給される。９は外部端子Ｔ８を介してマ
イクロコンピュータチップ２０より入力されるシリアル
送信データに基づいて、外部端子Ｔ９，Ｔ１０にドレイ
ン端子が接続されているドライブＭＯＳＦＥＴ Ｑｄ
１，Ｑｄ２をオン、オフ駆動して、コンデンサＣｔ１，
Ｃｔ２とコイルＬとからなる共振回路を共振状態および
非共振状態に切り換えることでデータを送信するバッフ
ァ回路等からなるデータ送信回路である。

【００２５】この実施例のＰＬＬ回路からなる上記クロ
ック発生回路８は、外部から入力された交流信号から抽
出された基準クロック信号ＣＫinと帰還クロック信号Ｃ
Ｋｆの位相差を検出する位相比較器８０と、抵抗Ｒ１，
Ｒ２と容量Ｃ１とからなり位相差に応じた制御電圧Ｖｃ
ｏを発生するループフィルタ８３と、このループフィル
タ８３からの制御電圧Ｖｃｏに応じた周波数で発振する
電圧制御発振器８４と、上記ループフィルタ８３の出力
電圧Ｖｃｏを監視してＰＬＬの誤ロックを防止する信号
および発振器の発振許容信号を形成して上記チャージポ
ンプ８２及び電圧制御発振器８４に供給する誤ロック防
止回路８５と、上記電圧制御発振器８４の発振信号を分
周する分周器８６とにより構成されている。

【００２６】上記分周器８６より出力されたクロック信
号ＣＬＫは帰還クロックＣＫｆとして上記位相比較器８
１に帰還されるとともに、システムクロックとして上記
データ復調回路７およびリセットパルス発生回路５並び
に外部のマイクロコンピュータチップ２０に対して供給
される。

【００２７】図２には、上記パワーオンリセット発生回
路４の実施例が示されている。

【００２８】この実施例のパワーオンリセット発生回路
４は、上記電源安定化回路３から供給される電源電圧Ｖ
DDと接地点との間に直列に接続された抵抗Ｒ１１，Ｒ１
２からなる分圧回路と、前記抵抗Ｒ１１，Ｒ１２の接続
ノードｎ１の電位を反転入力端子に受けかつ非反転入力
端子にシリコンのバンドギャップに相当する電圧（１．
０〜１．２Ｖ）を発生するバンドギャップ基準電圧発生
回路からの基準電圧Ｖrefが印加された比較器ＣＭＰ
と、該比較器ＣＭＰの出力をイネーブル信号として動作
する時定数回路ＣＲＧと、その後段に接続されたインバ
ータＧ１，Ｇ２とから構成されている。

【００２９】そして、上記比較器ＣＭＰの非反転入力側
端子に、抵抗Ｒ１３を介して基準電圧Ｖrefが入力され
るとともに直列形態の抵抗Ｒ１４とスイッチトランジス
タＱｓとからなるプルダウン回路が接続され、前記スイ
ッチトランジスタＱｓのベースにインバータＧ２の出力
信号が抵抗Ｒ１５を介して帰還されるように構成されて
いる。また、上記時定数回路ＣＲＧは、上記比較器ＣＭ
Ｐの出力電圧Ｖｃｏｍを抵抗Ｒ１６を介してベースに受
け、エミッタが接地点に接続された制御用トランジスタ
Ｑ１と、該トランジスタＱ１のコレクタにスイッチＭＯ
ＳＦＥＴ Ｑ２を介して接続された定電流源Ｉ１と、上
記トランジスタＱ１のコレクタと接地点との間に接続さ
れた容量Ｃ２とにより構成され、上記ＭＯＳＦＥＴ Ｑ
２のゲートに前述のデータ受信回路６からのパルスφｉ
が入力され、Ｑ２と容量Ｃ２との接続ノードｎ２に前記
インバータＧ１の入力端子が接続されている。

【００３０】次に、上記パワーオンリセット発生回路４
の動作を図３のタイミングチャートを用いて説明する。

【００３１】電源電圧ＶDDが立ち上がり始めると、まず
比較器ＣＭＰが活性化されてその出力がハイレベルとな
ってトランジスタＱ１がオンされ、容量Ｃ２の電荷が引
き抜かれて、ノードｎ２の電位は接地電位とされる。従
って、このときインバータＧ１の出力はハイレベル、Ｇ
２の出力はロウレベルであり、比較器ＣＭＰの非反転入
力端子側のトランジスタＱｓはオフ状態とされ、非反転
入力端子には基準電圧Ｖrefがそのまま印加される。そ
して、電源電圧ＶDDがさらに上昇して抵抗Ｒ１１，Ｒ１
２によって分圧されたノードｎ１の電位が基準電圧Ｖre
fよりも高くなると、上記比較器ＣＭＰの出力Ｖｃｏｍ
がロウレベルに反転してトランジスタＱ１がオフされる
（図３のタイミングｔ１）。

【００３２】一方、スイッチＭＯＳＦＥＴ Ｑ２のゲー
トにはデータ受信回路６からクロック状のパルスφｉが
入って来るため、Ｑ２はオン、オフを繰り返し、Ｑ２が
オンしている間に定電流源Ｉ１から容量Ｃ２に電荷が流
れ込んで充電され、ノードｎ２の電位Ｖn2が徐々に上昇
する。このノードｎ２の電位Ｖn2がインバータＧ１の論
理しきい値よりも高くなる（図３のタイミングｔ２）
と、インバータＧ１の出力がハイレベルからロウレベル
に変化し、これがパワーオンリセット信号Ｐｏｎとして
次段のリセットパルス発生回路５に供給される。する
と、カウンタからなるリセットパルス発生回路５はクロ
ックパルスを計数し、所定数を計数すると出力がロウレ
ベルからハイレベルへ変化し（図３のタイミングｔ
３）、これがリセットパルスＰｒとしてマイクロコンピ
ュータチップ２０等へ出力される。

【００３３】また、インバータＧ１の出力がロウレベル
になると次段インバータＧ２の出力はハイレベルに変化
しこれによってトランジスタＱｓがオンされる。する
と、比較器ＣＭＰの非反転入力端子には基準電圧Ｖref
を抵抗Ｒ１３とＲ１４の比で分割した電圧Ｖｃが印加さ
れ、比較レベルがパワーオンリセット信号発生前よりも
強制的に低くされる。その結果、トランジスタＱｓがな
く基準電圧Ｖrefでのみ電源電圧レベルを判定する場合
には、図３の符号Ａのように、電源電圧ＶDDが判定レベ
ルＶｂ（＝Ｖｒｅｆ）以下に低下しただけで上記比較器
ＣＭＰの出力が反転してトランジスタＱｓがオンされ、
容量Ｃ２の電荷がディスチャージされてパワーオンリセ
ット信号Ｐｏｎがハイレベルに立ち上がってリセットパ
ルスＰｒを立ち下げてしまうものが、実施例の回路では
電源電圧ＶDDがＶｂよりも低いＶｃ以下に下がったとき
に初めて比較器ＣＭＰの出力が反転しパワーオンリセッ
ト信号Ｐｏｎがロウレベルに変化するようになる（図３
のタイミングｔ４）。

【００３４】従って、上記電圧Ｖｃがマイクロコンピュ
ータの動作安定電圧と一致するように抵抗Ｒ１３とＲ１
４の抵抗比を設定しておくことにより、電源電圧ＶDDが
充分に立ち上がってマイクロコンピュータが動作を開始
した後にカードがずれてリード・ライト装置との電磁結
合が緩くなり電源電圧ＶDDが低下したような場合に、電
源電圧がマイクロコンピュータの動作安定電圧Ｖｃより
も高ければリセットパルスＰｒが立ち下がってリセット
がかかるのを回避することができるようになる。つま
り、電源電圧ＶDDが図３に鎖線Ａで示すような変動をし
た場合、従来のパワーオンリセット発生回路ではパワー
オンリセット信号が立ち下がってマイクロコンピュータ
等に対してリセットがかかってしまうものが、上記実施
例のパワーオンリセット発生回路を使用した場合にはマ
イクロコンピュータ等にリセットがかからないようにさ
れる。なお、図３において、Ｖｄは実施例の回路が動作
する最低電圧レベルである。

【００３５】図４には、上記パワーオンリセット発生回
路４のより具体的な実施例回路が示されている。

【００３６】図４において、図２の回路と同一の回路部
分には同一の符号が付されている。この実施例の回路は
基本的な構成は図２の回路と同じであり、同様の作用効
果を有する。第１の実施例回路に加えてこの実施例で
は、比較器ＣＭＰの反転入力端子（−）と接地点との間
に電源電圧ＶDDからノイズを除去する容量Ｃ３が設けら
れている。そして、電源電圧ＶDDを分圧する抵抗Ｒ１
１，Ｒ１２はそれぞれ１０ｋΩ、９０ｋΩのような抵抗
値に設定され、容量Ｃ２は２５ｐＦのような容量値に設
定されている。

【００３７】比較器ＣＭＰは、ダーリントン接続された
入力トランジスタＱ１１，Ｑ１２とＱ１３，Ｑ１４、ア
クティブ負荷トランジスタＱ１５，Ｑ１６、出力エミッ
タ接地トランジスタＱ１７および定電流用トランジスタ
Ｑ２１〜Ｑ２４からなる差動増幅回路１１と、トランジ
スタＱ３１〜Ｑ４０からなり上記定電流用トランジスタ
Ｑ２１〜Ｑ２４にベースバイアス電圧を与えるバイアス
回路１２とから構成されている。時定数回路ＣＲＧを構
成する定電流源Ｉ１は、比較器ＣＭＰの非反転入力端子
に印加される基準電圧Ｖrefと同一の基準電圧がベース
に印加され所定の電流を流すトランジスタ Ｑ４１と、
このトランジスタＱ４１のコレクタ側に接続されカレン
トミラー回路を構成するＭＯＳＦＥＴ Ｑ４２，Ｑ４３
とから構成され、Ｑ４３のドレインが前記スイッチＭＯ
ＳＦＥＴ Ｑ２のドレインに接続されて容量Ｃ２をチャ
ージアップするための電流を与える。インバータＧ１は
直列形態のＭＯＳＦＥＴ Ｑ５１，Ｑ５２により、また
インバータＧ２は同じく直列形態のＭＯＳＦＥＴ Ｑ６
１，Ｑ６２によりそれぞれ構成されている。

【００３８】図５および図６には、図２のパワーオンリ
セット発生回路の変形例が示されている。

【００３９】このうち図５の実施例の回路は、図２の実
施例におけるバイポーラ・トランジスタＱｓ，Ｑ１の代
わりにＭＯＳＦＥＴを用いるようにしたもので、図２の
パワーオンリセット発生回路とほぼ同様の作用効果を有
する。Ｑｓ，Ｑ１としてＭＯＳＦＥＴを用いたことによ
り、ベース抵抗となる抵抗Ｒ１５，Ｒ１６は不要とな
る。また、インバータＧ１，Ｇ２も省略している。

【００４０】図６の実施例の回路は、図２の実施例にお
ける時定数回路ＣＲＧのＭＯＳＦＥＴ Ｑ２の代わりに
抵抗Ｒ１７を用い、チャージポンプ型時定数回路の代わ
りにＣＲ時定数回路としたもので、図２のパワーオンリ
セット発生回路とほぼ同様の作用効果を有する。

【００４１】以上説明したように上記実施例のパワーオ
ンリセット発生回路は、電源電圧を分圧する抵抗分圧回
路で分圧された電圧とバンドギャップ基準電圧発生回路
からの基準電圧とを比較する比較器の入力端子に抵抗を
介して基準電圧を入力するとともに直列形態の抵抗とス
イッチトランジスタとからなるプルダウン回路を接続
し、前記スイッチトランジスタを出力信号によって制御
して、パワーオンリセット信号発生後は上記抵抗によっ
て上記比較器の比較レベルをパワーオンリセット信号発
生前よりも強制的に低くするとともに、上記比較器の後
段に該比較器の出力をイネーブル信号とし、入力交流信
号を波形整形する受信回路もしくは入力回路からの信号
によって電源電圧による充電を開始する時定数回路と、
該時定数回路の充電電圧のレベルを判定して所定のレベ
ルになったときにパワーオンリセット信号を出力する論
理回路とを設けるようにしたので、半導体集積回路にお
いて温度変化や電源電圧の変動にかかわらず一定の電圧
を発生することができるバンドギャップ基準電圧発生回
路からの基準電圧に基づいてパワーオンリセット信号を
出力するため、電源電圧が所定のレベルに達したときに
正確にパワーオンリセット信号を発生することができる
とともに、パワーオンリセット信号発生後は比較器の比
較レベルを低くするため電源電圧が変動してもそれが許
容範囲内すなわち回路（マイクロコンピュータ等）の安
定動作レベル以上であればパワーオンリセット信号を発
生しないようにすることができる。また、上記比較器の
後段に該比較器の出力をイネーブル信号とする時定数回
路を設けているので、電源電圧が回路の安定動作レベル
を充分に超えてからパワーオンリセット信号を発生させ
ることができるという効果がある。

【００４２】上記時定数回路として、入力交流信号を波
形整形する受信回路もしくは入力回路からの信号によっ
てオン、オフ動作するスイッチと該スイッチがオンした
ときに電荷が注入される容量とからなるチャージポンプ
回路を用いるようにしたので、入力交流信号の強度すな
わち振幅に応じてチャージポンプ回路を充電動作させ、
電源電圧の立ち上がり速度に応じた適切なタイミングで
パワーオンリセット信号を出力させることができるとい
う効果がある。

【００４３】さらに、上記パワーオンリセット発生回路
の次段に上記パワーオンリセット信号発生後にクロック
発生回路からのクロック信号を計数し所定数以上になっ
たときにリセットパルスを出力するリセットパルス発生
回路を設けるようにしたので、クロック信号が確実に発
生した後にマイクロコンピュータ等に対するリセットパ
ルスを発生させることができ、マイクロコンピュータ等
の誤動作を防止することができるという効果がある。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば上記実施例では、パワーオンリ
セット発生回路の次段に該パワーオンリセット発生回路
で形成された信号に基づいてクロック信号を計数して所
定数を計数したときにリセットパルスを出力するリセッ
トパルス発生回路を設けているが、このリセットパルス
発生回路はデータ受信回路から出力されるパルスを計数
してリセットパルスを出力するように構成しても良い。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である電磁結
合の非接触型ＩＣカードに用いられるトランシーバＩＣ
におけるパワーオンリセット発生回路に適用した場合に
ついて説明したが、本発明は発明はそれに限定されるも
のでなく半導体集積回路におけるパワーオンリセット発
生回路一般に利用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４７】すなわち、電源電圧が所定のレベルに達し
たときに正確にパワーオンリセット信号を発生できると
ともに、電源電圧が変動しても許容範囲内であればパワ
ーオンリセット信号を発生しないようなパワーオンリセ
ット発生回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るパワーオンリセット発生回路を備
えた非接触型ＩＣカードに用いられるトランシーバ用Ｉ
Ｃの構成を示すブロック図である。

【図２】パワーオンリセット発生回路の実施例を示す回
路構成図である。

【図３】パワーオンリセット発生回路における電源電圧
と各部の信号波形を示す波形図である。

【図４】図２のパワーオンリセット発生回路の具体例を
示す回路図である。

【図５】パワーオンリセット発生回路の第２の実施例を
示す回路図である。

【図６】パワーオンリセット発生回路の第３の実施例を
示す回路図である。

【図７】本発明に先立って検討したパワーオンリセット
発生回路の構成例を示す回路図である。

【符号の説明】

Ｌ コイル １ 整流回路 ２ 電圧リミッタ回路（定電圧電源回路） ３ 電源安定化回路 ４ パワーオンリセット発生回路 ５ リセットパルス発生回路 ６ データ受信回路 ７ データ復調回路 ８ クロック発生回路 ９ データ送信回路 １０ トランシーバ用半導体集積回路 ２０ マイクロコンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大河原 浩 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 安藤 公明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電源電圧を分圧する抵抗分圧回路と、該
   分圧回路で分圧された電圧と基準電圧とを比較する比較
   器と、該比較器の基準電圧入力側端子に接続された入力
   抵抗と、上記基準電圧入力側端子と接地点との間に接続
   された直列形態の抵抗とスイッチトランジスタとからな
   るプルダウン回路と、上記比較器の出力によって徐々に
   電圧を立ち上げる時定数回路とを備え、パワーオンリセ
   ット信号出力後は上記プルダウン回路が動作されて上記
   比較器の基準電圧入力側端子に印加される電圧が下がる
   ように構成されてなることを特徴とするパワーオンリセ
   ット発生回路。
2. 【請求項２】 上記基準電圧はバンドギャップ基準電圧
   発生回路で発生された電圧であることを特徴とする請求
   項１に記載のパワーオンリセット発生回路。
3. 【請求項３】 上記時定数回路は、容量と、該容量に選
   択的に電荷を注入する第１のスイッチトランジスタと、
   上記容量の電荷を上記比較器の出力に応じて引き抜くた
   めの第２のスイッチトランジスタとにより構成されてい
   ることを特徴とする請求項１または２に記載のパワーオ
   ンリセット発生回路。
4. 【請求項４】 上記時定数回路の後段には、該時定数回
   路の充電電圧のレベルを判定して所定のレベルになった
   ときにパワーオンリセット信号を出力する論理回路が接
   続されていることを特徴とする請求項１、２または３に
   記載のパワーオンリセット発生回路。
5. 【請求項５】 電磁結合手段が接続される外部端子と、
   該外部端子に接続された電磁結合手段を介して入力され
   た交流電圧を整流して直流電圧を形成する整流回路と、
   該整流回路で形成された電圧から所定のレベルの電源電
   圧を形成する定電圧電源回路と、該定電圧電源回路で生
   成された電源電圧の立ち上がりを検出してパワーオンリ
   セット信号を形成する請求項１〜４に記載のパワーオン
   リセット発生回路とを備えてなることを特徴とするＩＣ
   カードのトランシーバ用半導体集積回路。
6. 【請求項６】 上記パワーオンリセット発生回路の次段
   に該パワーオンリセット発生回路で形成された信号に基
   づいてクロック信号の計数を開始して所定数を計数した
   ときにリセットパルスを出力するリセットパルス発生回
   路を備えてなることを特徴とする請求項５に記載のＩＣ
   カードのトランシーバ用半導体集積回路。
7. 【請求項７】 １枚のカード状基板上に、請求項６に記
   載のトランシーバ用半導体集積回路と、該半導体集積回
   路に接続された電磁結合手段と、マイクロコンピュータ
   チップとが搭載され、上記トランシーバ用半導体集積回
   路のパワーオンリセット発生回路からの信号に基づいて
   上記マイクロコンピュータチップに対するリセットパル
   スの供給が行なわれるとともに、上記マイクロコンピュ
   ータチップは上記トランシーバ用半導体集積回路を介し
   て外部装置との間のデータの送受信を行なうように構成
   されてなることを特徴とする非接触型ＩＣカード。