JPH10209782A - 電圧制限回路および半導体集積回路並びにｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】 電磁結合を使用した非接触型ＩＣカードに搭
載されているトランシーバ用半導体集積回路において、
消費電力および電力損失が少なくしかも高周波の入力信
号を電圧を制限して内部回路に伝達可能なデータ受信回
路（入力回路）を実現する。 【解決手段】 ベースに定電圧が印加されたバイポーラ
・トランジスタ（Ｑ１）のエミッタと交流信号が入力さ
れる端子（Ｔ１，Ｔ２）との間にダイオードＤ１を接続
して入力信号が所定レベル以上に上昇したときに入力端
子からの電流の流れ込みを防止するとともに、そのとき
内部回路に伝える信号のレベルを上記バイポーラ・トラ
ンジスタ（Ｑ１）のベース・エミッタ間接合でクランプ
するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おける入力信号の電圧制限回路に適用して有効な技術に
関し、特に非接触型ＩＣカードに用いられるトランシー
バ用半導体集積回路における信号受信回路に利用して有
効な技術に関する。

【０００２】

【従来の技術】非接触型ＩＣカードとして、コイルの相
互誘導現象を利用してデータの送受信および電力の供給
を受けるようにしたものが提案されている。かかる非接
触型ＩＣカードに用いられるトランシーバ用半導体集積
回路においては、電磁結合を使用してコイルを介して入
力される交流信号から電源電圧および受信データ信号が
生成される。かかるトランシーバ用半導体集積回路にお
いては、コイルが結合される外部端子にダイオードブリ
ッジからなる整流回路が接続され、この整流回路によっ
て６〜２０ＶのようなＩＣにとっては比較的高い電圧が
発生される。またコイルが結合される外部端子には、入
力信号からデータ信号を抽出する受信回路も接続され
る。そのため、上記整流回路で生成された高電圧が受信
回路にも印加されることとなる。従って、ＩＣの内部回
路がＭＯＳＦＥＴのような低耐圧の素子で構成される場
合、上記のような高い電圧が受信回路を介して内部回路
に伝達されると素子が破壊されるおそれがある。

【０００３】そこで、本発明者等は入力信号の電圧を制
限して内部回路へ伝達する電圧制限回路について検討し
た。従来、上記のような電圧制限回路としては、例えば
図７（ａ），（ｂ）に示すような回路があった。

【０００４】このうち、図７（ａ）に示す回路は、コイ
ルが接続される外部端子Ｔと接地点との間に直列に接続
された抵抗Ｒ１，Ｒ２と、抵抗Ｒ１，Ｒ２の接続ノード
ｎ０に入力端子が接続されたインバータＧ１と、内部回
路の電源電圧ＶDDと上記ノードｎ０との間に接続された
ダイオードＤ０とにより構成され、インバータＧ１の入
力電位をＶDDよりもダイオードの順方向電圧分高い電位
（ＶDD＋Ｖth）にクランプするようにしたものである。

【０００５】一方、図７（ｂ）に示す回路は、入力信号
Ｖｉｐを高耐圧のバイポーラトランジスタからなるコン
パレータＣＭＰで受けて出力電圧を制限して次段の低耐
圧のＭＯＳＦＥＴからなるインバータＧ１に伝えるよう
にしたものである。

【０００６】

【発明が解決しようとする課題】図７（ａ）の回路にあ
っては、ノードｎ０に接続される抵抗Ｒ１，Ｒ２、ダイ
オードＤ０の寄生容量およびインバータＧ１を構成する
ＭＯＳＦＥＴのゲート容量等の寄生容量Ｃisと抵抗Ｒ１
とによってロウパスフィルタが構成されるため、高い周
波数の入力信号を伝達できるようにするには抵抗Ｒ１，
Ｒ２を小さくしなければならない。しかるに、抵抗Ｒ
１，Ｒ２の抵抗値を小さくすると抵抗Ｒ１，Ｒ２を貫通
して流れる入力電流が増加して電力損失が多くなるとい
う欠点がある。電力供給とデータ送信とを共通のコイル
を用いて行なう非接触型ＩＣカード用の半導体集積回路
においては受信回路側での電力損失をできるだけ抑える
ことが望まれる。また、図７（ａ）の回路においては、
ダイオードＤ０を通してＭＯＳＦＥＴ回路側の電源電圧
であるＶDDに電流が流れ込んで電源電圧変動を引き起こ
し、回路の誤動作につながるおそれもある。

【０００７】一方、図７（ｂ）の回路にあっては、コン
パレータＣＭＰを構成する素子の数が１０〜１５個と多
くしかもバイポーラトランジスタはＭＯＳＦＥＴよりも
素子サイズが大きいため、受信回路の占有面積が大きく
なってしまうとともに、コンパレータ自身の消費電流も
かなり大きくなって１つのコイルで電力の供給とデータ
の送信を受ける非接触型ＩＣカードに用いられるトラン
シーバ用半導体集積回路には不利であることが明らかに
なった。

【０００８】本発明の目的は、電磁結合を使用した非接
触型ＩＣカードに搭載されるトランシーバ用半導体集積
回路において、消費電力および電力損失が少なくしかも
高周波の入力信号を電圧を制限して内部回路に伝達可能
なデータ受信回路（入力回路）を提供することにある。

【０００９】本発明の他の目的は、電源電圧への影響を
防止できるようなデータ受信回路を提供することにあ
る。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、ベースに定電圧が印加されたバ
イポーラ・トランジスタのエミッタと交流信号が印加さ
れる入力端子との間に、入力端子側から見て逆向きとな
るようにダイオードを接続して入力信号が所定レベル以
上に上昇したときに入力端子からの電流の流れ込みを防
止するとともにそのとき内部回路に伝える信号のレベル
を上記バイポーラ・トランジスタのベース・エミッタ間
接合でクランプするようにしたものである。

【００１３】また、望ましくは上記トランジスタのエミ
ッタ端子にカレントミラー回路を接続する。

【００１４】上記した手段によれば、ベース定電圧が印
加されたバイポーラ・トランジスタによって内部回路に
耐圧以上の電圧の信号が伝達されて素子が破壊されるの
を防止することができるとともに、入力端子に接続され
たダイオードによって入力信号が所定レベル以上に上昇
したときに入力端子からの電流の流れ込みを防止し、入
力回路での消費電力を抑えることができる。また、上記
トランジスタのベースに印加される定電圧が内部回路の
電源電圧である場合にも、上記ダイオードを介して流れ
込んだ電流の大部分は上記バイポーラ・トランジスタの
ベースではなくコレクタ側に流れるので、内部回路の電
源電圧に対する影響を小さくすることができる。

【００１５】また、上記トランジスタのエミッタ端子に
カレントミラー回路を接続するようにした場合には、入
力信号が立ち下がるときに上記ダイオードを介して外部
へ流れ出す電流をカレントミラー回路によって押さえる
ことができるとともに、カレントミラー回路によって強
制的に電流を流しているため電流経路の切り換わりが円
滑に行なわれ、出力波形の立上り立下りが急峻になる。

【００１６】

【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。

【００１７】図１は本発明に係る電圧制限回路を備えた
非接触型ＩＣカードに用いられるトランシーバ用ＩＣ１
０の構成およびこれを搭載したＩＣカード全体の概略構
成を示すブロック図である。

【００１８】この実施例のトランシーバ用ＩＣを搭載し
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。

【００１９】上記マイクロコンピュータチップ２０は記
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。

【００２０】特に制限されないが、トランシーバ用ＩＣ
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。

【００２１】１はトランシーバ用ＩＣ１０の外部端子Ｔ
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。

【００２２】４は上記電源安定化回路３から出力される
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述のＰＬＬ回路からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。

【００２３】６は上記コイル接続用外部端子Ｔ１，Ｔ２
に接続され入力交流信号を波形整形して出力するデータ
受信回路、７は波形整形された信号から「０」，「１」
のデータを再生するデータ復調回路で、復調されたデー
タは外部端子Ｔ６よりマイクロコンピュータチップ２０
へ出力される。この実施例のトランシーバ用ＩＣは、特
に制限されないが、ＰＳＫ（Phase Shift Keying）変調
された信号の位相変化を検出してデータを復調するよう
に構成されている。上記データ復調回路７は、例えば後
述のクロック発生回路から供給されるクロック信号に同
期して、上記データ受信回路６から出力された信号をラ
ッチするフリップフロップ等により構成することができ
る。

【００２４】８は上記データ受信回路６で波形整形され
た信号に基づいて入力交流信号に含まれている４．９１
ＭＨｚの周波数の基準クロック信号に同期したクロック
信号ＣＬＫを発生するクロック発生回路で、発生された
クロックＣＬＫはチップ内のリセットパルス発生回路５
や外部端子Ｔ７を介してチップ外部のマイクロコンピュ
ータ２０等へ供給される。９は外部端子Ｔ８を介してマ
イクロコンピュータチップ２０より入力されるシリアル
送信データに基づいて、外部端子Ｔ９，Ｔ１０にドレイ
ン端子が接続されているドライブＭＯＳＦＥＴ Ｑｄ
１，Ｑｄ２をオン、オフ駆動して、コンデンサＣｔ１，
Ｃｔ２とコイルＬとからなる共振回路を共振状態および
非共振状態に切り換えることでデータを送信するバッフ
ァ回路等からなるデータ送信回路である。

【００２５】この実施例のＰＬＬ回路からなる上記クロ
ック発生回路８は、外部から入力された交流信号から抽
出された基準クロック信号ＣＫinと帰還クロック信号Ｃ
Ｋｆの位相差を検出する位相比較器８０と、抵抗Ｒ１，
Ｒ２と容量Ｃ１とからなり位相差に応じた制御電圧Ｖｃ
ｏを発生するループフィルタ８３と、このループフィル
タ８３からの制御電圧Ｖｃｏに応じた周波数で発振する
電圧制御発振器８４と、上記ループフィルタ８３の出力
電圧Ｖｃｏを監視してＰＬＬの誤ロックを防止する信号
および発振器の発振許容信号を形成して上記チャージポ
ンプ８２及び電圧制御発振器８４に供給する誤ロック防
止回路８５と、上記電圧制御発振器８４の発振信号を分
周する分周器８６とにより構成されている。

【００２６】上記分周器８６より出力されたクロック信
号ＣＬＫは帰還クロックＣＫｆとして上記位相比較器８
１に帰還されるとともに、システムクロックとして上記
データ復調回路７およびリセットパルス発生回路５並び
に外部のマイクロコンピュータチップ２０に対して供給
される。

【００２７】図２には、上記データ受信回路６の実施例
が示されている。

【００２８】この実施例のデータ受信回路６は、電圧制
限回路６１と出力段６２とからなる。電圧制限回路６１
は、電源電圧Ｖccと接地点との間に直列に接続された一
対のｐｎｐ型バイポーラ・トランジスタＱ１，Ｑ２と、
ベースとコレクタが結合されかつベースが前記トランジ
スタＱ２のベースに共通接続されてカレントミラー回路
を構成するｐｎｐ型バイポーラトランジスタＱ３と、こ
のトランジスタＱ３のコレクタと接地点との間に接続さ
れた定電流源Ｉ０と、コイルＬが接続される外部端子Ｔ
１（またはＴ２）にカソードが接続されかつ上記トラン
ジスタＱ１のエミッタ端子にアノードが接続されたダイ
オードＤ１とから構成されている。

【００２９】また、出力段６２は、電源電圧ＶDDと接地
点との間に直列に接続されたＭＯＳＦＥＴ Ｑ４とＱ５
とからなるＣＭＯＳインバータにより構成され、上記ト
ランジスタＱ１のエミッタ電圧がＭＯＳＦＥＴ Ｑ４，
Ｑ５のゲート端子に印加されるように構成されている。
そして、上記電圧制限回路６１のトランジスタＱ１のベ
ースに上記ＣＭＯＳインバータからなる出力段６２の電
源電圧ＶDDが印加されている。

【００３０】なお、バイポーラ・トランジスタで構成さ
れている上記電圧制限回路６１の電源電圧Ｖccは前記電
圧リミッタ回路２で発生される６〜２０Ｖの高い電圧で
あり、ＣＭＯＳインバータからなる出力段６２の電源電
圧ＶDDは電源安定化回路３で発生される３．３Ｖのよう
な低くて安定した電圧である。

【００３１】次に、上記電圧制限回路６１の動作を図３
の波形図を参照しながら説明する。トランジスタＱ２，
Ｑ３はカレントミラー回路を構成しており、Ｑ３のコレ
クタには定電流源Ｉ０が接続されているので、Ｑ３に流
れるコレクタ電流ｉ０と同一の電流がＱ２に流れる。端
子Ｔ１（Ｔ２）の電圧が接地電位（０Ｖ）よりも充分に
低いときはトランジスタＱ１はカットオフ状態となり、
ダイオードＤ１が順方向にバイアスされるためトランジ
スタＱ２の電流ｉ０はダイオードＤ１および端子Ｔ１
（Ｔ２）を介してコイルＬに流れ込み、ノードｎ１の電
位は接地電位近くまで下がっている。そして、端子Ｔ１
（Ｔ２）の電位が接地電位近くまで上昇すると、このと
きまだダイオードＤ１はオンしていて電流はコイルＬに
向かって流れ続け、ノードｎ１の電位は端子Ｔ１（Ｔ
２）の電位に追従してそれよりもダイオードの順方向電
圧Ｖｔｈ分だけ高い電圧のまま上昇する。

【００３２】そして、端子Ｔ１（Ｔ２）の電圧がＶDD
（３．３Ｖ）よりも高くなると、ダイオードＤ１は逆方
向にバイアスされるためコイルＬに向かう電流が遮断さ
れ、トランジスタＱ２に流れるコレクタ電流ｉ０はトラ
ンジスタＱ１に流れるようになり、これによってノード
ｎ１の電位はＱ１のエミッタ・ベース間のＰＮ接合によ
ってＱ１のベース電圧すなわちＶDDよりもベース・エミ
ッタ間電圧ＶBE（約０．７Ｖ）だけ高い電圧（約４Ｖ）
にクランプされる。これによって、後段のＣＭＯＳイン
バータからなる出力段６２には４Ｖ以上の高電圧が印加
されなくなり、出力段を構成するＭＯＳＦＥＴのゲート
絶縁破壊等が回避される。

【００３３】また、図２の回路においてはトランジスタ
Ｑ２の代わりに抵抗を用いることも考えられるが、この
実施例ではカレントミラー回路（Ｑ２，Ｑ３）を設けて
電流を流しているので、電流経路がダイオードＤ１から
トランジスタＱ１へ切り換わるときおよびその逆に切り
換わるときに電流の切り換わりが抵抗を用いる場合に比
べて急速に行なえ、ノードｎ１の電圧波形も急峻になる
という利点がある。さらに、Ｑ２の代わりに抵抗を用い
る場合にはダイオードＤ１を介してコイルＬへ電流が流
れ込むときの電流が大きくなってしまうが、この実施例
ではコイルへ流れ込む電流をカレントミラー回路によっ
て定電流源Ｉ０により決まる電流に抑えることができ
る。

【００３４】しかも、上記ダイオードＤ１の逆方向耐圧
を、この実施例においては２０Ｖ以上に設定しておけ
ば、ダイオードＤ１を介してコイルＬの側からトランジ
スタＱ１へ流れ込む電流も防止できるので、電力損失も
少なくなる。さらに、トランジスタＱ１のベース・エミ
ッタ接合によりノードｎ１の電位にクランプがかかると
きには、ダイオードＤ１が遮断状態であるため、図７
（ａ）のような回路のように入力端子からＣＭＯＳ回路
の電源電圧ＶDDへ電流が流れ込まないので、電源電圧変
動を引き起こすこともない。従って、この実施例におい
ては、電源ノイズによる回路の誤動作も低減される。ま
た、この実施例の電圧制限回路６１は、図７（ｂ）のコ
ンパレータを使用した回路に比べて構成トランジスタ数
が４個と少ないため占有面積も少なくて済むという利点
がある。

【００３５】図４には、図２におけるデータ受信回路６
の具体的な回路例が示されている。図４において、図２
の回路と同一の回路部分には同一の符号が付されてい
る。この実施例では、図２の電圧制限回路６１のダイオ
ードＤ１としてｎｐｎ型バイポーラ・トランジスタのベ
ース・エミッタ間接合を用いるようにしており、図２の
回路と同様の作用効果を有する。また、この実施例で
は、出力段６２として３個のＣＭＯＳインバータＧ１，
Ｇ２，Ｇ３を縦続接続したものを使用している。これに
よって、立ち上がりおよび立ち下がりがより急峻なパル
ス信号を形成して出力することができる。この実施例に
おいて、符号Ａが付されている部分は高耐圧の素子で構
成された回路である。なお、定電流源Ｉ０は、ベースに
定電圧Ｖｃｓが印加されたｎｐｎ型バイポーラ・トラン
ジスタＱ０とそのエミッタに接続された抵抗Ｒ０とで構
成されている。

【００３６】図５には、データ受信回路６の第２の実施
例が示されている。

【００３７】この実施例は電源電圧ＶccおよびＶDDが負
電源の場合の実施例であり、図２の実施例におけるｐｎ
ｐ型バイポーラトランジスタＱ１，Ｑ２の代わりにｎｐ
ｎ型バイポーラトランジスタを用いるとともに、ダイオ
ードＤ１の向きを図２とは逆にして接続したものであ
り、第１の実施例の回路とクランプするときの電流の向
きは異なるが同様の作用効果を有する。

【００３８】図６には、データ受信回路６の第３の実施
例が示されている。

【００３９】この実施例は図２の実施例におけるトラン
ジスタＱ１のベースに印加される電圧としてＶDDの代わ
りにＶ、DDを抵抗Ｒ１とＲ２の比で分割した電圧を印加
するようにしたものである。これによって、電流経路が
切り換わるときの電源電圧ＶDDへの影響を小さくするこ
とができるとともに、トランジスタＱ１のバイアス条件
も任意に設定することができるという利点がある。

【００４０】以上説明したように上記実施例は、ベース
に定電圧が印加されたバイポーラ・トランジスタのエミ
ッタと交流信号が印加される入力端子との間に、入力端
子側から見て逆向きとなるようにダイオードを接続して
入力信号が所定レベル以上に上昇したときに入力端子か
らの電流の流れ込みを防止するとともにそのとき内部回
路に伝える信号のレベルを上記バイポーラ・トランジス
タのベース・エミッタ間接合でクランプするようにした
ので、ベース定電圧が印加されたバイポーラ・トランジ
スタによって内部回路に耐圧以上の電圧の信号が伝達さ
れて素子が破壊されるのを防止することができるととも
に、入力端子に接続されたダイオードによって入力信号
が所定レベル以上に上昇したときに入力端子からの電流
の流れ込みを防止し、入力回路での消費電力を抑えるこ
とができる。また、上記トランジスタのベースに印加さ
れる定電圧が内部回路の電源電圧である場合にも、上記
ダイオードを介して流れ込んだ電流の大部分は上記バイ
ポーラ・トランジスタのベースではなくコレクタ側に流
れるので、内部回路の電源電圧に対する影響を小さくす
ることができ、これによって内部回路の誤動作を低減す
ることができるという効果がある。

【００４１】また、上記トランジスタのエミッタ端子に
カレントミラー回路を接続するようにしたので、入力信
号が立ち下がるときに上記ダイオードを介して外部へ流
れ出す電流をカレントミラー回路によって押さえること
ができるとともに、カレントミラー回路によって強制的
に電流を流しているため電流経路の切り換わりが円滑に
行なわれ、出力波形の立上り立下りが急峻になり、これ
によって周波数の高い交流信号の入力が可能になるとい
う効果がある。

【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば電圧制限回路６１と出力段６２
との間にレベル変換ないしはレベルシフト回路を設ける
ようにしても良い。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である電磁結
合の非接触型ＩＣカードに用いられるトランシーバＩＣ
における入力信号の電圧制限回路に適用した場合につい
て説明したが、本発明は内部回路の電源電圧よりも振幅
の大きな交流信号が入力される半導体集積回路一般に利
用することができる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４５】すなわち、消費電力および電力損失が少な
くしかも高周波の入力信号を電圧を制限して内部回路に
伝達可能な入力回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る電圧制限回路を備えた非接触型Ｉ
Ｃカードに用いられるトランシーバ用ＩＣの構成を示す
ブロック図である。

【図２】データ受信回路の実施例を示す回路構成図であ
る。

【図３】データ受信回路における入出力信号波形を示す
波形図である。

【図４】図２のデータ受信回路の具体的な回路例を示す
回路図である。

【図５】データ受信回路の第２の実施例を示す回路図で
ある。

【図６】データ受信回路の第３の実施例を示す回路図で
ある。

【図７】本発明に先立って検討した電圧制限回路の構成
例を示す回路図である。

【符号の説明】

Ｌ コイル １ 整流回路 ２ 電圧リミッタ ３ 電源安定化回路 ４ パワーオンリセット発生回路 ５ リセットパルス発生回路 ６ データ受信回路 ７ データ復調回路 ８ クロック発生回路 ９ データ送信回路 ６１ 電圧制限回路 ６２ 出力段（ＣＭＯＳインバータ） ２０ マイクロコンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 角田 尚隆 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 安藤 公明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ベースに定電圧が印加されコレクタが接
   地されたバイポーラ・トランジスタと、該トランジスタ
   のエミッタと交流信号が入力される端子との間に接続さ
   れたダイオードと、上記トランジスタのエミッタ端子に
   接続された負荷手段とを備えてなることを特徴とする電
   圧制限回路。
2. 【請求項２】 上記負荷手段はカレントミラー回路であ
   ることを特徴とする請求項１に記載の電圧制限回路。
3. 【請求項３】 上記トランジスタのベースに印加される
   上記定電圧は、上記トランジスタよりも耐圧の低い素子
   で構成された内部回路用の電源電圧であることを特徴と
   する請求項１または２に記載の電圧制限回路。
4. 【請求項４】 上記トランジスタのベースに印加される
   上記定電圧は、内部回路用の電源電圧を直列抵抗で分割
   した電圧であることを特徴とする請求項１または２に記
   載の電圧制限回路。
5. 【請求項５】 電磁結合手段が接続される外部端子と、
   該外部端子に接続された電磁結合手段を介して入力され
   た交流信号を波形整形して内部回路に伝達する請求項１
   〜４に記載の電圧制限回路と、上記電磁結合手段を介し
   て入力された交流信号を整流して電源電圧を生成する電
   源電圧発生回路とを備えてなることを特徴とするＩＣカ
   ードのトランシーバ用半導体集積回路。
6. 【請求項６】 １枚のカード状基板の上に、請求項５に
   記載のトランシーバ用半導体集積回路と、該半導体集積
   回路に接続された電磁結合手段と、マイクロコンピュー
   タチップとが搭載され、上記トランシーバ用半導体集積
   回路の電源電圧発生回路から上記マイクロコンピュータ
   チップに対して電源電圧の供給が行なわれるとともに、
   上記マイクロコンピュータチップは上記トランシーバ用
   半導体集積回路を介して外部装置との間のデータの送受
   信を行なうように構成されてなることを特徴とする非接
   触型ＩＣカード。