JPH10207690A - 加算器回路とそのための方法 - Google Patents
加算器回路とそのための方法Info
- Publication number
- JPH10207690A JPH10207690A JP10001312A JP131298A JPH10207690A JP H10207690 A JPH10207690 A JP H10207690A JP 10001312 A JP10001312 A JP 10001312A JP 131298 A JP131298 A JP 131298A JP H10207690 A JPH10207690 A JP H10207690A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- value
- signal
- sum
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 データ処理システム中の加算器回路の電力消
費を減らす。 【解決手段】 加算器が（３００）、電力を保存するた
めに符号化された出力を生成する。具体的に言うと、加
算器は、データ処理システム内の導電線上で１時に２ビ
ットごとに１ビットだけが駆動される「Ｂ２」符号化さ
れた出力を供給する。２進入力をエンコーダ（８００、
３０４）によって符号化して、複数のビットを生成す
る。複数のビットを連結して、複数の和の値を形成す
る。複数の和の値の一部を、キャリー・キル信号、キャ
リー生成信号およびキャリー伝播信号の論理値に応答し
て選択的に出力する。
費を減らす。 【解決手段】 加算器が（３００）、電力を保存するた
めに符号化された出力を生成する。具体的に言うと、加
算器は、データ処理システム内の導電線上で１時に２ビ
ットごとに１ビットだけが駆動される「Ｂ２」符号化さ
れた出力を供給する。２進入力をエンコーダ（８００、
３０４）によって符号化して、複数のビットを生成す
る。複数のビットを連結して、複数の和の値を形成す
る。複数の和の値の一部を、キャリー・キル信号、キャ
リー生成信号およびキャリー伝播信号の論理値に応答し
て選択的に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的には加算器
回路に関し、具体的には、符号化された出力を提供する
加算器回路に関する。
回路に関し、具体的には、符号化された出力を提供する
加算器回路に関する。
【０００２】
【従来の技術】加算器は、算術加算を実行する回路とし
て、データ処理技術で周知である。通常、このような加
算器は、全加算器回路実施態様と共に「キャリー」情報
を使用して２進出力を生成するために２進入力を使用す
るか、「キャリー」情報を使用せずに半加算器回路実施
態様を用いることによって、この加算演算を実行する。
て、データ処理技術で周知である。通常、このような加
算器は、全加算器回路実施態様と共に「キャリー」情報
を使用して２進出力を生成するために２進入力を使用す
るか、「キャリー」情報を使用せずに半加算器回路実施
態様を用いることによって、この加算演算を実行する。
【０００３】データ処理技術で既知の全加算器回路およ
び半加算器回路とほぼ同一の形式を使用して、多重ビッ
ト加算器回路を作ることができる。多重ビット加算器の
場合、一般的な実施態様では、２進入力を組み合わせ
て、「キャリー生成」（Ｃg）、「キャリー伝播」
（Ｃp）および「キャリー・キル」（「キャリー・ゼ
ロ」とも称する（ＣkまたはＣz）を形成し、これらによ
って、「キャリー・アウト」信号の生成が簡単になる。
これらの信号を表す一般的な式の組は次のとおりであ
る。
び半加算器回路とほぼ同一の形式を使用して、多重ビッ
ト加算器回路を作ることができる。多重ビット加算器の
場合、一般的な実施態様では、２進入力を組み合わせ
て、「キャリー生成」（Ｃg）、「キャリー伝播」
（Ｃp）および「キャリー・キル」（「キャリー・ゼ
ロ」とも称する（ＣkまたはＣz）を形成し、これらによ
って、「キャリー・アウト」信号の生成が簡単になる。
これらの信号を表す一般的な式の組は次のとおりであ
る。
【０００４】Ｃg（ｉ）＝Ａ（ｉ） ＡＮＤ Ｂ
（ｉ）； Ｃp（ｉ）＝Ａ（ｉ） ＸＯＲ Ｂ（ｉ）；
（ｉ）； Ｃp（ｉ）＝Ａ（ｉ） ＸＯＲ Ｂ（ｉ）；
【数１】
【０００５】Ｃg、ＣpおよびＣk信号を使用する全加算
器Ｓｕｍ（和）ビットの形成は、次のように表すことが
できる。 Sum(i)={Carry In(i) AND [Ck(i) OR Cg(i)]} OR Cp(i)
器Ｓｕｍ（和）ビットの形成は、次のように表すことが
できる。 Sum(i)={Carry In(i) AND [Ck(i) OR Cg(i)]} OR Cp(i)
【０００６】Ｃａｒｒｙ Ｉｎ（ｉ）信号を生成するた
めに、次の形の再帰式を使用する。 Carry In(i)=Cg(i-1) OR Cp(i-1) AND [Cg(i-2) OR C
p(i-2) AND {}] ここで、「Ｃg（） ＯＲ Ｃp（） ＡＮＤ」がＣａｒ
ｒｙ Ｉｎ信号に戻る再帰になり、上の式の「｛｝」に
置かれることになる。連続する全加算器のそれぞれの
「Ｃａｒｒｙ Ｉｎ（ｉ）」項を実施するための、多数
の異なる回路が存在する。
めに、次の形の再帰式を使用する。 Carry In(i)=Cg(i-1) OR Cp(i-1) AND [Cg(i-2) OR C
p(i-2) AND {}] ここで、「Ｃg（） ＯＲ Ｃp（） ＡＮＤ」がＣａｒ
ｒｙ Ｉｎ信号に戻る再帰になり、上の式の「｛｝」に
置かれることになる。連続する全加算器のそれぞれの
「Ｃａｒｒｙ Ｉｎ（ｉ）」項を実施するための、多数
の異なる回路が存在する。
【０００７】上で述べた加算器ならびに従来技術システ
ムで実施される他の種類の加算器は、全般的に２進出力
を提供することに留意されたい。ＢＣＤ加算器および２
進加算器に関する情報については、米国特許第５００７
０１０号明細書および米国特許第５４５０３４０号明細
書を参照されたい。２進数の真／補数出力の場合、加算
器の動作中に１ビットが論理ハイのレベルに駆動され
る。この要件は、いくつかのデータ処理応用例で過度な
電力消費をもたらす。というのは、動作中に何回も複数
のデータ線を論理ハイのレベルに駆動しなければならな
いからである。
ムで実施される他の種類の加算器は、全般的に２進出力
を提供することに留意されたい。ＢＣＤ加算器および２
進加算器に関する情報については、米国特許第５００７
０１０号明細書および米国特許第５４５０３４０号明細
書を参照されたい。２進数の真／補数出力の場合、加算
器の動作中に１ビットが論理ハイのレベルに駆動され
る。この要件は、いくつかのデータ処理応用例で過度な
電力消費をもたらす。というのは、動作中に何回も複数
のデータ線を論理ハイのレベルに駆動しなければならな
いからである。
【０００８】
【発明が解決しようとする課題】電力消費は、現在のポ
ータブル・データ処理応用例でますます重要になってい
るので、加算器など、データ処理システムで一般的に使
用される要素によって消費される電力は、ますます重要
になる。したがって、そのようなデータ処理システムの
加算器回路の電力消費を減らすことが望ましい。
ータブル・データ処理応用例でますます重要になってい
るので、加算器など、データ処理システムで一般的に使
用される要素によって消費される電力は、ますます重要
になる。したがって、そのようなデータ処理システムの
加算器回路の電力消費を減らすことが望ましい。
【０００９】
【課題を解決するための手段】前に述べた必要は、本発
明によって満たされる。したがって、第１の形態では、
加算演算の結果を生成するための加算器が提供される。
この加算器には、キャリー信号を受け取るための入力回
路が含まれる。エンコーダを入力回路に接続して、キャ
リー信号を受け取る。このエンコーダは、第１の符号化
された和の値を提供して、キャリー信号に応答する加算
演算の結果を生成する。
明によって満たされる。したがって、第１の形態では、
加算演算の結果を生成するための加算器が提供される。
この加算器には、キャリー信号を受け取るための入力回
路が含まれる。エンコーダを入力回路に接続して、キャ
リー信号を受け取る。このエンコーダは、第１の符号化
された和の値を提供して、キャリー信号に応答する加算
演算の結果を生成する。
【００１０】第２の形態では、和を生成するために第１
の値と第２の値を加算する方法が提供される。この方法
には、第１の値および第２の値に応答してキャリー値を
生成するステップと、第１の符号化された和を生成する
ために第１符号化技法を使用してキャリー値を符号化す
るステップが含まれる。第１の符号化された和は、出力
回路に選択的に供給される。
の値と第２の値を加算する方法が提供される。この方法
には、第１の値および第２の値に応答してキャリー値を
生成するステップと、第１の符号化された和を生成する
ために第１符号化技法を使用してキャリー値を符号化す
るステップが含まれる。第１の符号化された和は、出力
回路に選択的に供給される。
【００１１】さらに、第３の形態では、第１の値と第２
の値を受け取るための、キャリー信号を生成する論理回
路と、加算器回路とを含む加算器システムが提供され
る。加算器回路には、キャリー信号の第１の部分を受け
取り、第１キャリー生成信号を生成するために論理回路
に接続される第１キャリー論理回路が含まれる。第２キ
ャリー論理回路が、キャリー信号の第２の部分を受け取
り、第２キャリー生成信号を生成するために論理回路に
接続される。第１エンコーダが、キャリー信号の第３の
部分を受け取り、第１の符号化された和と増分された第
１の符号化された和を生成するために、論理回路に接続
される。第２エンコーダが、キャリー信号の第４の部分
を受け取り、第２の符号化された和と増分された第２の
符号化された和を生成するために、論理回路に接続され
る。第１マルチプレクサが、第１キャリー生成信号を受
け取るために第１キャリー論理回路に接続され、第１の
符号化された和と増分された第１の符号化された和を受
け取るために第１エンコーダに接続される。第１マルチ
プレクサは、結果の第１の部分を生成する。第２マルチ
プレクサが、第２のキャリー生成信号を受け取るために
第２キャリー論理回路に接続され、第２の符号化された
和と増分された第２の符号化された和を受け取るために
第２エンコーダに接続される。第２マルチプレクサは、
結果の第２の部分を生成する。
の値を受け取るための、キャリー信号を生成する論理回
路と、加算器回路とを含む加算器システムが提供され
る。加算器回路には、キャリー信号の第１の部分を受け
取り、第１キャリー生成信号を生成するために論理回路
に接続される第１キャリー論理回路が含まれる。第２キ
ャリー論理回路が、キャリー信号の第２の部分を受け取
り、第２キャリー生成信号を生成するために論理回路に
接続される。第１エンコーダが、キャリー信号の第３の
部分を受け取り、第１の符号化された和と増分された第
１の符号化された和を生成するために、論理回路に接続
される。第２エンコーダが、キャリー信号の第４の部分
を受け取り、第２の符号化された和と増分された第２の
符号化された和を生成するために、論理回路に接続され
る。第１マルチプレクサが、第１キャリー生成信号を受
け取るために第１キャリー論理回路に接続され、第１の
符号化された和と増分された第１の符号化された和を受
け取るために第１エンコーダに接続される。第１マルチ
プレクサは、結果の第１の部分を生成する。第２マルチ
プレクサが、第２のキャリー生成信号を受け取るために
第２キャリー論理回路に接続され、第２の符号化された
和と増分された第２の符号化された和を受け取るために
第２エンコーダに接続される。第２マルチプレクサは、
結果の第２の部分を生成する。
【００１２】前述は、以下の本発明の詳細な説明をより
よく理解できるように、本発明の特徴および技術的長所
をかなり大まかに示したものである。本発明の追加の特
徴および長所は、以下で説明され、これが本発明の請求
の対象を形成する。
よく理解できるように、本発明の特徴および技術的長所
をかなり大まかに示したものである。本発明の追加の特
徴および長所は、以下で説明され、これが本発明の請求
の対象を形成する。
【００１３】
【発明の実施の形態】加算器は、データ処理技術で周知
であり、ほとんどのデータ処理応用例に一体化されてい
る。ほとんどの従来技術の加算器回路の実施態様には、
出力が２進形式で供給されるという要件が備わってい
る。この２進形式は、周知であり、一般に使用されてい
るが、データ処理システム内の導電線上で複数のビット
が同時に駆動されることを必要とする。このような複数
ビットの同時イネーブルは、現在のポータブル・データ
処理応用例では限られた資源になる可能性がある電力を
さらに必要とする。本発明は、このような従来技術の加
算器回路に関連する制限を有しない加算器を実施する。
具体的にいうと、本発明の加算器は、データ処理システ
ム内の導電線上で１時に１ビットだけが駆動される「Ｂ
２」符号化出力を提供する。１時に１ビットだけがアサ
ートされるので、電力が保存される。本発明の加算器で
は、「Ｂ２」形式への符号化が、加算器自体の中に含ま
れ、符号化論理段が除去される。「Ｂ２」符号化方式
を、下の表に示す。
であり、ほとんどのデータ処理応用例に一体化されてい
る。ほとんどの従来技術の加算器回路の実施態様には、
出力が２進形式で供給されるという要件が備わってい
る。この２進形式は、周知であり、一般に使用されてい
るが、データ処理システム内の導電線上で複数のビット
が同時に駆動されることを必要とする。このような複数
ビットの同時イネーブルは、現在のポータブル・データ
処理応用例では限られた資源になる可能性がある電力を
さらに必要とする。本発明は、このような従来技術の加
算器回路に関連する制限を有しない加算器を実施する。
具体的にいうと、本発明の加算器は、データ処理システ
ム内の導電線上で１時に１ビットだけが駆動される「Ｂ
２」符号化出力を提供する。１時に１ビットだけがアサ
ートされるので、電力が保存される。本発明の加算器で
は、「Ｂ２」形式への符号化が、加算器自体の中に含ま
れ、符号化論理段が除去される。「Ｂ２」符号化方式
を、下の表に示す。
【表１】 Ａ Ｂ Ｂ２符号化の結果 ０ ０ ０００１ ０ １ ００１０ １ ０ ０１００ １ １ １０００
【００１４】本発明の加算器の動作と実施態様を、後で
詳細に説明する。以下の説明では、本発明の完全な理解
をもたらすために、具体的なワード長、バイト長などの
多数の具体的な詳細を示すことに留意されたい。しか
し、本発明をそのような具体的な詳細なしで実施できる
ことは、当業者には明白である。他の場合には、不要な
詳細で本発明を不明瞭にしないために、周知の回路をブ
ロック図形式で示す。ほとんどの部分で、タイミングの
考慮点などに関する詳細は、本発明を完全に理解するの
に必要ではなく、関連技術における通常の技術を有する
者の技術の範囲内であるから、省略する。
詳細に説明する。以下の説明では、本発明の完全な理解
をもたらすために、具体的なワード長、バイト長などの
多数の具体的な詳細を示すことに留意されたい。しか
し、本発明をそのような具体的な詳細なしで実施できる
ことは、当業者には明白である。他の場合には、不要な
詳細で本発明を不明瞭にしないために、周知の回路をブ
ロック図形式で示す。ほとんどの部分で、タイミングの
考慮点などに関する詳細は、本発明を完全に理解するの
に必要ではなく、関連技術における通常の技術を有する
者の技術の範囲内であるから、省略する。
【００１５】本発明の以下の説明では、バスを構成する
ビットのグループを、Ｚ＜ｘ＞と呼称することにも留意
されたい。「Ｚ」の値は信号名を示し、「ｘ」の値は、
その信号を介して転送されるビットまたはビットのグル
ープを示す。たとえば、ある信号がＺ＜０＞と表される
場合、Ｚ信号のビット０が供給されている。さらに、信
号がＺ＜０：３＞と表される場合、Ｚ信号のビット０な
いしビット３の４ビットが通信されている。さらに、Ｚ
0と表される信号は、Ｚ＜０＞信号に対応し、Ｚ信号の
ビット０が供給されていることを示す。さらに、本明細
書で使用されるビット数は、例として示されるものに過
ぎず、本発明の範囲を制限する目的ではないことに留意
されたい。具体的なデータ処理応用例でのビット数の修
正は、データ処理技術の当業者に周知である。
ビットのグループを、Ｚ＜ｘ＞と呼称することにも留意
されたい。「Ｚ」の値は信号名を示し、「ｘ」の値は、
その信号を介して転送されるビットまたはビットのグル
ープを示す。たとえば、ある信号がＺ＜０＞と表される
場合、Ｚ信号のビット０が供給されている。さらに、信
号がＺ＜０：３＞と表される場合、Ｚ信号のビット０な
いしビット３の４ビットが通信されている。さらに、Ｚ
0と表される信号は、Ｚ＜０＞信号に対応し、Ｚ信号の
ビット０が供給されていることを示す。さらに、本明細
書で使用されるビット数は、例として示されるものに過
ぎず、本発明の範囲を制限する目的ではないことに留意
されたい。具体的なデータ処理応用例でのビット数の修
正は、データ処理技術の当業者に周知である。
【００１６】さらに、本発明の実施例の以下の説明で
は、「アサート」および「ネゲート」という用語を使用
して、「アクティブ・ハイ」と「アクティブ・ロウ」の
論理信号の組み合わせを扱う時の混乱を避ける。「アサ
ート」は、論理信号またはレジスタのビットをアクティ
ブまたは論理真の状態に変更することを指す。「ネゲー
ト」は、論理信号またはレジスタのビットをインアクテ
ィブまたは論理偽の状態に変更することを指す。
は、「アサート」および「ネゲート」という用語を使用
して、「アクティブ・ハイ」と「アクティブ・ロウ」の
論理信号の組み合わせを扱う時の混乱を避ける。「アサ
ート」は、論理信号またはレジスタのビットをアクティ
ブまたは論理真の状態に変更することを指す。「ネゲー
ト」は、論理信号またはレジスタのビットをインアクテ
ィブまたは論理偽の状態に変更することを指す。
【００１７】これから図面を参照するが、図示の要素
は、必ずしも実寸通りではなく、同様または類似の要素
は、複数の図を通じて同一の符号によって示される。
は、必ずしも実寸通りではなく、同様または類似の要素
は、複数の図を通じて同一の符号によって示される。
【００１８】接続性の説明図１は、論理回路２００およ
び加算器３００を含む加算器回路１００を示す図であ
る。Ａ＜ｘ＞バスが、論理回路２００に供給される。さ
らに、Ｂ＜ｘ＞バスが、論理回路２００に供給される。
論理回路２００は、加算器３００にＣk＜ｘ＞バス、Ｃp
＜ｘ＞バスおよびＣg＜ｘ＞バスを供給する。加算器３
００は、式ΣB2＜２ｘ＞によって表すことのできる和出
力を供給する。
び加算器３００を含む加算器回路１００を示す図であ
る。Ａ＜ｘ＞バスが、論理回路２００に供給される。さ
らに、Ｂ＜ｘ＞バスが、論理回路２００に供給される。
論理回路２００は、加算器３００にＣk＜ｘ＞バス、Ｃp
＜ｘ＞バスおよびＣg＜ｘ＞バスを供給する。加算器３
００は、式ΣB2＜２ｘ＞によって表すことのできる和出
力を供給する。
【００１９】論理回路２００を、図２に詳細に示す。論
理回路２００には、ＡＮＤゲート２０２、ＯＲゲート２
０４およびＮＯＲゲート２０６が含まれる。Ａ＜ｘ＞バ
スは、ＡＮＤゲート２０２、ＯＲゲート２０４およびＮ
ＯＲゲート２０６のそれぞれの第１入力に供給される。
同様に、Ｂ＜ｘ＞バスは、ＡＮＤゲート２０２、ＯＲゲ
ート２０４およびＮＯＲゲート２０６のそれぞれの第２
入力に供給される。ＡＮＤゲート２０２は、Ｃg＜ｘ＞
バスを供給する。ＯＲゲート２０４は、Ｃp＜ｘ＞バス
を供給し、ＮＯＲゲート２０６は、Ｃk＜ｘ＞バスを供
給する。
理回路２００には、ＡＮＤゲート２０２、ＯＲゲート２
０４およびＮＯＲゲート２０６が含まれる。Ａ＜ｘ＞バ
スは、ＡＮＤゲート２０２、ＯＲゲート２０４およびＮ
ＯＲゲート２０６のそれぞれの第１入力に供給される。
同様に、Ｂ＜ｘ＞バスは、ＡＮＤゲート２０２、ＯＲゲ
ート２０４およびＮＯＲゲート２０６のそれぞれの第２
入力に供給される。ＡＮＤゲート２０２は、Ｃg＜ｘ＞
バスを供給する。ＯＲゲート２０４は、Ｃp＜ｘ＞バス
を供給し、ＮＯＲゲート２０６は、Ｃk＜ｘ＞バスを供
給する。
【００２０】加算器３００を、図３に詳細に示す。加算
器３００には、キャリー論理回路４００、エンコーダ８
００、キャリー論理回路３０２、エンコーダ３０４、マ
ルチプレクサ３０６、マルチプレクサ３０８、マルチプ
レクサ３１０およびマルチプレクサ３１２が含まれる。
図３では、Ｃk、ＣpおよびＣgの値のそれぞれに、４ビ
ットが含まれ、加算器３００によって供給される出力
に、８ビットが含まれると仮定する。特定のデータ処理
応用例のために、必要に応じて異なるビット数を使用で
きることに留意されたい。さらに、以下の説明では、
「０」の符号を付されたビットが最上位ビットであり、
「１」の符号を付されたビットが最下位ビットであるこ
とに留意されたい。
器３００には、キャリー論理回路４００、エンコーダ８
００、キャリー論理回路３０２、エンコーダ３０４、マ
ルチプレクサ３０６、マルチプレクサ３０８、マルチプ
レクサ３１０およびマルチプレクサ３１２が含まれる。
図３では、Ｃk、ＣpおよびＣgの値のそれぞれに、４ビ
ットが含まれ、加算器３００によって供給される出力
に、８ビットが含まれると仮定する。特定のデータ処理
応用例のために、必要に応じて異なるビット数を使用で
きることに留意されたい。さらに、以下の説明では、
「０」の符号を付されたビットが最上位ビットであり、
「１」の符号を付されたビットが最下位ビットであるこ
とに留意されたい。
【００２１】Ｃk2信号が、キャリー論理回路４００のＣ
k2入力に供給され、Ｃk3信号が、キャリー論理回路４０
０のＣk3入力に供給される。ビットのＣk＜０：１＞部
分は、エンコーダ８００のＣk＜０：１＞入力に供給さ
れる。さらに、Ｃk2信号が、キャリー論理回路３０２の
Ｃg2入力に供給され、Ｃk3信号が、キャリー論理回路３
０２のＣg3入力に供給される。同様に、Ｃk＜２：３＞
信号が、エンコーダ３０４のＣk＜０：１＞入力に供給
される。Ｃk2信号、Ｃk3信号、Ｃk1信号およびＣk0信号
のそれぞれが、Ｃk＜０：３＞バスによって供給される
ことに留意されたい。Ｃp＜０：３＞バスは、Ｃp2信号
をキャリー論理回路４００のＣp2入力に供給し、Ｃp3信
号をキャリー論理回路４００のＣp3入力に供給する。さ
らに、Ｃp＜０：３＞バスは、Ｃp＜０：１＞信号をエン
コーダ８００のＣp＜０：１＞入力に供給する。同様
に、Ｃp＜０：３＞バスは、Ｃp2信号をキャリー論理回
路３０２のＣp2入力に供給し、Ｃp3信号をキャリー論理
回路３０２のＣp3入力に供給する。同様に、Ｃp＜０：
３＞バスは、Ｃp＜２：３＞信号をエンコーダ３０４の
Ｃp＜０：１＞入力に供給する。Ｃg＜０：３＞バスは、
Ｃg2信号をキャリー論理回路４００のＣg2入力に供給
し、Ｃg3信号をキャリー論理回路４００のＣg3入力に供
給する。さらに、Ｃg＜０：３＞バスは、Ｃg＜０：１＞
信号をエンコーダ８００のＣg＜０：１＞入力に供給す
る。同様に、Ｃg＜０：３＞バスは、Ｃg2信号をキャリ
ー論理回路３０２のＣk2入力に供給し、Ｃg3信号をキャ
リー論理回路３０２のＣk3入力に供給する。また、Ｃg
＜０：３＞バスは、Ｃg＜２：３＞信号をエンコーダ３
０４のＣg＜０：１＞入力に供給する。
k2入力に供給され、Ｃk3信号が、キャリー論理回路４０
０のＣk3入力に供給される。ビットのＣk＜０：１＞部
分は、エンコーダ８００のＣk＜０：１＞入力に供給さ
れる。さらに、Ｃk2信号が、キャリー論理回路３０２の
Ｃg2入力に供給され、Ｃk3信号が、キャリー論理回路３
０２のＣg3入力に供給される。同様に、Ｃk＜２：３＞
信号が、エンコーダ３０４のＣk＜０：１＞入力に供給
される。Ｃk2信号、Ｃk3信号、Ｃk1信号およびＣk0信号
のそれぞれが、Ｃk＜０：３＞バスによって供給される
ことに留意されたい。Ｃp＜０：３＞バスは、Ｃp2信号
をキャリー論理回路４００のＣp2入力に供給し、Ｃp3信
号をキャリー論理回路４００のＣp3入力に供給する。さ
らに、Ｃp＜０：３＞バスは、Ｃp＜０：１＞信号をエン
コーダ８００のＣp＜０：１＞入力に供給する。同様
に、Ｃp＜０：３＞バスは、Ｃp2信号をキャリー論理回
路３０２のＣp2入力に供給し、Ｃp3信号をキャリー論理
回路３０２のＣp3入力に供給する。同様に、Ｃp＜０：
３＞バスは、Ｃp＜２：３＞信号をエンコーダ３０４の
Ｃp＜０：１＞入力に供給する。Ｃg＜０：３＞バスは、
Ｃg2信号をキャリー論理回路４００のＣg2入力に供給
し、Ｃg3信号をキャリー論理回路４００のＣg3入力に供
給する。さらに、Ｃg＜０：３＞バスは、Ｃg＜０：１＞
信号をエンコーダ８００のＣg＜０：１＞入力に供給す
る。同様に、Ｃg＜０：３＞バスは、Ｃg2信号をキャリ
ー論理回路３０２のＣk2入力に供給し、Ｃg3信号をキャ
リー論理回路３０２のＣk3入力に供給する。また、Ｃg
＜０：３＞バスは、Ｃg＜２：３＞信号をエンコーダ３
０４のＣg＜０：１＞入力に供給する。
【００２２】キャリー論理回路４００は、Ｃgen信号を
マルチプレクサ３０６の第１セット入力に供給する。ま
た、キャリー論理回路４００は、Ｃprop信号をマルチプ
レクサ３０６の第２セット入力に供給する。エンコーダ
８００は、ｓｕｍ０出力からＳ０信号を供給し、ｓｕｍ
１出力からＳ１信号、ｓｕｍ２出力からＳ２信号、ｓｕ
ｍ３出力からＳ３信号を供給する。エンコーダ８００の
出力は、Ｓ１−Ｓ２−Ｓ３−Ｓ０信号を形成するように
連結され、この信号は、マルチプレクサ３０６のＩｎ０
入力とマルチプレクサ３０８のＩｎ０入力に供給され
る。さらに、エンコーダ８００の出力は、Ｓ０−Ｓ１−
Ｓ２−Ｓ３信号を形成するように連結され、この信号
は、マルチプレクサ３０６およびマルチプレクサ３０８
の両方のＩｎ１入力に供給される。さらに、キャリー論
理回路３０２は、Ｃgen出力をマルチプレクサ３０８の
第１セット入力に供給する。また、キャリー論理回路３
０２は、Ｃprop出力をマルチプレクサ３０８の第２セッ
ト入力に供給する。
マルチプレクサ３０６の第１セット入力に供給する。ま
た、キャリー論理回路４００は、Ｃprop信号をマルチプ
レクサ３０６の第２セット入力に供給する。エンコーダ
８００は、ｓｕｍ０出力からＳ０信号を供給し、ｓｕｍ
１出力からＳ１信号、ｓｕｍ２出力からＳ２信号、ｓｕ
ｍ３出力からＳ３信号を供給する。エンコーダ８００の
出力は、Ｓ１−Ｓ２−Ｓ３−Ｓ０信号を形成するように
連結され、この信号は、マルチプレクサ３０６のＩｎ０
入力とマルチプレクサ３０８のＩｎ０入力に供給され
る。さらに、エンコーダ８００の出力は、Ｓ０−Ｓ１−
Ｓ２−Ｓ３信号を形成するように連結され、この信号
は、マルチプレクサ３０６およびマルチプレクサ３０８
の両方のＩｎ１入力に供給される。さらに、キャリー論
理回路３０２は、Ｃgen出力をマルチプレクサ３０８の
第１セット入力に供給する。また、キャリー論理回路３
０２は、Ｃprop出力をマルチプレクサ３０８の第２セッ
ト入力に供給する。
【００２３】マルチプレクサ３０６の出力は、マルチプ
レクサ３１０のＩｎ１入力に結合される。マルチプレク
サ３０８の出力は、マルチプレクサ３１０のＩｎ０入力
に結合される。エンコーダ３０４は、ｓｕｍ０出力から
Ｔ０信号を供給し、ｓｕｍ１出力からＴ１信号、ｓｕｍ
２出力からＴ２信号、ｓｕｍ３出力からＴ３信号を供給
する。Ｔ０、Ｔ１、Ｔ２およびＴ３信号は、選択的に連
結され、マルチプレクサ３１２に供給される。これらの
信号は、Ｔ０−Ｔ１−Ｔ２−Ｔ３の形で連結され、マル
チプレクサ３１２のＩｎ０入力に供給される。同様に、
エンコーダ３０４によって供給される信号は、Ｔ１−Ｔ
２−Ｔ３−Ｔ０の形で連結され、マルチプレクサ３１２
のＩｎ１入力に供給される。Ｃａｒｒｙ Ｉｎ信号は、
マルチプレクサ３１０およびマルチプレクサ３１２の第
１セット入力に供給され、
レクサ３１０のＩｎ１入力に結合される。マルチプレク
サ３０８の出力は、マルチプレクサ３１０のＩｎ０入力
に結合される。エンコーダ３０４は、ｓｕｍ０出力から
Ｔ０信号を供給し、ｓｕｍ１出力からＴ１信号、ｓｕｍ
２出力からＴ２信号、ｓｕｍ３出力からＴ３信号を供給
する。Ｔ０、Ｔ１、Ｔ２およびＴ３信号は、選択的に連
結され、マルチプレクサ３１２に供給される。これらの
信号は、Ｔ０−Ｔ１−Ｔ２−Ｔ３の形で連結され、マル
チプレクサ３１２のＩｎ０入力に供給される。同様に、
エンコーダ３０４によって供給される信号は、Ｔ１−Ｔ
２−Ｔ３−Ｔ０の形で連結され、マルチプレクサ３１２
のＩｎ１入力に供給される。Ｃａｒｒｙ Ｉｎ信号は、
マルチプレクサ３１０およびマルチプレクサ３１２の第
１セット入力に供給され、
【数２】 信号は、マルチプレクサ３１０およびマルチプレクサ３
１２の第２セット入力に供給される。マルチプレクサ３
１０は、その出力から、Ｏｕｔ＜０：３＞によって表さ
れる４ビット信号を供給する。同様に、マルチプレクサ
３１２は、その出力からＯｕｔ＜４：７＞によって表さ
れる４ビット信号を供給する。Ｏｕｔ＜０：３＞信号と
Ｏｕｔ＜４：７＞信号を連結してＯｕｔ＜０：７＞信号
が形成され、これが、図１の加算器３００のΣB2＜２ｘ
＞出力を表す。
１２の第２セット入力に供給される。マルチプレクサ３
１０は、その出力から、Ｏｕｔ＜０：３＞によって表さ
れる４ビット信号を供給する。同様に、マルチプレクサ
３１２は、その出力からＯｕｔ＜４：７＞によって表さ
れる４ビット信号を供給する。Ｏｕｔ＜０：３＞信号と
Ｏｕｔ＜４：７＞信号を連結してＯｕｔ＜０：７＞信号
が形成され、これが、図１の加算器３００のΣB2＜２ｘ
＞出力を表す。
【００２４】図４に、キャリー論理回路４００の論理表
現を示す。キャリー論理回路４００には、ＡＮＤゲート
４０２、ＯＲゲート４０４、ＯＲゲート４０６、ＡＮＤ
ゲート４０８およびＯＲゲート４１０が含まれる。Ｃp2
信号が、ＡＮＤゲート４０２の第１入力に結合され、Ｃ
k3信号が、ＡＮＤゲート４０２の第２入力に結合され
る。ＡＮＤゲート４０２の出力は、ＯＲゲート４０４の
第１入力に結合される。Ｃk2信号が、ＯＲゲート４０４
の第２入力に結合される。ＯＲゲート４０４の出力が、
Ｃgen信号を供給する。同様に、Ｃg3信号が、ＯＲゲー
ト４０６の第１入力に供給され、Ｃp3信号が、ＯＲゲー
ト４０６の第２入力に供給される。ＯＲゲート４０６の
出力は、ＡＮＤゲート４０８の第１入力に結合される。
Ｃp2信号が、ＡＮＤゲート４０８の第２入力に結合され
る。ＡＮＤゲート４０８の出力は、ＯＲゲート４１０の
第１入力に結合される。Ｃg2信号が、ＯＲゲート４１０
の第２入力に供給される。ＯＲゲート４１０の出力が、
Ｃprop信号を供給する。
現を示す。キャリー論理回路４００には、ＡＮＤゲート
４０２、ＯＲゲート４０４、ＯＲゲート４０６、ＡＮＤ
ゲート４０８およびＯＲゲート４１０が含まれる。Ｃp2
信号が、ＡＮＤゲート４０２の第１入力に結合され、Ｃ
k3信号が、ＡＮＤゲート４０２の第２入力に結合され
る。ＡＮＤゲート４０２の出力は、ＯＲゲート４０４の
第１入力に結合される。Ｃk2信号が、ＯＲゲート４０４
の第２入力に結合される。ＯＲゲート４０４の出力が、
Ｃgen信号を供給する。同様に、Ｃg3信号が、ＯＲゲー
ト４０６の第１入力に供給され、Ｃp3信号が、ＯＲゲー
ト４０６の第２入力に供給される。ＯＲゲート４０６の
出力は、ＡＮＤゲート４０８の第１入力に結合される。
Ｃp2信号が、ＡＮＤゲート４０８の第２入力に結合され
る。ＡＮＤゲート４０８の出力は、ＯＲゲート４１０の
第１入力に結合される。Ｃg2信号が、ＯＲゲート４１０
の第２入力に供給される。ＯＲゲート４１０の出力が、
Ｃprop信号を供給する。
【００２５】図７に、キャリー論理回路の一部７００を
詳細に示す。キャリー論理回路の一部７００には、トラ
ンジスタ７０２、トランジスタ７０４、トランジスタ７
０６、トランジスタ７０８、トランジスタ７１０、トラ
ンジスタ７１２、トランジスタ７１４、トランジスタ７
１６、トランジスタ７１８、トランジスタ７２０、トラ
ンジスタ７２２、トランジスタ７２４、トランジスタ７
２６、トランジスタ７２８、トランジスタ７３０、トラ
ンジスタ７３２およびトランジスタ７３４が含まれる。
Ｃk2信号が、トランジスタ７０２およびトランジスタ７
１０のそれぞれの制御入力に供給される。トランジスタ
７０２の第１電極は、記憶基準電圧ＶDDに結合される。
トランジスタ７０２の第２電極は、トランジスタ７０４
の第１電極に結合される。トランジスタ７０４の制御電
極とトランジスタ７０６の制御電極は、Ｃk3信号に結合
される。トランジスタ７０４の第２電極は、トランジス
タ７０６の第１電極に結合される。さらに、トランジス
タ７０４の第２電極は、トランジスタ７１０の第１電
極、トランジスタ７１２の第１電極、トランジスタ７１
４の制御電極およびトランジスタ７１６の制御電極に結
合される。トランジスタ７０６の第２電極は、トランジ
スタ７０８の第１電極に結合される。トランジスタ７０
８の第２電極は、グラウンド基準電圧Ｖgndに結合され
る。同様に、トランジスタ７１０の第２電極は、Ｖgnd
に結合される。トランジスタ７１２の第２電極は、ＶDD
に結合される。トランジスタ７１４の第１電極は、ＶDD
に結合され、トランジスタ７１４の第２電極は、トラン
ジスタ７１６の第１電極およびトランジスタ７１２の制
御電極に結合される。トランジスタ７１４の第２電極
が、Ｃgen信号を供給する。トランジスタ７１６の第２
電極は、Ｖgndに結合される。
詳細に示す。キャリー論理回路の一部７００には、トラ
ンジスタ７０２、トランジスタ７０４、トランジスタ７
０６、トランジスタ７０８、トランジスタ７１０、トラ
ンジスタ７１２、トランジスタ７１４、トランジスタ７
１６、トランジスタ７１８、トランジスタ７２０、トラ
ンジスタ７２２、トランジスタ７２４、トランジスタ７
２６、トランジスタ７２８、トランジスタ７３０、トラ
ンジスタ７３２およびトランジスタ７３４が含まれる。
Ｃk2信号が、トランジスタ７０２およびトランジスタ７
１０のそれぞれの制御入力に供給される。トランジスタ
７０２の第１電極は、記憶基準電圧ＶDDに結合される。
トランジスタ７０２の第２電極は、トランジスタ７０４
の第１電極に結合される。トランジスタ７０４の制御電
極とトランジスタ７０６の制御電極は、Ｃk3信号に結合
される。トランジスタ７０４の第２電極は、トランジス
タ７０６の第１電極に結合される。さらに、トランジス
タ７０４の第２電極は、トランジスタ７１０の第１電
極、トランジスタ７１２の第１電極、トランジスタ７１
４の制御電極およびトランジスタ７１６の制御電極に結
合される。トランジスタ７０６の第２電極は、トランジ
スタ７０８の第１電極に結合される。トランジスタ７０
８の第２電極は、グラウンド基準電圧Ｖgndに結合され
る。同様に、トランジスタ７１０の第２電極は、Ｖgnd
に結合される。トランジスタ７１２の第２電極は、ＶDD
に結合される。トランジスタ７１４の第１電極は、ＶDD
に結合され、トランジスタ７１４の第２電極は、トラン
ジスタ７１６の第１電極およびトランジスタ７１２の制
御電極に結合される。トランジスタ７１４の第２電極
が、Ｃgen信号を供給する。トランジスタ７１６の第２
電極は、Ｖgndに結合される。
【００２６】Ｃp2信号は、トランジスタ７０８の制御入
力、トランジスタ７２０の制御入力およびトランジスタ
７２２の制御入力に結合される。Ｃg2信号は、トランジ
スタ７１８の制御入力およびトランジスタ７２８の制御
入力に結合される。Ｃg3信号は、トランジスタ７２４の
制御入力に結合される。Ｃp3信号は、トランジスタ７２
６の制御入力に結合される。トランジスタ７１８の第１
電極は、ＶDDに結合され、トランジスタ７１８の第２電
極は、トランジスタ７２０の第１電極に結合される。ト
ランジスタ７２０の第２電極は、トランジスタ７２２の
第１電極、トランジスタ７２８の第１電極、トランジス
タ７３２の制御電極およびトランジスタ７３４の制御電
極に結合される。トランジスタ７２２の第２電極は、ト
ランジスタ７２４の第１電極およびトランジスタ７２６
の第１電極に結合される。トランジスタ７２４およびト
ランジスタ７２６のそれぞれの第２電極は、Ｖgndに結
合される。さらに、トランジスタ７２８の第２電極が、
Ｖgndに結合される。トランジスタ７３０の第２電極
は、ＶDDに結合される。トランジスタ７３２の第１電極
は、ＶDDに結合される。トランジスタ７３２の第２電極
は、トランジスタ７３４の第１電極およびトランジスタ
７３０の制御電極に結合される。トランジスタ７３２の
第２電極が、Ｃprop信号を供給する。最後に、トランジ
スタ７３４の第２電極は、Ｖgndに結合される。
力、トランジスタ７２０の制御入力およびトランジスタ
７２２の制御入力に結合される。Ｃg2信号は、トランジ
スタ７１８の制御入力およびトランジスタ７２８の制御
入力に結合される。Ｃg3信号は、トランジスタ７２４の
制御入力に結合される。Ｃp3信号は、トランジスタ７２
６の制御入力に結合される。トランジスタ７１８の第１
電極は、ＶDDに結合され、トランジスタ７１８の第２電
極は、トランジスタ７２０の第１電極に結合される。ト
ランジスタ７２０の第２電極は、トランジスタ７２２の
第１電極、トランジスタ７２８の第１電極、トランジス
タ７３２の制御電極およびトランジスタ７３４の制御電
極に結合される。トランジスタ７２２の第２電極は、ト
ランジスタ７２４の第１電極およびトランジスタ７２６
の第１電極に結合される。トランジスタ７２４およびト
ランジスタ７２６のそれぞれの第２電極は、Ｖgndに結
合される。さらに、トランジスタ７２８の第２電極が、
Ｖgndに結合される。トランジスタ７３０の第２電極
は、ＶDDに結合される。トランジスタ７３２の第１電極
は、ＶDDに結合される。トランジスタ７３２の第２電極
は、トランジスタ７３４の第１電極およびトランジスタ
７３０の制御電極に結合される。トランジスタ７３２の
第２電極が、Ｃprop信号を供給する。最後に、トランジ
スタ７３４の第２電極は、Ｖgndに結合される。
【００２７】図７に示されたキャリー論理回路の一部７
００では、トランジスタ７０２、７０４、７１２、７１
４、７１８、７２０、７３０および７３２が、ｐ型トラ
ンジスタとして実施されることに留意されたい。同様
に、トランジスタ７０６、７０８、７１０、７１６、７
２２、７２４、７２６、７２８および７３４は、ｎ型ト
ランジスタとして実施される。さらに、キャリー論理回
路の一部７００を実施するための、本明細書に記載のト
ランジスタは、図４に示された論理機能を実施し、図５
に示されたものなどの論理真理値表を有する。しかし、
図７に示されたトランジスタの構成によって表される論
理機能は、他の種類の処理方法論を使用して形成される
トランジスタを含む、複数の方法で実施できることに留
意されたい。
００では、トランジスタ７０２、７０４、７１２、７１
４、７１８、７２０、７３０および７３２が、ｐ型トラ
ンジスタとして実施されることに留意されたい。同様
に、トランジスタ７０６、７０８、７１０、７１６、７
２２、７２４、７２６、７２８および７３４は、ｎ型ト
ランジスタとして実施される。さらに、キャリー論理回
路の一部７００を実施するための、本明細書に記載のト
ランジスタは、図４に示された論理機能を実施し、図５
に示されたものなどの論理真理値表を有する。しかし、
図７に示されたトランジスタの構成によって表される論
理機能は、他の種類の処理方法論を使用して形成される
トランジスタを含む、複数の方法で実施できることに留
意されたい。
【００２８】図８および図９は、図３に示された加算器
のエンコーダ８００を詳細に示す図である。エンコーダ
８００には、トランジスタ８０２、トランジスタ８０
４、トランジスタ８０６、トランジスタ８０８、トラン
ジスタ８１０、トランジスタ８１２、トランジスタ８１
４、トランジスタ８１６、トランジスタ８１８、トラン
ジスタ８２０、トランジスタ８２２、トランジスタ８２
４、トランジスタ８２６、トランジスタ８２８、トラン
ジスタ８３０、トランジスタ８３２、トランジスタ８３
４、トランジスタ８３６、トランジスタ８３８、トラン
ジスタ８４０、トランジスタ８４２、トランジスタ８４
４、トランジスタ８４６、トランジスタ８４８、トラン
ジスタ８５０、トランジスタ８５２、トランジスタ８５
４、トランジスタ８５６、トランジスタ８５８、トラン
ジスタ８６０、トランジスタ８６２、トランジスタ８６
４およびトランジスタ８６６が含まれる。
のエンコーダ８００を詳細に示す図である。エンコーダ
８００には、トランジスタ８０２、トランジスタ８０
４、トランジスタ８０６、トランジスタ８０８、トラン
ジスタ８１０、トランジスタ８１２、トランジスタ８１
４、トランジスタ８１６、トランジスタ８１８、トラン
ジスタ８２０、トランジスタ８２２、トランジスタ８２
４、トランジスタ８２６、トランジスタ８２８、トラン
ジスタ８３０、トランジスタ８３２、トランジスタ８３
４、トランジスタ８３６、トランジスタ８３８、トラン
ジスタ８４０、トランジスタ８４２、トランジスタ８４
４、トランジスタ８４６、トランジスタ８４８、トラン
ジスタ８５０、トランジスタ８５２、トランジスタ８５
４、トランジスタ８５６、トランジスタ８５８、トラン
ジスタ８６０、トランジスタ８６２、トランジスタ８６
４およびトランジスタ８６６が含まれる。
【００２９】Ｃp1が、トランジスタ８０２の制御電極、
トランジスタ８０４の制御電極、トランジスタ８１４の
制御電極およびトランジスタ８１６の制御電極に供給さ
れる。Ｃp0信号が、トランジスタ８０６の制御入力、ト
ランジスタ８２８の制御電極、トランジスタ８３８の制
御電極、トランジスタ８４８の制御電極およびトランジ
スタ８５８の制御電極に供給される。Ｃk0信号が、トラ
ンジスタ８２４の制御電極、トランジスタ８５４の制御
電極およびトランジスタ８３４の制御電極に供給され
る。Ｃk1が、トランジスタ８４０の制御電極、トランジ
スタ８５０の制御電極およびトランジスタ８５２の制御
電極に結合される。Ｃg0信号が、トランジスタ８２６の
制御電極、トランジスタ８３６の制御電極およびトラン
ジスタ８５６の制御電極に供給される。Ｃg1信号が、ト
ランジスタ８３０の制御電極、トランジスタ８３２の制
御電極およびトランジスタ８６０の制御電極に結合され
る。
トランジスタ８０４の制御電極、トランジスタ８１４の
制御電極およびトランジスタ８１６の制御電極に供給さ
れる。Ｃp0信号が、トランジスタ８０６の制御入力、ト
ランジスタ８２８の制御電極、トランジスタ８３８の制
御電極、トランジスタ８４８の制御電極およびトランジ
スタ８５８の制御電極に供給される。Ｃk0信号が、トラ
ンジスタ８２４の制御電極、トランジスタ８５４の制御
電極およびトランジスタ８３４の制御電極に供給され
る。Ｃk1が、トランジスタ８４０の制御電極、トランジ
スタ８５０の制御電極およびトランジスタ８５２の制御
電極に結合される。Ｃg0信号が、トランジスタ８２６の
制御電極、トランジスタ８３６の制御電極およびトラン
ジスタ８５６の制御電極に供給される。Ｃg1信号が、ト
ランジスタ８３０の制御電極、トランジスタ８３２の制
御電極およびトランジスタ８６０の制御電極に結合され
る。
【００３０】トランジスタ８０２の第１電極は、ＶDDに
結合される。トランジスタ８０２の第２電極は、トラン
ジスタ８０４の第１電極、トランジスタ８０８の第１電
極、トランジスタ８１０の制御電極およびトランジスタ
８１２の制御電極に結合される。トランジスタ８０４の
第２電極は、トランジスタ８０６の第１電極に結合さ
れ、トランジスタ８０６の第２電極は、Ｖgndに結合さ
れる。トランジスタ８０８の第２電極は、ＶDDに結合さ
れる。トランジスタ８１０の第１電極は、ＶDDに結合さ
れ、トランジスタ８１０の第２電極は、Ｓ０信号を供給
するためにトランジスタ８０８の制御電極に結合され、
トランジスタ８１２の第１電極に結合される。トランジ
スタ８１２の第２電極は、Ｖgndに結合される。トラン
ジスタ８１４の第１電極は、ＶDDに結合される。トラン
ジスタ８１４の第２電極は、トランジスタ８１６の第１
電極、トランジスタ８１８の第１電極、トランジスタ８
２０の制御電極およびトランジスタ８２２の制御電極に
結合される。トランジスタ８１８の第２電極は、ＶDDに
結合される。トランジスタ８２０の第１電極は、ＶDDに
結合され、トランジスタ８２０の第２電極は、トランジ
スタ８２２の第１電極およびトランジスタ８１８の制御
電極に結合されて、Ｓ２信号を供給する。トランジスタ
８２２の第２電極は、Ｖgndに結合される。トランジス
タ８１６の第２電極は、トランジスタ８２４およびトラ
ンジスタ８２６のそれぞれの第１電極に結合される。ト
ランジスタ８２４およびトランジスタ８２６のそれぞれ
の第２電極は、Ｖgndに結合される。
結合される。トランジスタ８０２の第２電極は、トラン
ジスタ８０４の第１電極、トランジスタ８０８の第１電
極、トランジスタ８１０の制御電極およびトランジスタ
８１２の制御電極に結合される。トランジスタ８０４の
第２電極は、トランジスタ８０６の第１電極に結合さ
れ、トランジスタ８０６の第２電極は、Ｖgndに結合さ
れる。トランジスタ８０８の第２電極は、ＶDDに結合さ
れる。トランジスタ８１０の第１電極は、ＶDDに結合さ
れ、トランジスタ８１０の第２電極は、Ｓ０信号を供給
するためにトランジスタ８０８の制御電極に結合され、
トランジスタ８１２の第１電極に結合される。トランジ
スタ８１２の第２電極は、Ｖgndに結合される。トラン
ジスタ８１４の第１電極は、ＶDDに結合される。トラン
ジスタ８１４の第２電極は、トランジスタ８１６の第１
電極、トランジスタ８１８の第１電極、トランジスタ８
２０の制御電極およびトランジスタ８２２の制御電極に
結合される。トランジスタ８１８の第２電極は、ＶDDに
結合される。トランジスタ８２０の第１電極は、ＶDDに
結合され、トランジスタ８２０の第２電極は、トランジ
スタ８２２の第１電極およびトランジスタ８１８の制御
電極に結合されて、Ｓ２信号を供給する。トランジスタ
８２２の第２電極は、Ｖgndに結合される。トランジス
タ８１６の第２電極は、トランジスタ８２４およびトラ
ンジスタ８２６のそれぞれの第１電極に結合される。ト
ランジスタ８２４およびトランジスタ８２６のそれぞれ
の第２電極は、Ｖgndに結合される。
【００３１】トランジスタ８２８の第１電極は、ＶDDに
結合される。トランジスタ８２８の第２電極は、トラン
ジスタ８３０の第１電極に結合される。トランジスタ８
３０の第２電極は、トランジスタ８３２の第１電極、ト
ランジスタ８３８の第１電極、トランジスタ８４６の第
１電極、トランジスタ８４４の制御電極およびトランジ
スタ８４２の制御電極に結合される。トランジスタ８４
６の第２電極は、ＶDDに結合される。トランジスタ８４
４の第１電極は、ＶDDに結合される。トランジスタ８４
４の第２電極は、トランジスタ８４２の第１電極および
トランジスタ８４６の制御電極に結合されて、Ｓ１信号
を供給する。トランジスタ８４２の第２電極は、Ｖgnd
に結合される。トランジスタ８３８の第２電極は、トラ
ンジスタ８４０の第１電極に結合される。トランジスタ
８４０の第２電極は、Ｖgndに結合される。トランジス
タ８３２の第２電極は、トランジスタ８３４およびトラ
ンジスタ８３６のそれぞれの第１電極に結合される。ト
ランジスタ８３４およびトランジスタ８３６のそれぞれ
の第２電極は、Ｖgndに結合される。
結合される。トランジスタ８２８の第２電極は、トラン
ジスタ８３０の第１電極に結合される。トランジスタ８
３０の第２電極は、トランジスタ８３２の第１電極、ト
ランジスタ８３８の第１電極、トランジスタ８４６の第
１電極、トランジスタ８４４の制御電極およびトランジ
スタ８４２の制御電極に結合される。トランジスタ８４
６の第２電極は、ＶDDに結合される。トランジスタ８４
４の第１電極は、ＶDDに結合される。トランジスタ８４
４の第２電極は、トランジスタ８４２の第１電極および
トランジスタ８４６の制御電極に結合されて、Ｓ１信号
を供給する。トランジスタ８４２の第２電極は、Ｖgnd
に結合される。トランジスタ８３８の第２電極は、トラ
ンジスタ８４０の第１電極に結合される。トランジスタ
８４０の第２電極は、Ｖgndに結合される。トランジス
タ８３２の第２電極は、トランジスタ８３４およびトラ
ンジスタ８３６のそれぞれの第１電極に結合される。ト
ランジスタ８３４およびトランジスタ８３６のそれぞれ
の第２電極は、Ｖgndに結合される。
【００３２】トランジスタ８４８の第１電極は、ＶDDに
結合される。トランジスタ８４８の第２電極は、トラン
ジスタ８５０の第１電極に結合される。トランジスタ８
５０の第２電極は、トランジスタ８５２の第１電極、ト
ランジスタ８６６の第１電極、トランジスタ８６４の制
御電極およびトランジスタ８６２の制御電極に結合され
る。トランジスタ８６６の第２電極は、ＶDDに結合され
る。トランジスタ８６４の第１電極は、ＶDDに結合さ
れ、第２電極は、トランジスタ８６２の第１電極および
トランジスタ８６６の制御電極に結合されて、Ｓ３信号
を供給する。トランジスタ８６２の第２電極は、Ｖgnd
に結合される。さらに、トランジスタ８５０の第２電極
は、トランジスタ８５８の第１電極に結合されることに
留意されたい。トランジスタ８５８の第２電極は、トラ
ンジスタ８６０の第１電極に結合される。トランジスタ
８６０の第２電極は、Ｖgndに結合される。トランジス
タ８５２の第２電極は、トランジスタ８５４およびトラ
ンジスタ８５６のそれぞれの第１電極に結合される。ト
ランジスタ８５４およびトランジスタ８５６のそれぞれ
の第２電極は、Ｖgndに結合される。
結合される。トランジスタ８４８の第２電極は、トラン
ジスタ８５０の第１電極に結合される。トランジスタ８
５０の第２電極は、トランジスタ８５２の第１電極、ト
ランジスタ８６６の第１電極、トランジスタ８６４の制
御電極およびトランジスタ８６２の制御電極に結合され
る。トランジスタ８６６の第２電極は、ＶDDに結合され
る。トランジスタ８６４の第１電極は、ＶDDに結合さ
れ、第２電極は、トランジスタ８６２の第１電極および
トランジスタ８６６の制御電極に結合されて、Ｓ３信号
を供給する。トランジスタ８６２の第２電極は、Ｖgnd
に結合される。さらに、トランジスタ８５０の第２電極
は、トランジスタ８５８の第１電極に結合されることに
留意されたい。トランジスタ８５８の第２電極は、トラ
ンジスタ８６０の第１電極に結合される。トランジスタ
８６０の第２電極は、Ｖgndに結合される。トランジス
タ８５２の第２電極は、トランジスタ８５４およびトラ
ンジスタ８５６のそれぞれの第１電極に結合される。ト
ランジスタ８５４およびトランジスタ８５６のそれぞれ
の第２電極は、Ｖgndに結合される。
【００３３】図８および図９に示されたエンコーダ８０
０の一部では、トランジスタ８０２、８０８、８１０、
８１４、８１８、８２０、８２８、８３０、８４４、８
４６、８４８、８５０、８６４および８６６が、ｐ型ト
ランジスタとして実施されることに留意されたい。同様
に、トランジスタ８０４、８０６、８１２、８１６、８
２２、８２４、８２６、８３２、８３４、８３６、８３
８、８４０、８４２、８５２、８５４、８５６、８５
８、８６０および８６２は、ｎ型トランジスタとして実
施される。しかし、図８および図９に示されたトランジ
スタの構成によって表される論理機能は、他の処理方法
論から形成されるトランジスタの使用を含む複数の方法
で実施できることに留意されたい。
０の一部では、トランジスタ８０２、８０８、８１０、
８１４、８１８、８２０、８２８、８３０、８４４、８
４６、８４８、８５０、８６４および８６６が、ｐ型ト
ランジスタとして実施されることに留意されたい。同様
に、トランジスタ８０４、８０６、８１２、８１６、８
２２、８２４、８２６、８３２、８３４、８３６、８３
８、８４０、８４２、８５２、８５４、８５６、８５
８、８６０および８６２は、ｎ型トランジスタとして実
施される。しかし、図８および図９に示されたトランジ
スタの構成によって表される論理機能は、他の処理方法
論から形成されるトランジスタの使用を含む複数の方法
で実施できることに留意されたい。
【００３４】本発明の実施に使用される回路の接続性を
詳細に説明したので、以下ではこの回路の動作を説明す
る。
詳細に説明したので、以下ではこの回路の動作を説明す
る。
【００３５】動作の説明 本発明の加算器では、キャリー制御信号を使用して、Ｂ
２符号化出力を生成する。キャリー制御信号とは、キャ
リー・キル（Ｃk）、キャリー伝播（Ｃp）およびキャリ
ー生成（Ｃg）である。これらのキャリー制御信号のそ
れぞれは、加算演算に使用するために供給されたデータ
から生成される。入力データとキャリー制御信号のそれ
ぞれとの間の関係を、図２に示す。図２からわかるよう
に、キャリー生成制御信号（Ｃg）は、加算器装置の２
つの異なる入力に供給されたビットのそれぞれの間のＡ
ＮＤ演算の結果である。Ｃg信号は、ＡＮＤ演算の結果
であるから、キャリー生成制御信号がアサートされるた
めには、両方の入力の対応するビットの両方がアサート
されなければならない。キャリー信号を伝播するか否
か、したがって、キャリー伝播制御信号をアサートする
か否かを決定するためには、加算器回路への２つの入力
の論理ＯＲをとらなければならない。キャリーを伝播す
るためには、加算器回路への入力の一方または両方がア
サートされなければならない。キャリーを伝播してはな
らないことを示すためには、キャリー・キル制御信号
（Ｃk）をアサートする。キャリー・キル制御信号を生
成するために、加算器回路へのデータ入力の論理ＮＯＲ
をとる。したがって、Ｃk信号は、Ａ信号とＢ信号に供
給されるデータ値の両方がネゲートされる時に限ってア
サートされる。Ｃg、ＣpおよびＣk信号は、それぞれが
生成された後に、加算器３００（図３）にそれぞれ供給
されて、Ｂ２符号化された和が生成される。
２符号化出力を生成する。キャリー制御信号とは、キャ
リー・キル（Ｃk）、キャリー伝播（Ｃp）およびキャリ
ー生成（Ｃg）である。これらのキャリー制御信号のそ
れぞれは、加算演算に使用するために供給されたデータ
から生成される。入力データとキャリー制御信号のそれ
ぞれとの間の関係を、図２に示す。図２からわかるよう
に、キャリー生成制御信号（Ｃg）は、加算器装置の２
つの異なる入力に供給されたビットのそれぞれの間のＡ
ＮＤ演算の結果である。Ｃg信号は、ＡＮＤ演算の結果
であるから、キャリー生成制御信号がアサートされるた
めには、両方の入力の対応するビットの両方がアサート
されなければならない。キャリー信号を伝播するか否
か、したがって、キャリー伝播制御信号をアサートする
か否かを決定するためには、加算器回路への２つの入力
の論理ＯＲをとらなければならない。キャリーを伝播す
るためには、加算器回路への入力の一方または両方がア
サートされなければならない。キャリーを伝播してはな
らないことを示すためには、キャリー・キル制御信号
（Ｃk）をアサートする。キャリー・キル制御信号を生
成するために、加算器回路へのデータ入力の論理ＮＯＲ
をとる。したがって、Ｃk信号は、Ａ信号とＢ信号に供
給されるデータ値の両方がネゲートされる時に限ってア
サートされる。Ｃg、ＣpおよびＣk信号は、それぞれが
生成された後に、加算器３００（図３）にそれぞれ供給
されて、Ｂ２符号化された和が生成される。
【００３６】図３に示された加算器では、Ｃg、Ｃpおよ
びＣk信号を生成するために供給されるＡとＢの値が４
ビットであると仮定されている。したがって、Ｃg、Ｃp
およびＣkのそれぞれの値も、４ビットになる。これ以
外のビット数を有するデータ処理システムで本発明の機
能性を実施するために、これ以外のビット数を使用でき
ることに留意されたい。さらに、以下の加算器３００の
説明では、まずキャリー論理の生成を説明し、その後、
符号化された出力の生成を説明する。
びＣk信号を生成するために供給されるＡとＢの値が４
ビットであると仮定されている。したがって、Ｃg、Ｃp
およびＣkのそれぞれの値も、４ビットになる。これ以
外のビット数を有するデータ処理システムで本発明の機
能性を実施するために、これ以外のビット数を使用でき
ることに留意されたい。さらに、以下の加算器３００の
説明では、まずキャリー論理の生成を説明し、その後、
符号化された出力の生成を説明する。
【００３７】キャリー論理回路４００とキャリー論理回
路３０２の両方が、図４に示された同一の論理機能を有
する。しかし、キャリー論理回路４００とキャリー論理
回路３０２のそれぞれに供給される入力は、異なり、Ｃ
gen信号およびＣprop信号とそれらの補数信号がもたら
されることに留意されたい。Ｃgen信号およびＣprop信
号のそれぞれを生成するために実行される論理機能を、
図４に示す。
路３０２の両方が、図４に示された同一の論理機能を有
する。しかし、キャリー論理回路４００とキャリー論理
回路３０２のそれぞれに供給される入力は、異なり、Ｃ
gen信号およびＣprop信号とそれらの補数信号がもたら
されることに留意されたい。Ｃgen信号およびＣprop信
号のそれぞれを生成するために実行される論理機能を、
図４に示す。
【００３８】図４を参照し、キャリー論理回路４００に
よって生成されるＣgen信号とＣpro p信号を詳細に説明
する。Ｃgen信号を生成するために、Ｃp2信号とＣk3信
号が、ＡＮＤゲート４０２に供給される。Ｃp2信号は、
キャリー伝播制御（Ｃp）信号のビット２に対応するこ
とに留意されたい。同様に、Ｃk3信号は、キャリー・キ
ル制御（Ｃk）信号のビット３に対応する。Ｃp2信号と
Ｃk3信号は、論理ＡＮＤをとられ、その出力が、ＯＲゲ
ート４０４に供給される。Ｃk2信号も、ＯＲゲート４０
４に供給される。上に述べたのと同様の形で、Ｃk2信号
が、キャリー・キル制御信号のビット２に対応すること
に留意されたい。ＯＲゲート４０４の出力が、Ｃgen信
号である。
よって生成されるＣgen信号とＣpro p信号を詳細に説明
する。Ｃgen信号を生成するために、Ｃp2信号とＣk3信
号が、ＡＮＤゲート４０２に供給される。Ｃp2信号は、
キャリー伝播制御（Ｃp）信号のビット２に対応するこ
とに留意されたい。同様に、Ｃk3信号は、キャリー・キ
ル制御（Ｃk）信号のビット３に対応する。Ｃp2信号と
Ｃk3信号は、論理ＡＮＤをとられ、その出力が、ＯＲゲ
ート４０４に供給される。Ｃk2信号も、ＯＲゲート４０
４に供給される。上に述べたのと同様の形で、Ｃk2信号
が、キャリー・キル制御信号のビット２に対応すること
に留意されたい。ＯＲゲート４０４の出力が、Ｃgen信
号である。
【００３９】Ｃgen信号とＣk2、Ｃk3およびＣp2信号の
それぞれの間の関係を示す真理値表を図５に示す。この
図からわかるように、Ｃk2信号がアサートされる時に
は、Ｃgen信号もアサートされて、キャリーを生成しな
ければならないことが示される。図５の真理値表からわ
かるように、Ｃgen信号は、Ｃk2信号がアサートされる
時か、Ｃk3信号およびＣp2信号の両方がアサートされる
時に限ってアサートされる。
それぞれの間の関係を示す真理値表を図５に示す。この
図からわかるように、Ｃk2信号がアサートされる時に
は、Ｃgen信号もアサートされて、キャリーを生成しな
ければならないことが示される。図５の真理値表からわ
かるように、Ｃgen信号は、Ｃk2信号がアサートされる
時か、Ｃk3信号およびＣp2信号の両方がアサートされる
時に限ってアサートされる。
【００４０】もう一度図４を参照すると、Ｃprop信号と
Ｃg3、Ｃp3、Ｃp2およびＣg2信号のそれぞれの間の論理
的関係が図示されている。Ｃprop信号を生成するため
に、Ｃg3とＣp3が、ＯＲゲート４０６を使用して論理Ｏ
Ｒをとられる。ＯＲゲート４０６の出力は、ＡＮＤゲー
ト４０８の入力に供給される。したがって、ＯＲゲート
４０６の出力は、ＡＮＤゲート４０８内でＣp2信号と論
理ＡＮＤをとられる。ＡＮＤゲート４０８の出力は、Ｏ
Ｒゲート４１０に結合される。さらに、Ｃg2信号が、Ｏ
Ｒゲート４１０に結合される。ＯＲゲート４１０の出力
が、Ｃprop信号である。
Ｃg3、Ｃp3、Ｃp2およびＣg2信号のそれぞれの間の論理
的関係が図示されている。Ｃprop信号を生成するため
に、Ｃg3とＣp3が、ＯＲゲート４０６を使用して論理Ｏ
Ｒをとられる。ＯＲゲート４０６の出力は、ＡＮＤゲー
ト４０８の入力に供給される。したがって、ＯＲゲート
４０６の出力は、ＡＮＤゲート４０８内でＣp2信号と論
理ＡＮＤをとられる。ＡＮＤゲート４０８の出力は、Ｏ
Ｒゲート４１０に結合される。さらに、Ｃg2信号が、Ｏ
Ｒゲート４１０に結合される。ＯＲゲート４１０の出力
が、Ｃprop信号である。
【００４１】図６は、Ｃprop信号とＣg2、Ｃg3、Ｃp3お
よびＣp2信号のそれぞれの間の関係を示す真理値表であ
る。この真理値表から、Ｃg2信号がネゲートされ、Ｃp2
がネゲートされる時と、Ｃg2がネゲートされ、Ｃg3信号
とＣp3信号の両方がネゲートされる時に、Ｃprop信号が
ネゲートされて、キャリーを伝播してはならないことが
示されることがわかる。
よびＣp2信号のそれぞれの間の関係を示す真理値表であ
る。この真理値表から、Ｃg2信号がネゲートされ、Ｃp2
がネゲートされる時と、Ｃg2がネゲートされ、Ｃg3信号
とＣp3信号の両方がネゲートされる時に、Ｃprop信号が
ネゲートされて、キャリーを伝播してはならないことが
示されることがわかる。
【００４２】図７は、キャリー論理回路４００の１実施
例を実施するための回路図である。この回路表現は、当
技術における通常の技術を有する者が、キャリー論理回
路４００を実施して、Ｃgen信号とＣprop信号を正しく
生成できるようにするために提供されることに留意され
たい。しかし、当業者であれば、図５および図６に対応
する真理値表に従い、これらを実施する限り、追加の構
成および処理方法論を実施してＣgen信号およびＣprop
信号を生成できることを理解するはずである。
例を実施するための回路図である。この回路表現は、当
技術における通常の技術を有する者が、キャリー論理回
路４００を実施して、Ｃgen信号とＣprop信号を正しく
生成できるようにするために提供されることに留意され
たい。しかし、当業者であれば、図５および図６に対応
する真理値表に従い、これらを実施する限り、追加の構
成および処理方法論を実施してＣgen信号およびＣprop
信号を生成できることを理解するはずである。
【００４３】前に述べたように、キャリー論理回路３０
２は、キャリー論理回路４００に類似した構成を有す
る。しかし、キャリー論理回路３０２から生成されるＣ
gen信号およびＣprop信号は、キャリー論理回路４００
によって生成されるＣgen信号およびＣprop信号の補数
である。この相違は、Ｃg2信号とＣg3信号が、キャリー
論理回路３０２のＣk2入力およびＣk3入力として供給さ
れるという事実からもたらされる。したがって、キャリ
ー・キル（Ｃk）制御信号がキャリー論理回路４００の
入力に供給される場合には、キャリー生成（Ｃg）制御
信号がキャリー論理回路３０２に供給される。加算器３
００は、マルチプレクサ３０６およびマルチプレクサ３
０８のそれぞれが、エンコーダ８００によって供給され
る和信号の別の連結を出力できるようにするため、この
ような補数関係のＣgen信号およびＣprop信号を生成す
るように設計されている。２つの可能な連結の両方が、
マルチプレクサ３１０供給されるようにすることによっ
て、マルチプレクサ３１０は、図３に図示されていない
加算器回路の別の段によって供給されるＣａｒｒｙＩｎ
信号の値に応じて、増分された版または増分されない版
のいずれかを選択できるようになる。この形でのマルチ
プレクサの使用を、後に詳細に説明する。
２は、キャリー論理回路４００に類似した構成を有す
る。しかし、キャリー論理回路３０２から生成されるＣ
gen信号およびＣprop信号は、キャリー論理回路４００
によって生成されるＣgen信号およびＣprop信号の補数
である。この相違は、Ｃg2信号とＣg3信号が、キャリー
論理回路３０２のＣk2入力およびＣk3入力として供給さ
れるという事実からもたらされる。したがって、キャリ
ー・キル（Ｃk）制御信号がキャリー論理回路４００の
入力に供給される場合には、キャリー生成（Ｃg）制御
信号がキャリー論理回路３０２に供給される。加算器３
００は、マルチプレクサ３０６およびマルチプレクサ３
０８のそれぞれが、エンコーダ８００によって供給され
る和信号の別の連結を出力できるようにするため、この
ような補数関係のＣgen信号およびＣprop信号を生成す
るように設計されている。２つの可能な連結の両方が、
マルチプレクサ３１０供給されるようにすることによっ
て、マルチプレクサ３１０は、図３に図示されていない
加算器回路の別の段によって供給されるＣａｒｒｙＩｎ
信号の値に応じて、増分された版または増分されない版
のいずれかを選択できるようになる。この形でのマルチ
プレクサの使用を、後に詳細に説明する。
【００４４】Ｃgen信号およびＣprop信号は、キャリー
論理回路４００によってマルチプレクサ３０６に、ま
た、キャリー論理回路３０２によってマルチプレクサ３
０８に供給されて、エンコーダ８００によって供給され
る和出力の連結によって生成される２つの値のうちの一
方が選択される。エンコーダ８００は、図８、図９およ
び図１０に関連して後で詳細に説明する。エンコーダ８
００は、それへのＣk入力、Ｃp入力およびＣg入力に対
するＢ２符号化を実行する。エンコーダ８００による和
信号Ｓ０、Ｓ１、Ｓ２およびＳ３の生成は、加算される
最初のビットと後続ビットの間の依存性に基づく。たと
えば、ビット０に関して、キャリー・キル（Ｃk）だけ
がアサートされ、Ｃg0信号とＣp0信号がネゲートされる
と仮定する。次のビット１も、やはりアサートされるキ
ャリー・キル制御信号と、ネゲートされるキャリー生成
およびキャリー伝播（Ｃg1とＣp2）を生成する場合、図
８および図９のエンコーダ８００は、アサートされたＳ
０信号とネゲートされたＳ１信号、Ｓ２信号およびＳ３
信号を生成する。しかし、次のビット１が、アサートさ
れたキャリー伝播（Ｃp1）信号を生成し、Ｃg1信号とＣ
k1信号がネゲートされる場合、Ｓ０信号はネゲートさ
れ、Ｓ１信号がアサートされる。Ｓ２信号とＳ３信号は
ネゲートされたままになることに留意されたい。図１０
からわかるように、Ｂ２符号化方式では、対応する和の
値について１つの信号だけがアサートされたメッセージ
が提供される。したがって、Ｓ３信号がアサートされる
時には、Ｓ３信号が和の第４ビット位置を表すので、和
は４の値を有する。同様に、Ｓ１信号がアサートされる
時には、Ｓ１信号が第２ビット位置になるので、和は２
の値を有する。Ｂ２符号化の再検討については、本明細
書で前に示し、説明した表１を参照されたい。
論理回路４００によってマルチプレクサ３０６に、ま
た、キャリー論理回路３０２によってマルチプレクサ３
０８に供給されて、エンコーダ８００によって供給され
る和出力の連結によって生成される２つの値のうちの一
方が選択される。エンコーダ８００は、図８、図９およ
び図１０に関連して後で詳細に説明する。エンコーダ８
００は、それへのＣk入力、Ｃp入力およびＣg入力に対
するＢ２符号化を実行する。エンコーダ８００による和
信号Ｓ０、Ｓ１、Ｓ２およびＳ３の生成は、加算される
最初のビットと後続ビットの間の依存性に基づく。たと
えば、ビット０に関して、キャリー・キル（Ｃk）だけ
がアサートされ、Ｃg0信号とＣp0信号がネゲートされる
と仮定する。次のビット１も、やはりアサートされるキ
ャリー・キル制御信号と、ネゲートされるキャリー生成
およびキャリー伝播（Ｃg1とＣp2）を生成する場合、図
８および図９のエンコーダ８００は、アサートされたＳ
０信号とネゲートされたＳ１信号、Ｓ２信号およびＳ３
信号を生成する。しかし、次のビット１が、アサートさ
れたキャリー伝播（Ｃp1）信号を生成し、Ｃg1信号とＣ
k1信号がネゲートされる場合、Ｓ０信号はネゲートさ
れ、Ｓ１信号がアサートされる。Ｓ２信号とＳ３信号は
ネゲートされたままになることに留意されたい。図１０
からわかるように、Ｂ２符号化方式では、対応する和の
値について１つの信号だけがアサートされたメッセージ
が提供される。したがって、Ｓ３信号がアサートされる
時には、Ｓ３信号が和の第４ビット位置を表すので、和
は４の値を有する。同様に、Ｓ１信号がアサートされる
時には、Ｓ１信号が第２ビット位置になるので、和は２
の値を有する。Ｂ２符号化の再検討については、本明細
書で前に示し、説明した表１を参照されたい。
【００４５】Ｓ０信号、Ｓ１信号、Ｓ２信号およびＳ３
信号のそれぞれは、生成された後に、選択的に連結さ
れ、マルチプレクサ３０６およびマルチプレクサ３０８
に供給される。第１の形態では、Ｓ０、Ｓ１、Ｓ２およ
びＳ３の値は、Ｓ０値が結果の値のビット０位置になる
形で連結される。さらに、Ｓ３値は、マルチプレクサ３
０６に供給される値のビット１位置にあり、Ｓ２値はビ
ット２位置にあり、Ｓ１値はビット３位置にある。第２
の形態では、Ｓ３値がビット０位置になり、Ｓ２値がビ
ット１位置になり、Ｓ３値がビット２位置になり、Ｓ０
値がビット３位置になるように、Ｓ０ないしＳ３の値が
配置される。
信号のそれぞれは、生成された後に、選択的に連結さ
れ、マルチプレクサ３０６およびマルチプレクサ３０８
に供給される。第１の形態では、Ｓ０、Ｓ１、Ｓ２およ
びＳ３の値は、Ｓ０値が結果の値のビット０位置になる
形で連結される。さらに、Ｓ３値は、マルチプレクサ３
０６に供給される値のビット１位置にあり、Ｓ２値はビ
ット２位置にあり、Ｓ１値はビット３位置にある。第２
の形態では、Ｓ３値がビット０位置になり、Ｓ２値がビ
ット１位置になり、Ｓ３値がビット２位置になり、Ｓ０
値がビット３位置になるように、Ｓ０ないしＳ３の値が
配置される。
【００４６】マルチプレクサ３０６に供給される２つの
値には、第１の値と、第１の値を増分した版が含まれる
ことに留意されたい。追加の説明のため、第１の値が、
Ｓ０、Ｓ１、Ｓ２およびＳ３の連結によって形成される
ことに留意されたい。この第１の値が、キャリー伝播信
号に応答して増分される時には、Ｂ２符号化方式では、
単に、各ビットを左に１ビット位置だけシフトし、最後
のビット位置の値を最初のビット位置すなわちビット０
にラップアラウンドすることによって増分演算が実行さ
れる。したがって、Ｓ０、Ｓ１、Ｓ２およびＳ３の値の
連結によって表される値を増分する場合、その結果は、
Ｓ１、Ｓ２、Ｓ３およびＳ０の値の連結によって形成さ
れる。図３からわかるように、この増分された値は、マ
ルチプレクサ３０６のＩｎ０入力に供給され、第１の値
は、マルチプレクサ３０６のＩｎ１入力に供給される。
したがって、加算された値にキャリーが伝播されること
を示すためにＣprop信号がアサートされ、加算された値
を増分しなければならない時には、マルチプレクサ３０
６のＩｎ０入力に供給された値が、マルチプレクサ３０
６から出力される。同様に、加算演算に応答してキャリ
ーを生成しなければならないことをキャリー論理回路４
００が示す場合、まだ増分してはならないので、第１の
値が供給される。
値には、第１の値と、第１の値を増分した版が含まれる
ことに留意されたい。追加の説明のため、第１の値が、
Ｓ０、Ｓ１、Ｓ２およびＳ３の連結によって形成される
ことに留意されたい。この第１の値が、キャリー伝播信
号に応答して増分される時には、Ｂ２符号化方式では、
単に、各ビットを左に１ビット位置だけシフトし、最後
のビット位置の値を最初のビット位置すなわちビット０
にラップアラウンドすることによって増分演算が実行さ
れる。したがって、Ｓ０、Ｓ１、Ｓ２およびＳ３の値の
連結によって表される値を増分する場合、その結果は、
Ｓ１、Ｓ２、Ｓ３およびＳ０の値の連結によって形成さ
れる。図３からわかるように、この増分された値は、マ
ルチプレクサ３０６のＩｎ０入力に供給され、第１の値
は、マルチプレクサ３０６のＩｎ１入力に供給される。
したがって、加算された値にキャリーが伝播されること
を示すためにＣprop信号がアサートされ、加算された値
を増分しなければならない時には、マルチプレクサ３０
６のＩｎ０入力に供給された値が、マルチプレクサ３０
６から出力される。同様に、加算演算に応答してキャリ
ーを生成しなければならないことをキャリー論理回路４
００が示す場合、まだ増分してはならないので、第１の
値が供給される。
【００４７】同一の連結された値が、マルチプレクサ３
０８のＩｎ１入力およびＩｎ０入力に供給されることに
留意されたい。しかし、キャリー論理回路３０２への入
力は、Ｃgen信号とＣprop信号が、マルチプレクサ３０
６に供給されるＣgen信号とＣprop信号の補数になるよ
うに構成されている。したがって、マルチプレクサ３０
８は、マルチプレクサ３０６によって供給される連結さ
れた値と反対の値をマルチプレクサ３１０のＩｎ０入力
に供給する。さらに、マルチプレクサ３１０が出力する
値は、別の加算器または加算器段によって生成されたＣ
ａｒｒｙ Ｉｎ信号の論理値によって決定される。この
追加の加算器または加算器段は、データ処理技術で周知
であり、後続の加算器段へのＣａｒｒｙ Ｉｎ信号の使
用が当業者に周知であるから、図示しない。マルチプレ
クサ３１０では、Ｃａｒｒｙ Ｉｎ信号がアサートされ
ている場合に、マルチプレクサ３１０のＩｎ１入力に供
給される連結された値が、最終的な和の値のビット０な
いしビット３として出力される。
０８のＩｎ１入力およびＩｎ０入力に供給されることに
留意されたい。しかし、キャリー論理回路３０２への入
力は、Ｃgen信号とＣprop信号が、マルチプレクサ３０
６に供給されるＣgen信号とＣprop信号の補数になるよ
うに構成されている。したがって、マルチプレクサ３０
８は、マルチプレクサ３０６によって供給される連結さ
れた値と反対の値をマルチプレクサ３１０のＩｎ０入力
に供給する。さらに、マルチプレクサ３１０が出力する
値は、別の加算器または加算器段によって生成されたＣ
ａｒｒｙ Ｉｎ信号の論理値によって決定される。この
追加の加算器または加算器段は、データ処理技術で周知
であり、後続の加算器段へのＣａｒｒｙ Ｉｎ信号の使
用が当業者に周知であるから、図示しない。マルチプレ
クサ３１０では、Ｃａｒｒｙ Ｉｎ信号がアサートされ
ている場合に、マルチプレクサ３１０のＩｎ１入力に供
給される連結された値が、最終的な和の値のビット０な
いしビット３として出力される。
【００４８】エンコーダ３０４は、エンコーダ８００に
類似した形で実施される。しかし、Ｃk＜０：１＞信号
の代わりにＣk＜２：３＞信号が供給される。さらに、
エンコーダ３０４のＣp＜０：１＞入力には、Ｃp＜２：
３＞信号が供給される。同様に、エンコーダ３０４のＣ
g＜０：１＞入力には、Ｃg＜２：３＞信号が供給され
る。エンコーダ３０４では、図８および図９に示された
回路をこれらの修正された入力と共に使用して、そのｓ
ｕｍ０、ｓｕｍ１、ｓｕｍ２およびｓｕｍ３出力とし
て、Ｔ０、Ｔ１、Ｔ２およびＴ３出力を生成する。エン
コーダ８００と同様に、Ｔ０、Ｔ１、Ｔ２およびＴ３出
力は、Ｔ０、Ｔ１、Ｔ２、Ｔ３の連結によって形成され
る値またはＴ１、Ｔ２、Ｔ３、Ｔ０の連結によって形成
される値を有するように選択的に連結される。「Ｔ０、
Ｔ１、Ｔ２、Ｔ３」値は、マルチプレクサ３１２のＩｎ
０入力に供給される。同様に、「Ｔ１、Ｔ２、Ｔ３、Ｔ
０」値は、マルチプレクサ３１２のＩｎ１入力に供給さ
れる。マルチプレクサ３１０、Ｃａｒｒｙ Ｉｎ信号お
よびその補数と同様に、マルチプレクサ３１２は、加算
された値のビット４ないしビット７として、連結された
値のうちの一方を供給する。この加算された値によっ
て、Ｂ２符号化などを使用する回路によって使用できる
Ｂ２符号化された値が生成される。
類似した形で実施される。しかし、Ｃk＜０：１＞信号
の代わりにＣk＜２：３＞信号が供給される。さらに、
エンコーダ３０４のＣp＜０：１＞入力には、Ｃp＜２：
３＞信号が供給される。同様に、エンコーダ３０４のＣ
g＜０：１＞入力には、Ｃg＜２：３＞信号が供給され
る。エンコーダ３０４では、図８および図９に示された
回路をこれらの修正された入力と共に使用して、そのｓ
ｕｍ０、ｓｕｍ１、ｓｕｍ２およびｓｕｍ３出力とし
て、Ｔ０、Ｔ１、Ｔ２およびＴ３出力を生成する。エン
コーダ８００と同様に、Ｔ０、Ｔ１、Ｔ２およびＴ３出
力は、Ｔ０、Ｔ１、Ｔ２、Ｔ３の連結によって形成され
る値またはＴ１、Ｔ２、Ｔ３、Ｔ０の連結によって形成
される値を有するように選択的に連結される。「Ｔ０、
Ｔ１、Ｔ２、Ｔ３」値は、マルチプレクサ３１２のＩｎ
０入力に供給される。同様に、「Ｔ１、Ｔ２、Ｔ３、Ｔ
０」値は、マルチプレクサ３１２のＩｎ１入力に供給さ
れる。マルチプレクサ３１０、Ｃａｒｒｙ Ｉｎ信号お
よびその補数と同様に、マルチプレクサ３１２は、加算
された値のビット４ないしビット７として、連結された
値のうちの一方を供給する。この加算された値によっ
て、Ｂ２符号化などを使用する回路によって使用できる
Ｂ２符号化された値が生成される。
【００４９】動作の例 次に、動作の例を説明して、本発明の加算器の動作を明
瞭にする。この例では、２つの４ビット・データ値Ａお
よびＢを加算すると仮定する。データ値Ａは、１０進数
で３、２進数で００１１の値を有すると仮定する。さら
に、データ値Ｂは、１０進数で５、２進数で０１０１の
値を有すると仮定する。
瞭にする。この例では、２つの４ビット・データ値Ａお
よびＢを加算すると仮定する。データ値Ａは、１０進数
で３、２進数で００１１の値を有すると仮定する。さら
に、データ値Ｂは、１０進数で５、２進数で０１０１の
値を有すると仮定する。
【００５０】キャリー生成（Ｃg）制御信号、キャリー
伝播（Ｃp）制御信号およびキャリー・キル（Ｃk）制御
信号を作るためには、図２に示した論理回路を使用しな
ければならない。この論理機能を使用する時、データ処
理技術で周知の通り、結果のキャリー生成（Ｃg）信号
が、０００１の２進数値を有する。結果のキャリー伝播
（Ｃp）値は、０１１０の２進数値を有する。同様に、
キャリー・キル（Ｃk）信号は、１０００の２進数値を
有する。これらのＣg、ＣpおよびＣkの値のそれぞれ
が、キャリー論理回路４００に供給される時には、Ｃ
genがアサートされて、キャリーを生成しなければなら
ないことが示される。さらに、エンコーダ８００は、マ
ルチプレクサ３０６に供給される連結された値として使
用するために、Ｓ０、Ｓ１、Ｓ２およびＳ３の値を供給
する。上で計算されたＣg、ＣpおよびＣkが使用される
時、結果のＳ０、Ｓ１、Ｓ２およびＳ３の値は、それぞ
れ０、０、１および０になる。Ｃgen信号がアサートさ
れる時には、マルチプレクサ３０６が「０１００」の値
を出力する。同様に、エンコーダ３０４は、「０００
１」の値を出力する。その後、これら２つの値が連結さ
れ、「０１０００００１」の値としてＯｕｔバスに供給
される。
伝播（Ｃp）制御信号およびキャリー・キル（Ｃk）制御
信号を作るためには、図２に示した論理回路を使用しな
ければならない。この論理機能を使用する時、データ処
理技術で周知の通り、結果のキャリー生成（Ｃg）信号
が、０００１の２進数値を有する。結果のキャリー伝播
（Ｃp）値は、０１１０の２進数値を有する。同様に、
キャリー・キル（Ｃk）信号は、１０００の２進数値を
有する。これらのＣg、ＣpおよびＣkの値のそれぞれ
が、キャリー論理回路４００に供給される時には、Ｃ
genがアサートされて、キャリーを生成しなければなら
ないことが示される。さらに、エンコーダ８００は、マ
ルチプレクサ３０６に供給される連結された値として使
用するために、Ｓ０、Ｓ１、Ｓ２およびＳ３の値を供給
する。上で計算されたＣg、ＣpおよびＣkが使用される
時、結果のＳ０、Ｓ１、Ｓ２およびＳ３の値は、それぞ
れ０、０、１および０になる。Ｃgen信号がアサートさ
れる時には、マルチプレクサ３０６が「０１００」の値
を出力する。同様に、エンコーダ３０４は、「０００
１」の値を出力する。その後、これら２つの値が連結さ
れ、「０１０００００１」の値としてＯｕｔバスに供給
される。
【００５１】上で示した説明と例から、本発明が、電力
を保存するためにＢ２符号化を使用する独自の加算器を
提供することがわかる。Ｂ２符号化形式では２ビットご
とに１つのビット線だけが駆動されるので、必ず２ビッ
トごとに２本の線が駆動されることを必要とする２進真
／補数符号化よりも電力消費が少なくなる。さらに、本
発明の加算器は、Ｂ２符号化方式のもう１つの特徴を利
用して、さらに効率的に増分演算を実行する。Ｂ２符号
化方式での増分演算は、回転演算をもたらすので、増分
演算を効率的に簡単に実行できる。このような増分演算
を実行するためには、第１入力が「Ａ」になり、第２入
力が「０」になり、Ｃａｒｒｙ Ｉｎが供給されるはず
である。
を保存するためにＢ２符号化を使用する独自の加算器を
提供することがわかる。Ｂ２符号化形式では２ビットご
とに１つのビット線だけが駆動されるので、必ず２ビッ
トごとに２本の線が駆動されることを必要とする２進真
／補数符号化よりも電力消費が少なくなる。さらに、本
発明の加算器は、Ｂ２符号化方式のもう１つの特徴を利
用して、さらに効率的に増分演算を実行する。Ｂ２符号
化方式での増分演算は、回転演算をもたらすので、増分
演算を効率的に簡単に実行できる。このような増分演算
を実行するためには、第１入力が「Ａ」になり、第２入
力が「０」になり、Ｃａｒｒｙ Ｉｎが供給されるはず
である。
【００５２】本明細書に記載の本発明の実施例は、例と
してのみ提供される。しかし、本明細書に記載の機能を
実行するための他の多数の実施態様が存在する。たとえ
ば、他の処理技法を使用して、ＮＭＯＳ、バイポーラ、
ＧａＡｓおよびＢｉＣＭＯＳの回路で本発明の加算器を
実施することができる。同様に、本発明の論理回路は、
例としてのみ提供され、本明細書に記載の符号化機能お
よびキャリー生成機能を実行するための他の多数の論理
構成が存在することは、当業者に既知である。
してのみ提供される。しかし、本明細書に記載の機能を
実行するための他の多数の実施態様が存在する。たとえ
ば、他の処理技法を使用して、ＮＭＯＳ、バイポーラ、
ＧａＡｓおよびＢｉＣＭＯＳの回路で本発明の加算器を
実施することができる。同様に、本発明の論理回路は、
例としてのみ提供され、本明細書に記載の符号化機能お
よびキャリー生成機能を実行するための他の多数の論理
構成が存在することは、当業者に既知である。
【００５３】本発明の原理を本明細書で説明したが、こ
の説明は、例として行われたものにすぎず、本発明の範
囲を制限するもではないことが、当業者には明瞭に理解
されるはずである。したがって、請求の範囲によって、
本発明の真の趣旨および範囲に含まれる本発明の修正の
すべてが含まれることが意図されている。
の説明は、例として行われたものにすぎず、本発明の範
囲を制限するもではないことが、当業者には明瞭に理解
されるはずである。したがって、請求の範囲によって、
本発明の真の趣旨および範囲に含まれる本発明の修正の
すべてが含まれることが意図されている。
【００５４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５５】（１）キャリー信号を受け取るための入力
手段と、キャリー信号を受け取るために入力手段に結合
されたエンコーダとを含み、前記エンコーダが、キャリ
ー信号に応答して加算演算の結果を生成するために、第
１の符号化された和の値を供給する、加算演算の結果を
生成するための加算器。 （２）さらに、第１の符号化された和の値と加算演算の
結果とを供給するためエンコーダに結合された出力手段
を含む、上記（１）の加算器。 （３）第１の符号化された和の値が、Ｂ２符号化された
和の値であることを特徴とする、上記（１）の加算器。 （４）さらに、キャリー信号を受け取るため入力手段に
結合されたキャリー論理回路を含み、前記キャリー論理
回路が、キャリー信号に応答して第１キャリー伝播信号
を生成する、上記（１）の加算器。 （５）エンコーダが、第２の符号化された和の値を生成
することを特徴とする、上記（４）の加算器。 （６）第２の符号化された和の値が、第１の符号化され
た和の値を増分した後の第１の符号化された和の値に対
応することを特徴とする、上記（５）の加算器。 （７）さらに、第１キャリー伝播信号に応答して、加算
演算の部分結果として第１の符号化された和の値および
第２の符号化された和の値のうちの１つを選択的に供給
するため、第１キャリー論理回路に結合されたマルチプ
レクサを含む、上記（５）の加算器。 （８）エンコーダが、第３の符号化された和の値を供給
することを特徴とする、上記（７）の加算器。 （９）加算演算の部分結果および第３の符号化された和
の値が、加算演算の結果を生成するために連結されるこ
とを特徴とする、上記（８）の加算器。 （１０）さらに、第１の和の値と第２の和の値とを受け
取るための論理回路を含み、前記論理回路が、キャリー
信号を生成するために第１の和の値と第２の和の値とを
論理的に組み合わせる、上記（１）の加算器。 （１１）第１の符号化された和の値の１ビットだけがア
サートされることを特徴とする、上記（１）の加算器。 （１２）第１の値および第２の値に応答してキャリー値
を生成するステップと、第１の符号化された和を生成す
るため、第１符号化技法を使用してキャリー値を符号化
するステップと、第１の符号化された和を出力手段に選
択的に供給するステップとを含む、和を生成するために
第１の値と第２の値とを加算するための方法。 （１３）第１符号化技法がＢ２符号化技法であることを
特徴とする、上記（１２）の方法。 （１４）キャリー値に応答してキャリー生成値を生成す
るステップと、キャリー生成値が第１論理レベルである
時に、第１の符号化された和を出力手段に選択的に供給
するステップとをさらに含む、上記（１２）の方法。 （１５）さらに、増分された第１の符号化された和を生
成するためにキャリー値を符号化するステップを含む、
上記（１２）の方法。 （１６）キャリー値に応答してキャリー生成値を生成す
るステップと、キャリー生成値が第１論理レベルである
時に、第１の符号化された和を出力手段に選択的に供給
するステップと、キャリー生成値が第２論理レベルであ
る時に、増分された第１の符号化された和を出力手段に
選択的に供給するステップとをさらに含む、上記（１
５）の方法。 （１７）第２の符号化された和を生成するためにキャリ
ー値を符号化するステップと、第２の符号化された和を
出力手段に選択的に供給するステップとをさらに含む、
上記（１２）の方法。 （１８）さらに、和を生成するため、第１の符号化され
た和および増分された符号化された和のうちの１つと第
２の符号化された和とを組み合わせるステップを含む、
上記（１７）の方法。 （１９）第１の値と第２の値とを受け取るための、キャ
リー信号を生成する論理回路と、加算器回路とを含み、
前記加算器回路が、キャリー信号の第１部分を受け取
り、第１キャリー生成信号を生成するため、論理回路に
結合された第１キャリー論理回路と、キャリー信号の第
２部分を受け取り、第２キャリー生成信号を生成するた
め、論理回路に結合された第２キャリー論理回路と、キ
ャリー信号の第３部分を受け取り、第１の符号化された
和および増分された第２の符号化された和を生成するた
め、論理回路に結合された第１エンコーダと、キャリー
信号の第４部分を受け取り、第２の符号化された和およ
び増分された第２の符号化された和を生成するため、論
理回路に結合された第２エンコーダと、第１キャリー生
成信号を受け取るため第１キャリー論理回路に結合さ
れ、第１の符号化された和および増分された第１の符号
化された和を受け取るため第１エンコーダに結合され
た、結果の第１部分を生成する第１マルチプレクサと、
第２キャリー生成信号を受け取るため第２キャリー論理
回路に結合され、第２の符号化された和および増分され
た第２の符号化された和を受け取るため第２エンコーダ
に結合された、結果の第２部分を生成する第２マルチプ
レクサとを含む加算システム。 （２０）さらに、結果の第１部分および結果の第２部分
を受け取るために第１マルチプレクサおよび第２マルチ
プレクサに結合され、結果を生成するため結果の第１部
分と結果の第２部分とを連結する、結果を提供するため
の出力手段を含む、上記（１９）の加算システム。 （２１）第１の符号化された和、増分された第１の符号
化された和、第２の符号化された和および増分された第
２の符号化された和が、Ｂ２符号化技法を使用して符号
化されることを特徴とする、上記（２０）の加算システ
ム。
手段と、キャリー信号を受け取るために入力手段に結合
されたエンコーダとを含み、前記エンコーダが、キャリ
ー信号に応答して加算演算の結果を生成するために、第
１の符号化された和の値を供給する、加算演算の結果を
生成するための加算器。 （２）さらに、第１の符号化された和の値と加算演算の
結果とを供給するためエンコーダに結合された出力手段
を含む、上記（１）の加算器。 （３）第１の符号化された和の値が、Ｂ２符号化された
和の値であることを特徴とする、上記（１）の加算器。 （４）さらに、キャリー信号を受け取るため入力手段に
結合されたキャリー論理回路を含み、前記キャリー論理
回路が、キャリー信号に応答して第１キャリー伝播信号
を生成する、上記（１）の加算器。 （５）エンコーダが、第２の符号化された和の値を生成
することを特徴とする、上記（４）の加算器。 （６）第２の符号化された和の値が、第１の符号化され
た和の値を増分した後の第１の符号化された和の値に対
応することを特徴とする、上記（５）の加算器。 （７）さらに、第１キャリー伝播信号に応答して、加算
演算の部分結果として第１の符号化された和の値および
第２の符号化された和の値のうちの１つを選択的に供給
するため、第１キャリー論理回路に結合されたマルチプ
レクサを含む、上記（５）の加算器。 （８）エンコーダが、第３の符号化された和の値を供給
することを特徴とする、上記（７）の加算器。 （９）加算演算の部分結果および第３の符号化された和
の値が、加算演算の結果を生成するために連結されるこ
とを特徴とする、上記（８）の加算器。 （１０）さらに、第１の和の値と第２の和の値とを受け
取るための論理回路を含み、前記論理回路が、キャリー
信号を生成するために第１の和の値と第２の和の値とを
論理的に組み合わせる、上記（１）の加算器。 （１１）第１の符号化された和の値の１ビットだけがア
サートされることを特徴とする、上記（１）の加算器。 （１２）第１の値および第２の値に応答してキャリー値
を生成するステップと、第１の符号化された和を生成す
るため、第１符号化技法を使用してキャリー値を符号化
するステップと、第１の符号化された和を出力手段に選
択的に供給するステップとを含む、和を生成するために
第１の値と第２の値とを加算するための方法。 （１３）第１符号化技法がＢ２符号化技法であることを
特徴とする、上記（１２）の方法。 （１４）キャリー値に応答してキャリー生成値を生成す
るステップと、キャリー生成値が第１論理レベルである
時に、第１の符号化された和を出力手段に選択的に供給
するステップとをさらに含む、上記（１２）の方法。 （１５）さらに、増分された第１の符号化された和を生
成するためにキャリー値を符号化するステップを含む、
上記（１２）の方法。 （１６）キャリー値に応答してキャリー生成値を生成す
るステップと、キャリー生成値が第１論理レベルである
時に、第１の符号化された和を出力手段に選択的に供給
するステップと、キャリー生成値が第２論理レベルであ
る時に、増分された第１の符号化された和を出力手段に
選択的に供給するステップとをさらに含む、上記（１
５）の方法。 （１７）第２の符号化された和を生成するためにキャリ
ー値を符号化するステップと、第２の符号化された和を
出力手段に選択的に供給するステップとをさらに含む、
上記（１２）の方法。 （１８）さらに、和を生成するため、第１の符号化され
た和および増分された符号化された和のうちの１つと第
２の符号化された和とを組み合わせるステップを含む、
上記（１７）の方法。 （１９）第１の値と第２の値とを受け取るための、キャ
リー信号を生成する論理回路と、加算器回路とを含み、
前記加算器回路が、キャリー信号の第１部分を受け取
り、第１キャリー生成信号を生成するため、論理回路に
結合された第１キャリー論理回路と、キャリー信号の第
２部分を受け取り、第２キャリー生成信号を生成するた
め、論理回路に結合された第２キャリー論理回路と、キ
ャリー信号の第３部分を受け取り、第１の符号化された
和および増分された第２の符号化された和を生成するた
め、論理回路に結合された第１エンコーダと、キャリー
信号の第４部分を受け取り、第２の符号化された和およ
び増分された第２の符号化された和を生成するため、論
理回路に結合された第２エンコーダと、第１キャリー生
成信号を受け取るため第１キャリー論理回路に結合さ
れ、第１の符号化された和および増分された第１の符号
化された和を受け取るため第１エンコーダに結合され
た、結果の第１部分を生成する第１マルチプレクサと、
第２キャリー生成信号を受け取るため第２キャリー論理
回路に結合され、第２の符号化された和および増分され
た第２の符号化された和を受け取るため第２エンコーダ
に結合された、結果の第２部分を生成する第２マルチプ
レクサとを含む加算システム。 （２０）さらに、結果の第１部分および結果の第２部分
を受け取るために第１マルチプレクサおよび第２マルチ
プレクサに結合され、結果を生成するため結果の第１部
分と結果の第２部分とを連結する、結果を提供するため
の出力手段を含む、上記（１９）の加算システム。 （２１）第１の符号化された和、増分された第１の符号
化された和、第２の符号化された和および増分された第
２の符号化された和が、Ｂ２符号化技法を使用して符号
化されることを特徴とする、上記（２０）の加算システ
ム。
【図１】本発明の１実施例による加算器をブロック図形
式で示す図である。
式で示す図である。
【図２】図１の加算器の論理回路を論理図形式で示す図
である。
である。
【図３】図１の加算器回路の詳細をブロック図形式で示
す図である。
す図である。
【図４】図３の加算器のキャリー論理回路を論理図形式
で示す図である。
で示す図である。
【図５】図４のキャリー論理回路によって出力される第
１キャリー信号を生成するための論理的な関係を表形式
で示す図である。
１キャリー信号を生成するための論理的な関係を表形式
で示す図である。
【図６】図４のキャリー論理回路によって出力される第
２キャリー信号を生成するための論理的な関係を表形式
で示す図である。
２キャリー信号を生成するための論理的な関係を表形式
で示す図である。
【図７】図４のキャリー論理回路の一部を回路図形式で
示す図である。
示す図である。
【図８】図３の加算器のエンコーダの第１の部分を回路
図形式で示す図である。
図形式で示す図である。
【図９】図８の加算器のエンコーダの第２の部分を回路
図形式で示す図である。
図形式で示す図である。
【図１０】図８および図９のエンコーダによって出力さ
れる複数のビットを生成するための論理的関係を表形式
で示す図である。
れる複数のビットを生成するための論理的関係を表形式
で示す図である。
１００ 加算器回路 ２００ 論理回路 ３００ 加算器 ３０２ キャリー論理回路 ３０４ エンコーダ ３０６ マルチプレクサ ３０８ マルチプレクサ ３１０ マルチプレクサ ３１２ マルチプレクサ ４００ キャリー論理回路 ８００ エンコーダ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594083818 モトローラ・インコーポレイテッド アメリカ合衆国60196、イリノイ州シャー ムバーク、イースト・アルゴンクイン・ロ ード1303、サ−ド・フロワー (72)発明者 ジョン・エイ・ベック アメリカ合衆国78749 テキサス州オース チン イエロー・ローズ・トレイル 4306 (72)発明者 ジェームス・イー・ダニング アメリカ合衆国78727 テキサス州オース チン ポクオソン・ドライブ 12815 (72)発明者 ジョン・エス・ミューヒッチ アメリカ合衆国78731 テキサス州オース チン スペンネーカー・コーブ 4203
Claims (21)
- 【請求項１】キャリー信号を受け取るための入力手段
と、 キャリー信号を受け取るために入力手段に結合されたエ
ンコーダとを含み、前記エンコーダが、キャリー信号に
応答して加算演算の結果を生成するために、第１の符号
化された和の値を供給する、加算演算の結果を生成する
ための加算器。 - 【請求項２】さらに、第１の符号化された和の値と加算
演算の結果とを供給するためエンコーダに結合された出
力手段を含む、請求項１の加算器。 - 【請求項３】第１の符号化された和の値が、Ｂ２符号化
された和の値であることを特徴とする、請求項１の加算
器。 - 【請求項４】さらに、キャリー信号を受け取るため入力
手段に結合されたキャリー論理回路を含み、前記キャリ
ー論理回路が、キャリー信号に応答して第１キャリー伝
播信号を生成する、請求項１の加算器。 - 【請求項５】エンコーダが、第２の符号化された和の値
を生成することを特徴とする、請求項４の加算器。 - 【請求項６】第２の符号化された和の値が、第１の符号
化された和の値を増分した後の第１の符号化された和の
値に対応することを特徴とする、請求項５の加算器。 - 【請求項７】さらに、第１キャリー伝播信号に応答し
て、加算演算の部分結果として第１の符号化された和の
値および第２の符号化された和の値のうちの１つを選択
的に供給するため、第１キャリー論理回路に結合された
マルチプレクサを含む、請求項５の加算器。 - 【請求項８】エンコーダが、第３の符号化された和の値
を供給することを特徴とする、請求項７の加算器。 - 【請求項９】加算演算の部分結果および第３の符号化さ
れた和の値が、加算演算の結果を生成するために連結さ
れることを特徴とする、請求項８の加算器。 - 【請求項１０】さらに、第１の和の値と第２の和の値と
を受け取るための論理回路を含み、前記論理回路が、キ
ャリー信号を生成するために第１の和の値と第２の和の
値とを論理的に組み合わせる、請求項１の加算器。 - 【請求項１１】第１の符号化された和の値の１ビットだ
けがアサートされることを特徴とする、請求項１の加算
器。 - 【請求項１２】第１の値および第２の値に応答してキャ
リー値を生成するステップと、 第１の符号化された和を生成するため、第１符号化技法
を使用してキャリー値を符号化するステップと、 第１の符号化された和を出力手段に選択的に供給するス
テップとを含む、和を生成するために第１の値と第２の
値とを加算するための方法。 - 【請求項１３】第１符号化技法がＢ２符号化技法である
ことを特徴とする、請求項１２の方法。 - 【請求項１４】キャリー値に応答してキャリー生成値を
生成するステップと、 キャリー生成値が第１論理レベルである時に、第１の符
号化された和を出力手段に選択的に供給するステップと
をさらに含む、請求項１２の方法。 - 【請求項１５】さらに、増分された第１の符号化された
和を生成するためにキャリー値を符号化するステップを
含む、請求項１２の方法。 - 【請求項１６】キャリー値に応答してキャリー生成値を
生成するステップと、 キャリー生成値が第１論理レベルである時に、第１の符
号化された和を出力手段に選択的に供給するステップ
と、 キャリー生成値が第２論理レベルである時に、増分され
た第１の符号化された和を出力手段に選択的に供給する
ステップとをさらに含む、請求項１５の方法。 - 【請求項１７】第２の符号化された和を生成するために
キャリー値を符号化するステップと、 第２の符号化された和を出力手段に選択的に供給するス
テップとをさらに含む、請求項１２の方法。 - 【請求項１８】さらに、和を生成するため、第１の符号
化された和および増分された符号化された和のうちの１
つと第２の符号化された和とを組み合わせるステップを
含む、請求項１７の方法。 - 【請求項１９】第１の値と第２の値とを受け取るため
の、キャリー信号を生成する論理回路と、 加算器回路とを含み、 前記加算器回路が、 キャリー信号の第１部分を受け取り、第１キャリー生成
信号を生成するため、論理回路に結合された第１キャリ
ー論理回路と、 キャリー信号の第２部分を受け取り、第２キャリー生成
信号を生成するため、論理回路に結合された第２キャリ
ー論理回路と、 キャリー信号の第３部分を受け取り、第１の符号化され
た和および増分された第２の符号化された和を生成する
ため、論理回路に結合された第１エンコーダと、 キャリー信号の第４部分を受け取り、第２の符号化され
た和および増分された第２の符号化された和を生成する
ため、論理回路に結合された第２エンコーダと、 第１キャリー生成信号を受け取るため第１キャリー論理
回路に結合され、第１の符号化された和および増分され
た第１の符号化された和を受け取るため第１エンコーダ
に結合された、結果の第１部分を生成する第１マルチプ
レクサと、 第２キャリー生成信号を受け取るため第２キャリー論理
回路に結合され、第２の符号化された和および増分され
た第２の符号化された和を受け取るため第２エンコーダ
に結合された、結果の第２部分を生成する第２マルチプ
レクサとを含む加算システム。 - 【請求項２０】さらに、結果の第１部分および結果の第
２部分を受け取るために第１マルチプレクサおよび第２
マルチプレクサに結合され、結果を生成するため結果の
第１部分と結果の第２部分とを連結する、結果を提供す
るための出力手段を含む、請求項１９の加算システム。 - 【請求項２１】第１の符号化された和、増分された第１
の符号化された和、第２の符号化された和および増分さ
れた第２の符号化された和が、Ｂ２符号化技法を使用し
て符号化されることを特徴とする、請求項２０の加算シ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/780,561 US6055557A (en) | 1997-01-08 | 1997-01-08 | Adder circuit and method therefor |
| US08/780561 | 1997-01-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207690A true JPH10207690A (ja) | 1998-08-07 |
Family
ID=25119930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10001312A Pending JPH10207690A (ja) | 1997-01-08 | 1998-01-07 | 加算器回路とそのための方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6055557A (ja) |
| JP (1) | JPH10207690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014137740A (ja) * | 2013-01-17 | 2014-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 計算装置、計算システム、計算方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496846B1 (en) * | 1999-07-13 | 2002-12-17 | Hewlett-Packard Company | Conditional carry encoding for carry select adder |
| US7231414B1 (en) * | 2000-02-09 | 2007-06-12 | Hewlett-Packard Development Company, L.P. | Apparatus and method for performing addition of PKG recoded numbers |
| US6785703B2 (en) | 2001-05-24 | 2004-08-31 | International Business Machines Corporation | Simultaneous dual rail static carry-save-adder circuit using silicon on insulator technology |
| US6954773B2 (en) * | 2001-09-28 | 2005-10-11 | Intel Corporation | Providing an adder with a conversion circuit in a slack propagation path |
| US7085798B2 (en) * | 2002-06-10 | 2006-08-01 | International Business Machines Corporation | Sense-amp based adder with source follower pass gate evaluation tree |
| EP2219312A1 (en) * | 2009-02-11 | 2010-08-18 | NTT DoCoMo, Inc. | Apparatus for providing a combined digital signal |
| US8405421B2 (en) | 2011-06-03 | 2013-03-26 | Alexander Mikhailovich Shukh | Nonvolatile full adder circuit |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1247706B (de) * | 1966-04-28 | 1967-08-17 | Anker Werke Ag | Elektronisches Rechenwerk zur serien-parallelen Verarbeitung von Dezimalzahlen |
| NL8401308A (nl) * | 1984-04-24 | 1985-11-18 | Philips Nv | Voloptelschakeling. |
| US4675838A (en) * | 1984-11-01 | 1987-06-23 | Delaware | Conditional-carry adder for multibit digital computer |
| US5007010A (en) * | 1985-01-31 | 1991-04-09 | Unisys Corp. (Formerly Burroughs Corp.) | Fast BCD/binary adder |
| US4805131A (en) * | 1987-07-09 | 1989-02-14 | Digital Equipment Corporation | BCD adder circuit |
| US5146423A (en) * | 1988-09-09 | 1992-09-08 | Siemens Aktiengesellschaft | Circuit arrangement for adding or subtracting operands coded in BCD-code or binary-code |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| JPH0573269A (ja) * | 1991-09-12 | 1993-03-26 | Sharp Corp | 加算器 |
| JPH05199122A (ja) * | 1992-01-20 | 1993-08-06 | Canon Inc | 復号回路 |
| GR920100163A (el) * | 1992-04-21 | 1993-12-30 | Koloni Sofia & Sia E E | Τεχνικές κατασκευές αυτοεπαλη?ευομένων μονάδων εκτέλεσης αρι?μητικών πράξεων & μονάδων επεξεργασίας δεδομένων βασιζόμενες σε κώδικες διπλής γραμμής & κώδικες άρτιας ή περιττής ισοτιμίας. |
| DE69329983T2 (de) * | 1992-08-21 | 2001-08-02 | Canon K.K., Tokio/Tokyo | Bildverarbeitungsverfahren und -vorrichtung |
| US5499203A (en) * | 1992-09-27 | 1996-03-12 | Grundland; Nathan | Logic elements for interlaced carry/borrow systems having a uniform layout |
| US5471414A (en) * | 1993-03-17 | 1995-11-28 | Intel Corporation | Fast static CMOS adder |
| US5508952A (en) * | 1993-10-19 | 1996-04-16 | Kantabutra; Vitit | Carry-lookahead/carry-select binary adder |
| US5485411A (en) * | 1993-11-30 | 1996-01-16 | Texas Instruments Incorporated | Three input arithmetic logic unit forming the sum of a first input anded with a first boolean combination of a second input and a third input plus a second boolean combination of the second and third inputs |
| JPH08161151A (ja) * | 1994-12-01 | 1996-06-21 | Mitsubishi Electric Corp | 加算器 |
| US5619442A (en) * | 1995-04-07 | 1997-04-08 | National Semiconductor Corporation | Alternating polarity carry look ahead adder circuit |
| US5732008A (en) * | 1995-12-04 | 1998-03-24 | The University Of Waterloo | Low-power high performance adder |
-
1997
- 1997-01-08 US US08/780,561 patent/US6055557A/en not_active Expired - Fee Related
-
1998
- 1998-01-07 JP JP10001312A patent/JPH10207690A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014137740A (ja) * | 2013-01-17 | 2014-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 計算装置、計算システム、計算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6055557A (en) | 2000-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2866606B2 (ja) | 命令実行順の回転式優先順位選択回路 | |
| US6535902B2 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| US4471454A (en) | Fast, efficient, small adder | |
| US5805491A (en) | Fast 4-2 carry save adder using multiplexer logic | |
| JPH0746312B2 (ja) | ２進減算段 | |
| US4858168A (en) | Carry look-ahead technique having a reduced number of logic levels | |
| US6055557A (en) | Adder circuit and method therefor | |
| US6329838B1 (en) | Logic circuits and carry-lookahead circuits | |
| EP0849663A2 (en) | Conditional sum adder using pass-transistor logic | |
| US4229803A (en) | I2 L Full adder and ALU | |
| JPH0580979A (ja) | 汎用論理ゲート付きルツクアヘツド加算器 | |
| US4648058A (en) | Look-ahead rounding circuit | |
| JPH11143686A (ja) | 部分積生成回路 | |
| US6003059A (en) | Carry select adder using two level selectors | |
| CN100541417C (zh) | 逐位进位加法器 | |
| JP3433588B2 (ja) | マスクデータ生成回路及びビットフィールド操作回路 | |
| JPH07113885B2 (ja) | マルチビット・ディジタル加算器 | |
| JPH07202682A (ja) | カウンタセルおよびカウンタ回路 | |
| US6216147B1 (en) | Method and apparatus for an N-nary magnitude comparator | |
| US5909386A (en) | Digital adder | |
| US7085796B1 (en) | Dynamic adder with reduced logic | |
| JPS60191331A (ja) | 演算論理ユニツトを持つデ−タ処理システム | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| US6219686B1 (en) | Method and apparatus for an N-NARY sum/HPG adder/subtractor gate | |
| JP3199196B2 (ja) | ５入力加算器 |