JPH07202682A - カウンタセルおよびカウンタ回路 - Google Patents
カウンタセルおよびカウンタ回路Info
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- JPH07202682A JPH07202682A JP4077148A JP7714892A JPH07202682A JP H07202682 A JPH07202682 A JP H07202682A JP 4077148 A JP4077148 A JP 4077148A JP 7714892 A JP7714892 A JP 7714892A JP H07202682 A JPH07202682 A JP H07202682A
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- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】比較的少数の構成要素から形成し、各ビットセ
ルを複数ヶの同一のステージで形成する。 【構成】カウンタセルはラッチ回路、制御回路およびプ
ルアップ回路を含む。ラッチ回路は第１のクロック動作
されたハーフラッチ３２、第２のクロック動作されたハ
ーフラッチ３４および２進出力信号を記憶するためのイ
ンバータＩＮＶ１から形成される。第１のクロック動作
されたハーフラッチ３２は第１のクロック位相信号に応
答して２進出力信号をその入力から出力へ転送する。第
２のクロック動作されたハーフラッチ３４は第２のクロ
ック位相信号に応答して２進出力信号をその入力からそ
の出力へ転送する。制御回路は入力補数信号に応答して
２進出力信号の状態をトグル動作することを許容するよ
うに第１のクロック位相信号を第１のクロック動作され
たハーフラッチに選択的に送る。プルアップ回路は出力
補数信号を発生する。
ルを複数ヶの同一のステージで形成する。 【構成】カウンタセルはラッチ回路、制御回路およびプ
ルアップ回路を含む。ラッチ回路は第１のクロック動作
されたハーフラッチ３２、第２のクロック動作されたハ
ーフラッチ３４および２進出力信号を記憶するためのイ
ンバータＩＮＶ１から形成される。第１のクロック動作
されたハーフラッチ３２は第１のクロック位相信号に応
答して２進出力信号をその入力から出力へ転送する。第
２のクロック動作されたハーフラッチ３４は第２のクロ
ック位相信号に応答して２進出力信号をその入力からそ
の出力へ転送する。制御回路は入力補数信号に応答して
２進出力信号の状態をトグル動作することを許容するよ
うに第１のクロック位相信号を第１のクロック動作され
たハーフラッチに選択的に送る。プルアップ回路は出力
補数信号を発生する。
Description
【０００１】
【発明の背景】この発明は一般に半導体集積回路装置に
関し、より特定的に、各ビットセルが伝統的に使用可能
であったより少数の構成要素で製作される複数個の実質
的に同一のビットセルから形成される改良されたカウン
タ回路に関する。
関し、より特定的に、各ビットセルが伝統的に使用可能
であったより少数の構成要素で製作される複数個の実質
的に同一のビットセルから形成される改良されたカウン
タ回路に関する。
【０００２】当該技術分野で一般に周知であるように、
デジタル論理回路で発生する事象を同期させる最も一般
的な方法の１つは従来のカウンタ回路を使用することに
よって達成される。これらのカウンタ回路は典型的にあ
る数までクロックパルスをカウントするようにされる。
さらに、かかるカウンタ回路は直線２進カウンティング
コード、グレイコードまたは他のいかなる適切なコード
配列上で動作され得る。所望のカウンタ回路の範囲に依
存して、要求されるカウンタセルまたはステージの数が
決定される。カウンタセルの各々はカウンタ回路の１つ
のビットに対応する。
デジタル論理回路で発生する事象を同期させる最も一般
的な方法の１つは従来のカウンタ回路を使用することに
よって達成される。これらのカウンタ回路は典型的にあ
る数までクロックパルスをカウントするようにされる。
さらに、かかるカウンタ回路は直線２進カウンティング
コード、グレイコードまたは他のいかなる適切なコード
配列上で動作され得る。所望のカウンタ回路の範囲に依
存して、要求されるカウンタセルまたはステージの数が
決定される。カウンタセルの各々はカウンタ回路の１つ
のビットに対応する。
【０００３】アップカウンタの通常の２進カウンティン
グ動作において、カウンティング回路の開始に先立っ
て、リセット信号がカウンタセルの各々に供給されるの
で、その結果各ビットは「０」に初期に設定される。そ
の後、クロックパルスの各サイクルでカウンタ回路は１
だけカウントアップする。たとえば、４ビットカウンタ
回路の場合、リセット信号が与えられると、４つのビッ
トの値は００００に設定される。そして、リセット信号
の続くクロックパルスの各サイクルの後、４つのビット
の値は０００１、００１０、００１１などに変えられ
る。
グ動作において、カウンティング回路の開始に先立っ
て、リセット信号がカウンタセルの各々に供給されるの
で、その結果各ビットは「０」に初期に設定される。そ
の後、クロックパルスの各サイクルでカウンタ回路は１
だけカウントアップする。たとえば、４ビットカウンタ
回路の場合、リセット信号が与えられると、４つのビッ
トの値は００００に設定される。そして、リセット信号
の続くクロックパルスの各サイクルの後、４つのビット
の値は０００１、００１０、００１１などに変えられ
る。
【０００４】現在、先行技術のカウンタ回路の大半はキ
ャリーチェーンを有する２位相クロッキング信号または
パルスを採用する。クロックパルスの各サイクルで、キ
ャリーイン信号および特定のビットの現在の状態の値は
特定のビットの次の出力状態を決定し、かつキャリーア
ウト信号を発生するために使用される。一般に、論理
「ＡＮＤ」機能はキャリーアウト信号を発生するために
使用され、かつ論理「排他的ＯＲ」機能はキャリーイン
信号および特定のビットの現在の状態に基づいて特定の
ビットの新しいまたは次の状態を出力するように行なわ
れる。この技術を使用する先行技術のカウンタセル２は
図１に示される。見てわかるように、このアプローチは
２４個のＭＯＳトランジスタの使用を要求する。比較的
多数の構成要素が各カウンタセルのこの実現化例で使用
されるので、チップ面積の量の増加の必要性が要求さ
れ、これは製造コストを増大させるだけでなく、電力消
失の量を増やす。
ャリーチェーンを有する２位相クロッキング信号または
パルスを採用する。クロックパルスの各サイクルで、キ
ャリーイン信号および特定のビットの現在の状態の値は
特定のビットの次の出力状態を決定し、かつキャリーア
ウト信号を発生するために使用される。一般に、論理
「ＡＮＤ」機能はキャリーアウト信号を発生するために
使用され、かつ論理「排他的ＯＲ」機能はキャリーイン
信号および特定のビットの現在の状態に基づいて特定の
ビットの新しいまたは次の状態を出力するように行なわ
れる。この技術を使用する先行技術のカウンタセル２は
図１に示される。見てわかるように、このアプローチは
２４個のＭＯＳトランジスタの使用を要求する。比較的
多数の構成要素が各カウンタセルのこの実現化例で使用
されるので、チップ面積の量の増加の必要性が要求さ
れ、これは製造コストを増大させるだけでなく、電力消
失の量を増やす。
【０００５】したがって、各セルが伝統的に要求された
より少数の構成要素で形成される、複数個の実質的に同
一のビットセルを含む改良されたカウンタ回路を提供す
ることは望ましいであろう。さらに高いパッキング密度
を有する超ＬＳＩ（ＶＬＳＩ）に適切な繰り返し可能な
パターンに適合するように各ビットセルが正規の構成ま
たは構造であるように構成することもまた好都合であろ
う。
より少数の構成要素で形成される、複数個の実質的に同
一のビットセルを含む改良されたカウンタ回路を提供す
ることは望ましいであろう。さらに高いパッキング密度
を有する超ＬＳＩ（ＶＬＳＩ）に適切な繰り返し可能な
パターンに適合するように各ビットセルが正規の構成ま
たは構造であるように構成することもまた好都合であろ
う。
【０００６】
【発明の概要】したがって、この発明の一般的な目的
は、比較的単純にかつ経済的に製造および組立てること
のできる改良されたカウンタ回路を提供することであ
る。
は、比較的単純にかつ経済的に製造および組立てること
のできる改良されたカウンタ回路を提供することであ
る。
【０００７】この発明の目的は、比較的少数の構成要素
から形成され、それによってＩＣチップサイズおよび電
力消失を低減する改良されたカウンタセルを提供するこ
とである。
から形成され、それによってＩＣチップサイズおよび電
力消失を低減する改良されたカウンタセルを提供するこ
とである。
【０００８】この発明の他の目的は、その各ビットセル
が超ＬＳＩに適切な正規の構造を有する複数個の実質的
に同一のビットセルまたはステージから形成される改良
されたカウンタ回路を提供することである。
が超ＬＳＩに適切な正規の構造を有する複数個の実質的
に同一のビットセルまたはステージから形成される改良
されたカウンタ回路を提供することである。
【０００９】これらの狙いおよび目的に従って、この発
明はラッチ回路、制御回路およびプルアップ回路を含む
カウンタセルを設けることに関する。ラッチ回路は２進
出力信号を記憶する。ラッチ回路は入力および出力を有
する第１のクロック動作されたハーフラッチ、その入力
が第１のクロック動作されたハーフラッチの出力に接続
され、かつ出力を有する第２のクロック動作されたハー
フラッチおよびその入力が第２のクロック動作されたハ
ーフラッチの出力に接続され、かつその出力が第１のク
ロック動作されたハーフラッチの入力に接続されたイン
バータから形成される。第１のクロック動作されたハー
フラッチは第１のクロック位相信号に応答して２進出力
信号をその入力から出力へ転送する。第２のクロック動
作されたハーフラッチは第２のクロック位相信号に応答
して２進出力信号をその入力から出力へ転送する。
明はラッチ回路、制御回路およびプルアップ回路を含む
カウンタセルを設けることに関する。ラッチ回路は２進
出力信号を記憶する。ラッチ回路は入力および出力を有
する第１のクロック動作されたハーフラッチ、その入力
が第１のクロック動作されたハーフラッチの出力に接続
され、かつ出力を有する第２のクロック動作されたハー
フラッチおよびその入力が第２のクロック動作されたハ
ーフラッチの出力に接続され、かつその出力が第１のク
ロック動作されたハーフラッチの入力に接続されたイン
バータから形成される。第１のクロック動作されたハー
フラッチは第１のクロック位相信号に応答して２進出力
信号をその入力から出力へ転送する。第２のクロック動
作されたハーフラッチは第２のクロック位相信号に応答
して２進出力信号をその入力から出力へ転送する。
【００１０】制御回路は入力補数信号に応答して２進出
力信号の状態をトグル動作させることを許容するように
第１のクロック位相信号を第１のクロック動作されたハ
ーフラッチに選択的に送る。プルアップ回路は２進出力
信号および入力補数信号に応答して出力補数信号を発生
する。出力補数信号の論理値は２進出力信号がハイ論理
レベルにあるときのみ入力補数信号の論理値と等しい。
出力補数信号の論理値は２進出力信号がロー論理レベル
にあるときハイ論理レベルで維持される。
力信号の状態をトグル動作させることを許容するように
第１のクロック位相信号を第１のクロック動作されたハ
ーフラッチに選択的に送る。プルアップ回路は２進出力
信号および入力補数信号に応答して出力補数信号を発生
する。出力補数信号の論理値は２進出力信号がハイ論理
レベルにあるときのみ入力補数信号の論理値と等しい。
出力補数信号の論理値は２進出力信号がロー論理レベル
にあるときハイ論理レベルで維持される。
【００１１】この発明の他の局面において、複数個のカ
ウンタセルはＮビットアップカウンタを形成するように
配列される。この発明のさらに他の局面において、カウ
ンタセルは４ビットアップカウンタを形成するように配
列される。
ウンタセルはＮビットアップカウンタを形成するように
配列される。この発明のさらに他の局面において、カウ
ンタセルは４ビットアップカウンタを形成するように配
列される。
【００１２】この発明のこれらのおよび他の目的および
利点は類似の参照番号がすべての図面で対応する部分を
示す添付の図面に関連して読まれた以下の詳細な説明か
らより完全に明らかになるであろう。
利点は類似の参照番号がすべての図面で対応する部分を
示す添付の図面に関連して読まれた以下の詳細な説明か
らより完全に明らかになるであろう。
【００１３】
【好ましい実施例の説明】ここで図面を詳細に参照し
て、図２にはこの発明の好ましい実施例に従って構成さ
れたカウンタ回路１０のブロック図が示される。カウン
タ回路１０は最下位ビット（ＬＳＢ）のための第１のカ
ウンタセルまたはステージ１２、ならびに残余ビットの
ための複数個の同一の第２のカウンタセルまたはステー
ジ１４−１、１４−２および１４−３を含む。カウンタ
回路の所望の範囲に依存して、これが要求される同一の
第２のカウンタステージ１４の数を決定することは当業
者に理解されるはずである。図２のカウンタ回路１０は
この発明を例証する４ビットアップカウンタを含む。し
たがって、カウンタ回路１０は１つの第１のカウンタス
テージ１２と１４−１、１４−２および１４−３として
示される３つの同一の第２のカウンタステージ１４とを
含む。
て、図２にはこの発明の好ましい実施例に従って構成さ
れたカウンタ回路１０のブロック図が示される。カウン
タ回路１０は最下位ビット（ＬＳＢ）のための第１のカ
ウンタセルまたはステージ１２、ならびに残余ビットの
ための複数個の同一の第２のカウンタセルまたはステー
ジ１４−１、１４−２および１４−３を含む。カウンタ
回路の所望の範囲に依存して、これが要求される同一の
第２のカウンタステージ１４の数を決定することは当業
者に理解されるはずである。図２のカウンタ回路１０は
この発明を例証する４ビットアップカウンタを含む。し
たがって、カウンタ回路１０は１つの第１のカウンタス
テージ１２と１４−１、１４−２および１４−３として
示される３つの同一の第２のカウンタステージ１４とを
含む。
【００１４】カウンタステージ１２および１４の各々は
低減された量の半導体チップ面積を使用して、それによ
って製造コストおよび電力消失を低減するように比較的
少数の回路構成要素で構成される。さらに、カウンタス
テージ１２および１４は大量生産が可能でかつモノリシ
ック半導体集積回路の一部として形成され得る大規模集
積回路アレイでの使用に適切な正規の構成で作られる。
低減された量の半導体チップ面積を使用して、それによ
って製造コストおよび電力消失を低減するように比較的
少数の回路構成要素で構成される。さらに、カウンタス
テージ１２および１４は大量生産が可能でかつモノリシ
ック半導体集積回路の一部として形成され得る大規模集
積回路アレイでの使用に適切な正規の構成で作られる。
【００１５】第１のカウンタステージ１２は入力端子Ｉ
１上の第１の入力クロック位相信号ＰＨ１、入力端子Ｉ
２上の第２の入力クロック位相信号ＰＨ２および入力端
子Ｉ３上のリセット信号ＲＥＳＥＴＬの補数からなる３
つの入力信号を含む。カウンタステージ１２は下位ビッ
トＤを表わす第１の出力端子Ｏ１上の出力ビット信号Ｏ
ＵＴ、およびライン１６に接続された第２の出力端子Ｏ
２上の出力補数信号ＯＣＭＰＬからなる２つの出力信号
を与える。
１上の第１の入力クロック位相信号ＰＨ１、入力端子Ｉ
２上の第２の入力クロック位相信号ＰＨ２および入力端
子Ｉ３上のリセット信号ＲＥＳＥＴＬの補数からなる３
つの入力信号を含む。カウンタステージ１２は下位ビッ
トＤを表わす第１の出力端子Ｏ１上の出力ビット信号Ｏ
ＵＴ、およびライン１６に接続された第２の出力端子Ｏ
２上の出力補数信号ＯＣＭＰＬからなる２つの出力信号
を与える。
【００１６】３つの第２のカウンタステージ１４−１、
１４−２および１４−３の各々は同一の３つの入力信号
ＰＨ１、ＰＨ２およびＲＥＳＥＴＬを受信するだけでは
なく、入力端子Ｉ４上のＰＨ１、ＰＨ１Ｌの補数および
入力端子Ｉ５上の入力補数信号ＩＣＭＰＬを受信する。
カウンタステージ１４−１、１４−２および１４−３は
またそれぞれライン１８−１、１８−２および１８−３
に接続された第２の出力端子Ｏ２上の対応する出力補数
信号を与える。各カウンタステージ１４−１、１４−２
および１４−３の入力端子Ｉ５は先行するカウンタステ
ージのライン１６、１８−１および１８−２を経て対応
する出力補数信号ＯＣＭＰＬを受信するように接続され
ることは注目されるであろう。最後のカウンタステージ
１４−３のライン１８−３上の出力補数信号ＯＣＭＰＬ
は接続されないままにされる。カウンタステージ１４−
１、１４−２および１４−３はまたその出力端子Ｏ１上
でビットＣ、ＢおよびＡのために出力ビット信号ＯＵＴ
を発生し、ビットＡのための出力端子Ｏ１は最上位ビッ
ト（ＭＳＢ）を表わす。
１４−２および１４−３の各々は同一の３つの入力信号
ＰＨ１、ＰＨ２およびＲＥＳＥＴＬを受信するだけでは
なく、入力端子Ｉ４上のＰＨ１、ＰＨ１Ｌの補数および
入力端子Ｉ５上の入力補数信号ＩＣＭＰＬを受信する。
カウンタステージ１４−１、１４−２および１４−３は
またそれぞれライン１８−１、１８−２および１８−３
に接続された第２の出力端子Ｏ２上の対応する出力補数
信号を与える。各カウンタステージ１４−１、１４−２
および１４−３の入力端子Ｉ５は先行するカウンタステ
ージのライン１６、１８−１および１８−２を経て対応
する出力補数信号ＯＣＭＰＬを受信するように接続され
ることは注目されるであろう。最後のカウンタステージ
１４−３のライン１８−３上の出力補数信号ＯＣＭＰＬ
は接続されないままにされる。カウンタステージ１４−
１、１４−２および１４−３はまたその出力端子Ｏ１上
でビットＣ、ＢおよびＡのために出力ビット信号ＯＵＴ
を発生し、ビットＡのための出力端子Ｏ１は最上位ビッ
ト（ＭＳＢ）を表わす。
【００１７】カウンタステージ１０はさらにトランスミ
ッションゲートＴ１、ＮチャネルＭＯＳトランジスタＴ
２および１対のインバータＴ３、Ｔ４から形成される制
御セクション２０を含む。トランスミッションゲートＴ
１はＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタから形成される。ＰチャネルおよびＮ
チャネルトランジスタのソースはその入力ノード２２に
接続され、かつそのドレインはその出力ノード２４に接
続される。入力ノード２２は入力端子２５に結合されて
第１のクロック位相信号ＰＨ１を受信する。Ｐチャネル
トランジスタのゲート電極は入力端子２８に接続される
制御ノード２６に接合されてリセット信号ＲＥＳＥＴを
受信する。Ｎチャネルトランジスタのゲート電極は制御
ノード３０とインバータＴ３の出力とに接合される。イ
ンバータＴ３の入力もまた入力端子２８に接続されてリ
セット信号ＲＥＳＥＴを受信する。リセット信号の補数
ＲＥＳＥＴＬを規定するインバータＴ３の出力もまたそ
れぞれのカウンタステージ１２および１４の入力端子Ｉ
３に送られる。
ッションゲートＴ１、ＮチャネルＭＯＳトランジスタＴ
２および１対のインバータＴ３、Ｔ４から形成される制
御セクション２０を含む。トランスミッションゲートＴ
１はＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタから形成される。ＰチャネルおよびＮ
チャネルトランジスタのソースはその入力ノード２２に
接続され、かつそのドレインはその出力ノード２４に接
続される。入力ノード２２は入力端子２５に結合されて
第１のクロック位相信号ＰＨ１を受信する。Ｐチャネル
トランジスタのゲート電極は入力端子２８に接続される
制御ノード２６に接合されてリセット信号ＲＥＳＥＴを
受信する。Ｎチャネルトランジスタのゲート電極は制御
ノード３０とインバータＴ３の出力とに接合される。イ
ンバータＴ３の入力もまた入力端子２８に接続されてリ
セット信号ＲＥＳＥＴを受信する。リセット信号の補数
ＲＥＳＥＴＬを規定するインバータＴ３の出力もまたそ
れぞれのカウンタステージ１２および１４の入力端子Ｉ
３に送られる。
【００１８】制御ノード２６もまたトランジスタＴ２の
ゲート電極に接続される。トランジスタＴ２のドレイン
電極はトランスミッションゲートＴ１の出力ノード２４
に接続され、かつそのソース電極は接地電位に接続され
る。トランスミッションゲートＴ１の出力ノード２４も
またカウンタステージ１２および１４の入力端子Ｉ１お
よびインバータＴ４の入力に送られる。インバータＴ４
の出力は第１のクロック位相信号ＰＨ１の補数ＰＨ１Ｌ
を与え、かつカウンタステージ１４−１、１４−２およ
び１４−３の入力端子Ｉ４に伝えられる。入力端子３２
上で受信された第２のクロック位相信号はカウンタステ
ージ１２および１４の入力端子Ｉ２に与えられる。
ゲート電極に接続される。トランジスタＴ２のドレイン
電極はトランスミッションゲートＴ１の出力ノード２４
に接続され、かつそのソース電極は接地電位に接続され
る。トランスミッションゲートＴ１の出力ノード２４も
またカウンタステージ１２および１４の入力端子Ｉ１お
よびインバータＴ４の入力に送られる。インバータＴ４
の出力は第１のクロック位相信号ＰＨ１の補数ＰＨ１Ｌ
を与え、かつカウンタステージ１４−１、１４−２およ
び１４−３の入力端子Ｉ４に伝えられる。入力端子３２
上で受信された第２のクロック位相信号はカウンタステ
ージ１２および１４の入力端子Ｉ２に与えられる。
【００１９】カウンタ回路の動作は当該技術分野におい
て周知である。様々な型のコード配列が使用され得る
が、典型的な２進コードパターンが下の表に例示され
る。表のコードパターンは１６個のカウント（０−１
５）を与える４ビットアップカウンタ動作に指向され
る。
て周知である。様々な型のコード配列が使用され得る
が、典型的な２進コードパターンが下の表に例示され
る。表のコードパターンは１６個のカウント（０−１
５）を与える４ビットアップカウンタ動作に指向され
る。
【００２０】
【表１】
【００２１】より少数の回路構成要素を使って図１のカ
ウンタセル２と同一の機能性を達成するために、特定の
カウンタセルまたはビットの現在の値の更新またはトグ
ル動作はそれが必要とされるときのみ選択的に発生する
ことを可能にされる。言換えれば、カラムＤの最下位ビ
ット（ＬＳＢ）は各カウント動作上でトグル動作するま
たは変化することは上の表から観察され得る。つまり、
カラムビットＤは交互に０、１、０、１などである。最
下位ビット位置から始まる連続ビット位置のすべての２
進の１を含むいずれのカウントに対しても次のより高い
ビット位置は次のカウント動作上でトグル動作すること
も注目される。たとえば、カウント３（００１１）で、
カラムビットＤの最下位ビットおよびカラムビットＣの
次の最下位ビットはともに「１」である。結果として、
次のカウント動作（カウント４）で、カラムＤおよびＣ
両方のビットはトグル動作し、かつカラムＢの次のより
高いビット位置もまたトグル動作するであろう（０から
１へ）。類似の状況がカウント７（０１１１）およびカ
ウント１５（１１１１）で発生する。したがって、カラ
ムビットＡの最上位ビットはカウントの全範囲（０−１
５）の間に一度だけその状態を変えることが理解され
る。
ウンタセル２と同一の機能性を達成するために、特定の
カウンタセルまたはビットの現在の値の更新またはトグ
ル動作はそれが必要とされるときのみ選択的に発生する
ことを可能にされる。言換えれば、カラムＤの最下位ビ
ット（ＬＳＢ）は各カウント動作上でトグル動作するま
たは変化することは上の表から観察され得る。つまり、
カラムビットＤは交互に０、１、０、１などである。最
下位ビット位置から始まる連続ビット位置のすべての２
進の１を含むいずれのカウントに対しても次のより高い
ビット位置は次のカウント動作上でトグル動作すること
も注目される。たとえば、カウント３（００１１）で、
カラムビットＤの最下位ビットおよびカラムビットＣの
次の最下位ビットはともに「１」である。結果として、
次のカウント動作（カウント４）で、カラムＤおよびＣ
両方のビットはトグル動作し、かつカラムＢの次のより
高いビット位置もまたトグル動作するであろう（０から
１へ）。類似の状況がカウント７（０１１１）およびカ
ウント１５（１１１１）で発生する。したがって、カラ
ムビットＡの最上位ビットはカウントの全範囲（０−１
５）の間に一度だけその状態を変えることが理解され
る。
【００２２】図４において、この発明の図２のカウンタ
回路１０のブロック１４−１、１４−２および１４−３
の各々で使用するための第２のカウンタセルまたはステ
ージ１４の１つの概略の回路図が示される。この概略の
回路図において、図２で示されるのと類似の入力および
出力端子は同様に番号が付けられるまたは示される。カ
ウンタステージ１４は第１のクロック動作されたハーフ
ラッチ３２、第２のクロック動作されたハーフラッチ３
４、およびインバータＩＮＶ１、トランスミッションゲ
ートＴＧ、プルアップＰチャネルＭＯＳトランジスタＰ
１、リセットＰチャネルＭＯＳトランジスタＰ２、抑止
ＰチャネルＭＯＳトランジスタＰ３および放電Ｎチャネ
ルＭＯＳトランジスタＮ１を含む。
回路１０のブロック１４−１、１４−２および１４−３
の各々で使用するための第２のカウンタセルまたはステ
ージ１４の１つの概略の回路図が示される。この概略の
回路図において、図２で示されるのと類似の入力および
出力端子は同様に番号が付けられるまたは示される。カ
ウンタステージ１４は第１のクロック動作されたハーフ
ラッチ３２、第２のクロック動作されたハーフラッチ３
４、およびインバータＩＮＶ１、トランスミッションゲ
ートＴＧ、プルアップＰチャネルＭＯＳトランジスタＰ
１、リセットＰチャネルＭＯＳトランジスタＰ２、抑止
ＰチャネルＭＯＳトランジスタＰ３および放電Ｎチャネ
ルＭＯＳトランジスタＮ１を含む。
【００２３】第１のクロック動作されたハーフラッチ３
２は第１のＮチャネルパストランジスタＮ２およびイン
バータＩＮＶ２、ＩＮＶ３からなる。トランジスタＮ２
のドレインはノード３６およびインバータＩＮＶ２の入
力に接続される。トランジスタＮ２のゲートは充電／放
電ノード３８に接続される。インバータＩＮＶ２の出力
はノード４０およびインバータＩＮＶ３の入力に接続さ
れる。インバータＩＮＶ３の出力はインバータＩＮＶの
入力に接続される。トランジスタＮ２のソースは出力ノ
ード４２でインバータＩＮＶ１の出力に接続される。第
２のクロック動作されたハーフラッチ３４は第２のＮチ
ャネルパストランジスタＮ３およびインバータＩＮＶ
４、ＩＮＶ５からなる。トランジスタＮ３のドレインは
ノード４４およびインバータＩＮＶ４の入力に接続され
る。トランジスタＮ３のゲートは入力端子Ｉ２に接続さ
れて第２のクロック位相信号ＰＨ２を受信する。インバ
ータＩＮＶ４の出力はノード４６およびインバータＩＮ
Ｖ５の入力に接続される。インバータＩＮＶ５の出力は
インバータＩＮＶ４の入力に接続される。トランジスタ
Ｎ３のソースはノード４０でインバータＩＮＶ２の出力
に接続される。インバータＩＮＶ１からＩＮＶ５の各々
はそのゲート電極は一体接続されてその入力を規定しか
つそのドレインは一体接続されてその出力を形成するＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタからなる従来のＣＭＯＳインバータである。
２は第１のＮチャネルパストランジスタＮ２およびイン
バータＩＮＶ２、ＩＮＶ３からなる。トランジスタＮ２
のドレインはノード３６およびインバータＩＮＶ２の入
力に接続される。トランジスタＮ２のゲートは充電／放
電ノード３８に接続される。インバータＩＮＶ２の出力
はノード４０およびインバータＩＮＶ３の入力に接続さ
れる。インバータＩＮＶ３の出力はインバータＩＮＶの
入力に接続される。トランジスタＮ２のソースは出力ノ
ード４２でインバータＩＮＶ１の出力に接続される。第
２のクロック動作されたハーフラッチ３４は第２のＮチ
ャネルパストランジスタＮ３およびインバータＩＮＶ
４、ＩＮＶ５からなる。トランジスタＮ３のドレインは
ノード４４およびインバータＩＮＶ４の入力に接続され
る。トランジスタＮ３のゲートは入力端子Ｉ２に接続さ
れて第２のクロック位相信号ＰＨ２を受信する。インバ
ータＩＮＶ４の出力はノード４６およびインバータＩＮ
Ｖ５の入力に接続される。インバータＩＮＶ５の出力は
インバータＩＮＶ４の入力に接続される。トランジスタ
Ｎ３のソースはノード４０でインバータＩＮＶ２の出力
に接続される。インバータＩＮＶ１からＩＮＶ５の各々
はそのゲート電極は一体接続されてその入力を規定しか
つそのドレインは一体接続されてその出力を形成するＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタからなる従来のＣＭＯＳインバータである。
【００２４】トランスミッションゲートＴＧはＰチャネ
ルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳトラ
ンジスタＮ４から形成される。トランジスタＰ４および
Ｎ４のソースはその入力ノード４８に接続され、かつそ
のドレインはその出力ノード５０に接続される。入力ノ
ード４８は入力端子Ｉ５に結合されて入力補数信号ＩＣ
ＭＰＬを受信する。出力ノード５０は出力端子Ｏ２（ラ
イン１８）に接合されて次のステージに出力補数信号Ｏ
ＣＭＰＬを与える。トランジスタＰ４のゲート電極はノ
ード４６でインバータＩＮＶ４の出力に接続され、かつ
トランジスタＮ４のゲート電極は出力ノード４２でイン
バータＩＮＶ１の出力に接続される。プルアップトラン
ジスタＰ１のソースは、典型的に＋５．０ボルトである
供給電位ＶＣＣに接続され、かつそのドレインはノード
５０で出力端子Ｏ２（ライン１８）に接続される。トラ
ンジスタＰ１のゲートもまた出力ノード４２に接続され
る。
ルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳトラ
ンジスタＮ４から形成される。トランジスタＰ４および
Ｎ４のソースはその入力ノード４８に接続され、かつそ
のドレインはその出力ノード５０に接続される。入力ノ
ード４８は入力端子Ｉ５に結合されて入力補数信号ＩＣ
ＭＰＬを受信する。出力ノード５０は出力端子Ｏ２（ラ
イン１８）に接合されて次のステージに出力補数信号Ｏ
ＣＭＰＬを与える。トランジスタＰ４のゲート電極はノ
ード４６でインバータＩＮＶ４の出力に接続され、かつ
トランジスタＮ４のゲート電極は出力ノード４２でイン
バータＩＮＶ１の出力に接続される。プルアップトラン
ジスタＰ１のソースは、典型的に＋５．０ボルトである
供給電位ＶＣＣに接続され、かつそのドレインはノード
５０で出力端子Ｏ２（ライン１８）に接続される。トラ
ンジスタＰ１のゲートもまた出力ノード４２に接続され
る。
【００２５】リセットトランジスタＰ２のソースは供給
電位ＶＣＣに接続され、かつそのドレインはノード３６
に接続される。トランジスタＰ２のゲートは入力端子Ｉ
３に接続されてリセット信号の補数ＲＥＳＥＴＬを受信
する。抑止トランジスタＰ３のドレインは充電／放電ノ
ード３８に接続され、かつそのソースは入力端子Ｉ４に
接続されて第１のクロック位相信号の補数ＰＨ１Ｌを受
信する。トランジスタＰ３のゲートはノード４８を経て
入力端子Ｉ５に接続されて、入力補数信号ＩＣＭＰＬを
受信する。放電トランジスタＮ１のドレインは充電／放
電ノード３８に接続され、かつそのソースは接地電位に
接続される。トランジスタＮ１のゲートは入力端子Ｉ４
に接続されて第１のクロック位相信号の補数ＰＨ１Ｌを
受信する。
電位ＶＣＣに接続され、かつそのドレインはノード３６
に接続される。トランジスタＰ２のゲートは入力端子Ｉ
３に接続されてリセット信号の補数ＲＥＳＥＴＬを受信
する。抑止トランジスタＰ３のドレインは充電／放電ノ
ード３８に接続され、かつそのソースは入力端子Ｉ４に
接続されて第１のクロック位相信号の補数ＰＨ１Ｌを受
信する。トランジスタＰ３のゲートはノード４８を経て
入力端子Ｉ５に接続されて、入力補数信号ＩＣＭＰＬを
受信する。放電トランジスタＮ１のドレインは充電／放
電ノード３８に接続され、かつそのソースは接地電位に
接続される。トランジスタＮ１のゲートは入力端子Ｉ４
に接続されて第１のクロック位相信号の補数ＰＨ１Ｌを
受信する。
【００２６】図面の図３において、この発明の図２のカ
ウンタ回路１０の第１のカウンタステージ１２の概略の
回路図が例示される。類似の部分は同一の参照番号によ
って示されて図３の第２のカウンタステージ１２は図４
の第２のカウンタステージ１４と非常に類似しているこ
とは注目されるであろう。図からわかるように図４の放
電トランジスタＮ１および抑止トランジスタＰ４は省略
されてきた、なぜなら、最下位ビットであるカウンタス
テージ１２は前に指摘されたようにクロック位相信号Ｐ
Ｈ１の各サイクルの間常にトグル動作されているからで
ある。したがって、パストランジスタＮ２のゲートは第
１のクロック位相信号ＰＨ１を受信するように入力端子
Ｉ１に直接接続される。さらに、図４のプルアップトラ
ンジスタＰ１およびトランスミッションゲートＴＧもま
た排除されてきたことが理解されるであろうし、その理
由は最下位ビットは入力補数信号ＩＣＭＰＬを受信しな
いからであり、ノード４６でのインバータＩ４の出力は
出力ライン１６上の出力補数信号ＯＣＭＰＬをカウンタ
ステージ１２に与えるからである。
ウンタ回路１０の第１のカウンタステージ１２の概略の
回路図が例示される。類似の部分は同一の参照番号によ
って示されて図３の第２のカウンタステージ１２は図４
の第２のカウンタステージ１４と非常に類似しているこ
とは注目されるであろう。図からわかるように図４の放
電トランジスタＮ１および抑止トランジスタＰ４は省略
されてきた、なぜなら、最下位ビットであるカウンタス
テージ１２は前に指摘されたようにクロック位相信号Ｐ
Ｈ１の各サイクルの間常にトグル動作されているからで
ある。したがって、パストランジスタＮ２のゲートは第
１のクロック位相信号ＰＨ１を受信するように入力端子
Ｉ１に直接接続される。さらに、図４のプルアップトラ
ンジスタＰ１およびトランスミッションゲートＴＧもま
た排除されてきたことが理解されるであろうし、その理
由は最下位ビットは入力補数信号ＩＣＭＰＬを受信しな
いからであり、ノード４６でのインバータＩ４の出力は
出力ライン１６上の出力補数信号ＯＣＭＰＬをカウンタ
ステージ１２に与えるからである。
【００２７】図５（ａ）から図５（ｇ）は図２の４ビッ
トアップカウンタ回路１０の動作を理解する際に有用な
タイミング図である。図２のカウンタ回路のカウンティ
ングシーケンスを説明する際に、図３および図４も同時
に参照される。図５（ｇ）からわかるように、入力端子
２８に与えられたリセット信号ＲＥＳＥＴは時間ｔ０に
先立って論理「１」レベルである。したがって、トラン
スミッションゲートＴ１は開いているので、その結果第
１のクロック位相信号ＰＨ１はカウンタステージ１２お
よび１４の入力端子Ｉ１に与えられることを妨げられ
る。このリセット信号ＲＥＳＥＴもまたローまたは
「０」論理レベルをカウンタステージ１２（図３）およ
び１４（図４）のリセットトランジスタＰ２のゲートに
与えるようにインバータＴ３によって反転される。これ
は出力ビットＡＢＣＤがカウンタ動作が始まることを許
される前にすべての０（００００）を記憶するようにリ
セットされることを確実にする。したがって、出力ライ
ン１６上の第２のステージ１４−１への入力補数信号は
ハイ論理レベルである。さらに、第２のカウンタステー
ジ１４−１および１４−２からのそれぞれのライン１８
−１および１８−２上の入力補数信号もまたハイ論理レ
ベルである、なぜならすべてのプルアップトランジスタ
Ｐ１は導通されるからである。
トアップカウンタ回路１０の動作を理解する際に有用な
タイミング図である。図２のカウンタ回路のカウンティ
ングシーケンスを説明する際に、図３および図４も同時
に参照される。図５（ｇ）からわかるように、入力端子
２８に与えられたリセット信号ＲＥＳＥＴは時間ｔ０に
先立って論理「１」レベルである。したがって、トラン
スミッションゲートＴ１は開いているので、その結果第
１のクロック位相信号ＰＨ１はカウンタステージ１２お
よび１４の入力端子Ｉ１に与えられることを妨げられ
る。このリセット信号ＲＥＳＥＴもまたローまたは
「０」論理レベルをカウンタステージ１２（図３）およ
び１４（図４）のリセットトランジスタＰ２のゲートに
与えるようにインバータＴ３によって反転される。これ
は出力ビットＡＢＣＤがカウンタ動作が始まることを許
される前にすべての０（００００）を記憶するようにリ
セットされることを確実にする。したがって、出力ライ
ン１６上の第２のステージ１４−１への入力補数信号は
ハイ論理レベルである。さらに、第２のカウンタステー
ジ１４−１および１４−２からのそれぞれのライン１８
−１および１８−２上の入力補数信号もまたハイ論理レ
ベルである、なぜならすべてのプルアップトランジスタ
Ｐ１は導通されるからである。
【００２８】時間ｔ０で、リセット信号ＲＥＳＥＴはカ
ウンティングを初期化するためにトランスミッションゲ
ートＴ１を閉じるハイからローへの遷移を行なう。第１
のクロック位相信号ＰＨ１が時間ｔ１でハイになると
き、図５（ａ）に例示されるように、ハーフラッチ３２
（図３）はパストランジスタＮ２を通って送られるイン
バータＩＮＶ１（ビットＤ＝０）の出力でのロー論理レ
ベルがノード４０でインバータＩＮＶ２の出力に到達す
ることを可能にするようにトランスペアレントである。
インバータＩＮＶ２のために、ノード４０はハイまたは
「１」論理レベルである。時間ｔ１での第１のクロック
位相信号ＰＨ１のこのハイレベルが１４−１から１４−
３のカウンタステージの対応するパストランジスタＮ２
（図４）のゲートに到達しないことは注目されなければ
ならないし、その理由はそれぞれの入力端子Ｉ５上の入
力補数信号ＩＣＭＰＬはハイレベルであり、それによっ
て抑止トランジスタＰ３を遮断するからである。結果と
して、出力ビットＢ、ＣおよびＤは変化しないままであ
る。
ウンティングを初期化するためにトランスミッションゲ
ートＴ１を閉じるハイからローへの遷移を行なう。第１
のクロック位相信号ＰＨ１が時間ｔ１でハイになると
き、図５（ａ）に例示されるように、ハーフラッチ３２
（図３）はパストランジスタＮ２を通って送られるイン
バータＩＮＶ１（ビットＤ＝０）の出力でのロー論理レ
ベルがノード４０でインバータＩＮＶ２の出力に到達す
ることを可能にするようにトランスペアレントである。
インバータＩＮＶ２のために、ノード４０はハイまたは
「１」論理レベルである。時間ｔ１での第１のクロック
位相信号ＰＨ１のこのハイレベルが１４−１から１４−
３のカウンタステージの対応するパストランジスタＮ２
（図４）のゲートに到達しないことは注目されなければ
ならないし、その理由はそれぞれの入力端子Ｉ５上の入
力補数信号ＩＣＭＰＬはハイレベルであり、それによっ
て抑止トランジスタＰ３を遮断するからである。結果と
して、出力ビットＢ、ＣおよびＤは変化しないままであ
る。
【００２９】再び図３に戻って、第２のクロック位相信
号ＰＨ２が時間ｔ２でハイになるとき、図５（ｂ）に示
されるように、ハーフラッチ３４はパストランジスタＮ
３を通って送られるノード４０でのハイ論理レベルがイ
ンバータＩＮＶ４の出力に到達することを可能にするよ
うにトランスペアレントである。インバータＩＮＶ４の
ために、ノード４６はロー論理レベルである。さらに、
このロー論理レベルは図５（ｆ）に示されるように、時
間ｔ２ａで出力ビットＤをトグル動作するようにインバ
ータＩＮＶ１によって再び反転される。結果として、カ
ウンタステージ１２の出力状態はＤ＝１であり、ライン
１６上の出力補数信号ＯＣＭＰＬはロー論理レベルであ
り、これはカウンタステージ１４−１のための入力補数
信号ＩＣＭＰＬである。したがって、出力ビットＡＢＣ
Ｄは時間ｔ２ａで０００１であり、それはそれぞれの図
５（ｃ）から図５（ｆ）で例示される。
号ＰＨ２が時間ｔ２でハイになるとき、図５（ｂ）に示
されるように、ハーフラッチ３４はパストランジスタＮ
３を通って送られるノード４０でのハイ論理レベルがイ
ンバータＩＮＶ４の出力に到達することを可能にするよ
うにトランスペアレントである。インバータＩＮＶ４の
ために、ノード４６はロー論理レベルである。さらに、
このロー論理レベルは図５（ｆ）に示されるように、時
間ｔ２ａで出力ビットＤをトグル動作するようにインバ
ータＩＮＶ１によって再び反転される。結果として、カ
ウンタステージ１２の出力状態はＤ＝１であり、ライン
１６上の出力補数信号ＯＣＭＰＬはロー論理レベルであ
り、これはカウンタステージ１４−１のための入力補数
信号ＩＣＭＰＬである。したがって、出力ビットＡＢＣ
Ｄは時間ｔ２ａで０００１であり、それはそれぞれの図
５（ｃ）から図５（ｆ）で例示される。
【００３０】次の第１のクロック位相信号ＰＨ１がハイ
になる時間ｔ３で、ハイである出力ビットＤは再びノー
ド４０に送られる（図３）。次の第２のクロック位相信
号ＰＨ２がハイになる時間ｔ４で、出力ビットＤは時間
ｔ４ａでのロー論理レベルにトグル動作される（図５
（ｆ））。同時に、時間ｔ３で、第１のクロック位相信
号ＰＨ１のハイレベルはカウンタステージ１４−１のパ
ストランジスタＮ２（ノード３８）のゲートに転送され
る（図４）、なぜならその入力補数信号はロー論理レベ
ルであり、それによって入力トランジスタＰ３を導通さ
せるからである。結果として、ローである出力ビットＣ
はノード４０に送られる（図４）。時間ｔ４で、第２の
クロック位相信号ＰＨ２のハイレベルもまた、図５
（ｅ）で示されるように、出力ビットＣが同一の時間ｔ
４ａでハイレベルにトグル動作されることを引起こす。
したがって、カウンタステージ１４−１の出力状態はＣ
＝１であり、かつライン１８−１上の出力補数信号ＯＣ
ＭＰＬはカウンタステージ１２からのライン１６上の入
力補数信号ＩＣＭＰＬに等しい、なぜならトランジスタ
Ｐ１（図４）はオフにされ、かつトランスミッションゲ
ートＴＧは閉じられるからである。第２のクロック動作
された位相信号ＰＨ２がハイであるとき、第１のクロッ
ク位相信号の補数ＰＨ１Ｌ（図示せず）もまたハイであ
ることは注目されなければならない。したがって、第１
のクロック位相信号の補数ＰＨ１Ｌのサイクルごとに、
充電／放電ノード３８は放電される。
になる時間ｔ３で、ハイである出力ビットＤは再びノー
ド４０に送られる（図３）。次の第２のクロック位相信
号ＰＨ２がハイになる時間ｔ４で、出力ビットＤは時間
ｔ４ａでのロー論理レベルにトグル動作される（図５
（ｆ））。同時に、時間ｔ３で、第１のクロック位相信
号ＰＨ１のハイレベルはカウンタステージ１４−１のパ
ストランジスタＮ２（ノード３８）のゲートに転送され
る（図４）、なぜならその入力補数信号はロー論理レベ
ルであり、それによって入力トランジスタＰ３を導通さ
せるからである。結果として、ローである出力ビットＣ
はノード４０に送られる（図４）。時間ｔ４で、第２の
クロック位相信号ＰＨ２のハイレベルもまた、図５
（ｅ）で示されるように、出力ビットＣが同一の時間ｔ
４ａでハイレベルにトグル動作されることを引起こす。
したがって、カウンタステージ１４−１の出力状態はＣ
＝１であり、かつライン１８−１上の出力補数信号ＯＣ
ＭＰＬはカウンタステージ１２からのライン１６上の入
力補数信号ＩＣＭＰＬに等しい、なぜならトランジスタ
Ｐ１（図４）はオフにされ、かつトランスミッションゲ
ートＴＧは閉じられるからである。第２のクロック動作
された位相信号ＰＨ２がハイであるとき、第１のクロッ
ク位相信号の補数ＰＨ１Ｌ（図示せず）もまたハイであ
ることは注目されなければならない。したがって、第１
のクロック位相信号の補数ＰＨ１Ｌのサイクルごとに、
充電／放電ノード３８は放電される。
【００３１】同様の分析がクロック位相信号ＰＨ１の後
続のサイクルの各々のための図２のカウンタ回路のカウ
ンタステージ１２および１４上で行なわれ、その目的は
それぞれ図５（ｃ）−図５（ｆ）に例示された出力ビッ
トＡＢＣＤの対応する状態を得るためであることは当業
者に明らかであるはずである。入力補数信号ＩＣＭＰＬ
は制御信号として機能し、カウンタステージ１４−１、
１４−２および１４−３の特定の出力ビットの現在の状
態を補うかまたは変える（トグル動作する）かどうかを
決定する。もしＩＣＭＰＬ＝０であれば、そのとき特定
のビットはトグル動作することを許容される。もしＩＣ
ＭＰＬ＝１であれば、そのときこの特定のビットはその
状態を変えることを禁止され、かつ現在の状態のままで
あろう。このアプローチを使用することによって、カウ
ンタステージ１４の各々を実現化するために使用されて
きた回路構成要素の数は低減された。図４の現在のカウ
ンタセル１４を図１の従来技術のカウンタセル２と比較
する際に、セルごとに６つのトランジスタの節約がある
ことが理解され得る。
続のサイクルの各々のための図２のカウンタ回路のカウ
ンタステージ１２および１４上で行なわれ、その目的は
それぞれ図５（ｃ）−図５（ｆ）に例示された出力ビッ
トＡＢＣＤの対応する状態を得るためであることは当業
者に明らかであるはずである。入力補数信号ＩＣＭＰＬ
は制御信号として機能し、カウンタステージ１４−１、
１４−２および１４−３の特定の出力ビットの現在の状
態を補うかまたは変える（トグル動作する）かどうかを
決定する。もしＩＣＭＰＬ＝０であれば、そのとき特定
のビットはトグル動作することを許容される。もしＩＣ
ＭＰＬ＝１であれば、そのときこの特定のビットはその
状態を変えることを禁止され、かつ現在の状態のままで
あろう。このアプローチを使用することによって、カウ
ンタステージ１４の各々を実現化するために使用されて
きた回路構成要素の数は低減された。図４の現在のカウ
ンタセル１４を図１の従来技術のカウンタセル２と比較
する際に、セルごとに６つのトランジスタの節約がある
ことが理解され得る。
【００３２】前述の詳細な説明から、この発明はラッチ
回路、制御回路およびプルアップ回路を含む改良された
カウンタセルを提供することが理解され得る。さらにど
んな数のかかるカウンタセルでもＮビットカウンタ回路
を形成するために接続され、カウンタセルは要求される
チップ面積の量を低減するように比較的少数の構成要素
で構成される。
回路、制御回路およびプルアップ回路を含む改良された
カウンタセルを提供することが理解され得る。さらにど
んな数のかかるカウンタセルでもＮビットカウンタ回路
を形成するために接続され、カウンタセルは要求される
チップ面積の量を低減するように比較的少数の構成要素
で構成される。
【００３３】現在この発明の好ましい実施例であると考
えられる実施例を例示しかつ説明してきたが、様々な変
化および修正が行なわれ、かつ均等物がこの発明の真の
範囲から逸脱することなくそのエレメントに代用され得
ることは当業者によって理解されるであろう。加えて、
多くの修正はこの発明の中心的な範囲から逸脱すること
なくこの発明の教示に特定の状況または材料を適合させ
るために行なわれ得る。したがって、この発明はこの発
明を実行するために考えられるベストモードとして開示
された特定の実施例に制限されるものではなく、前掲の
特許請求の範囲内にあるすべての実施例を含むことを意
図するものである。
えられる実施例を例示しかつ説明してきたが、様々な変
化および修正が行なわれ、かつ均等物がこの発明の真の
範囲から逸脱することなくそのエレメントに代用され得
ることは当業者によって理解されるであろう。加えて、
多くの修正はこの発明の中心的な範囲から逸脱すること
なくこの発明の教示に特定の状況または材料を適合させ
るために行なわれ得る。したがって、この発明はこの発
明を実行するために考えられるベストモードとして開示
された特定の実施例に制限されるものではなく、前掲の
特許請求の範囲内にあるすべての実施例を含むことを意
図するものである。
【図１】従来技術のカウンタセルの概略の回路図であ
る。
る。
【図２】この発明の原理に従って構成された４ビットカ
ウンタ回路のブロック図である。
ウンタ回路のブロック図である。
【図３】図２の最下位ビットカウンタステージ１２で使
用するためのこの発明のカウンタセルの概略の回路図で
ある。
用するためのこの発明のカウンタセルの概略の回路図で
ある。
【図４】図２のカウンタセル１４で使用するためのこの
発明のカウンタセルの概略の回路図である。
発明のカウンタセルの概略の回路図である。
【図５】（ａ）−（ｇ）は図２のカウンタ回路の動作を
理解する際に有用なタイミング図である。
理解する際に有用なタイミング図である。
１０ カウンタ回路 １２ 第１のカウンタセルまたはステージ １４ 第２のカウンタセルまたはステージ １６ ライン １８ ライン ２０ 制御セクション ２２ 入力ノード ２４ 出力ノード ２５ 入力端子 ２８ 入力端子 ３０ 制御ノード ３２ 第１のクロック動作されたハーフラッチ ３４ 第２のクロック動作されたハーフラッチ
Claims (20)
- 【請求項１】 カウンタセルであって、 第１のパストランジスタ（Ｎ２）ならびに１対の第１お
よび第２のインバータ（ＩＮＶ２、ＩＮＶ３）から形成
される第１のクロック動作されたハーフラッチ（３２）
と、 第２のパストランジスタ（Ｎ３）ならびに１対の第３お
よび第４のインバータ（ＩＮＶ４、ＩＮＶ５）から形成
される第２のクロック動作されたハーフラッチ（３４）
と、 第１の出力端子でビット信号を記憶するための入力およ
び出力を有する第５のインバータ（ＩＮＶ１）とを含
み、 前記第１のパストランジスタ（Ｎ２）のソースは前記第
５のインバータ（ＩＮＶ１）の出力に接続され、かつそ
のドレインは前記第１のインバータ（ＩＮＶ２）の入力
に接続され、前記第１のインバータ（ＩＮＶ２）の出力
は前記第２のインバータ（ＩＮＶ３）の入力に接続さ
れ、前記第２のインバータ（ＩＮＶ３）の出力は前記第
１のインバータ（ＩＮＶ２）の入力に接続され、 前記第２のパストランジスタ（Ｎ３）のソースは前記第
１のインバータ（ＩＮＶ２）の出力に接続され、かつそ
のドレインは前記第３のインバータ（ＩＮＶ４）の入力
に接続され、前記第３のインバータ（ＩＮＶ４）の出力
は前記第４のインバータ（ＩＮＶ５）の入力に接続さ
れ、前記第４のインバータ（ＩＮＶ５）の出力は前記第
３のインバータ（ＩＮＶ４）の入力に接続され、 そのソースが第１のクロック位相信号を受信するための
第１の入力端子に接続され、かつそのドレインが充電／
放電ノード（３８）で前記第１のパストランジスタ（Ｎ
２）のゲートに接続された抑止トランジスタ（Ｐ３）を
含み、前記第２のパストランジスタ（Ｎ３）の前記ゲー
トは第２の入力端子に接続されて第２のクロック位相信
号を受信し、前記抑止トランジスタ（Ｐ３）の前記ゲー
トは第３の入力に接続されて入力補数信号を受信し、 放電トランジスタ（Ｎ１）を含み、そのドレインは充電
／放電ノードに接続され、かつそのソースは接地電位に
接続され、前記放電トランジスタ（Ｎ１）のゲートは第
４の入力端子に接続されて前記第１のクロック位相信号
の補数を受信し、 そのソースが前記抑止トランジスタ（Ｐ３）のゲートに
接続されかつそのドレインが第２の出力端子に接続され
て出力補数信号を与えるＰチャネルトランジスタ（Ｐ
４）およびＮチャネルトランジスタ（Ｎ４）から形成さ
れるトランスミッションゲート（ＴＧ）を含み、前記Ｐ
チャネルトランジスタ（Ｐ４）のゲートは前記第３のイ
ンバータ（ＩＮＶ４）の出力に接続され、かつ前記Ｎチ
ャネルトランジスタ（Ｎ４）のゲートは第１の出力端子
に接続され、さらにそのソースが供給電位に接続され、
かつそのドレインが第２の出力端子に接続されたプルア
ップトランジスタ（Ｐ１）を含み、前記プルアップトラ
ンジスタ（Ｐ１）のゲートは第１の出力端子に接続され
る、カウンタセル。 - 【請求項２】 そのソースが供給電位に接続され、かつ
そのドレインが前記第１のインバータ（ＩＮＶ２）の入
力に接続されたリセットトランジスタ（Ｐ２）をさらに
含み、前記リセットトランジスタ（Ｐ２）のゲートは第
５の入力端子に接続されてリセット信号の補数を受信す
る、請求項１に記載のカウンタセル。 - 【請求項３】 前記第１および第２のパストランジスタ
（Ｎ２、Ｎ３）ならびに前記放電トランジスタ（Ｎ１）
はＮチャネルＭＯＳトランジスタからなる、請求項１に
記載のカウンタセル。 - 【請求項４】 前記プルアップ、リセットおよび抑止ト
ランジスタ（Ｐ１−Ｐ３）はＰチャネルＭＯＳトランジ
スタからなる、請求項１に記載のカウンタセル。 - 【請求項５】 複数個の前記カウンタセルは一体接続さ
れてＮビットカウンタ回路を形成する、請求項１に記載
のカウンタセル。 - 【請求項６】 前記カウンタセルは一体接続されて４ビ
ットアップカウンタ回路を形成する、請求項１に記載の
カウンタセル - 【請求項７】 前記インバータ（ＩＮＶ１−ＩＮＶ５）
はＣＭＯＳインバータからなり、各々がＰチャネルトラ
ンジスタおよびＮチャネルトランジスタから形成され
る、請求項１に記載のカウンタセル。 - 【請求項８】 複数個のカウンタステージから形成され
るカウンタ回路であって、最下位ビットステージを除く
各カウンタステージは、 第１のパストランジスタ（Ｎ２）ならびに１対の第１お
よび第２のインバータ（ＩＮＶ２、ＩＮＶ３）から形成
される第１のクロック動作されたハーフラッチ（３２）
と、 第２のパストランジスタ（Ｎ３）ならびに１対の第３お
よび第４のインバータ（ＩＮＶ４、ＩＮＶ５）から形成
される第２のクロック動作されたハーフラッチ（３４）
と、 第１の出力端子でビット信号を記憶するために入力およ
び出力を有する第５のインバータ（ＩＮＶ１）とを含
み、 前記第１のパストランジスタ（Ｎ２）のソースは前記第
５のインバータ（ＩＮＶ１）の出力に接続されかつその
ドレインは前記第１のインバータ（ＩＮＶ２）の入力に
接続され、前記第１のインバータ（ＩＮＶ２）の出力は
前記第２のインバータ（ＩＮＶ３）の入力に接続され、
前記第２のインバータ（ＩＮＶ３）の出力は前記第１の
インバータ（ＩＮＶ２）の入力に接続され、 前記第２のパストランジスタ（Ｎ３）のソースは前記第
１のインバータ（ＩＮＶ２）の出力に接続され、かつそ
のドレインは前記第３のインバータ（ＩＮＶ４）の入力
に接続され、前記第３のインバータ（ＩＮＶ４）の出力
は前記第４のインバータ（ＩＮＶ５）の入力に接続さ
れ、前記第４のインバータ（ＩＮＶ５）の出力は前記第
３のインバータ（ＩＮＶ４）の入力に接続され、 そのソースが第１のクロック位相信号を受信するために
第１の入力端子に接続され、かつそのドレインが充電／
放電ノード（３８）で前記第１のパストランジスタ（Ｎ
２）のゲートに接続された抑止トランジスタ（Ｐ３）を
含み、前記第２のパストランジスタ（Ｎ３）の前記ゲー
トは第２の入力端子に接続されて第２のクロック位相信
号を受信し、前記抑止トランジスタ（Ｐ３）の前記ゲー
トは第３の入力に接続されて入力補数信号を受信し、 そのドレインが充電／放電ノードに接続され、かつその
ソースが接地電位に接続された放電トランジスタ（Ｎ
１）を含み、前記放電トランジスタ（Ｎ１）のゲートは
第４の入力端子に接続されて前記第１のクロック位相信
号の補数を受信し、 そのソースが前記抑止トランジスタ（Ｐ３）のゲートに
接続され、かつそのドレインが第２の出力端子に接続さ
れて出力補数信号を与えるＰチャネルトランジスタ（Ｐ
４）およびＮチャネルトランジスタ（Ｎ４）から形成さ
れるトランスミッションゲート（ＴＧ）を含み、前記Ｐ
チャネルトランジスタ（Ｐ４）のゲートは前記第３のイ
ンバータ（ＩＮＶ４）の出力に接続されかつ前記Ｎチャ
ネルトランジスタ（Ｎ４）のゲートは第１の出力端子に
接続され、さらにそのソースが供給電位に接続され、か
つそのドレインが第２の出力端子に接続されたプルアッ
プトランジスタ（Ｐ１）を含み、前記プルアップトラン
ジスタ（Ｐ１）のゲートは第１の出力端子に接続され
る、カウンタ回路。 - 【請求項９】 そのソースが供給電位に接続され、かつ
そのドレインが前記第１のインバータ（ＩＮＶ２）の入
力に接続されたリセットトランジスタ（Ｐ２）をさらに
含み、前記リセットトランジスタ（Ｐ２）のゲートは第
５の入力端子に接続されてリセット信号の補数を受信す
る、請求項８に記載のカウンタ回路。 - 【請求項１０】 前記第１および第２のパストランジス
タ（Ｎ２、Ｎ３）ならびに前記放電トランジスタ（Ｎ
１）はＮチャネルＭＯＳトランジスタからなる、請求項
８に記載のカウンタ回路。 - 【請求項１１】 前記プルアップ、リセットおよび抑止
トランジスタ（Ｐ１−Ｐ３）はＰチャネルＭＯＳトラン
ジスタからなる、請求項８に記載のカウンタ回路。 - 【請求項１２】 複数個の前記カウンタステージは一体
接続されてＮビットカウンタ回路を形成する、請求項８
に記載のカウンタ回路。 - 【請求項１３】 前記カウンタステージは一体接続され
て４ビットアップカウンタ回路を形成する、請求項８に
記載のカウンタ回路。 - 【請求項１４】 前記インバータ（ＩＮＶ１−ＩＮＶ
５）はＣＭＯＳインバータからなり、各々はＰチャネル
トランジスタおよびＮチャネルトランジスタから形成さ
れる、請求項８に記載のカウンタ回路。 - 【請求項１５】 カウンタセルであって、 ２進出力信号を記憶するためのラッチ手段を含み、 前記ラッチ手段は入力と出力とを有する第１のクロック
動作されたハーフラッチ（３２）、前記第１のクロック
動作されたハーフラッチの出力に接続された入力と出力
とを有する第２のクロック動作されたハーフラッチ（３
４）、およびその入力が前記第２のクロック動作された
ハーフラッチの出力に接続されかつその出力が前記第１
のクロック動作されたハーフラッチの入力に接続された
インバータ（ＩＮＶ１）から形成され、 前記第１のクロック動作されたハーフラッチ（３２）は
第１のクロック位相信号に応答して２進出力信号をその
入力から出力へ転送し、前記第２のクロック動作された
ハーフラッチ（３４）は第２のクロック位相信号に応答
して２進出力信号をその入力から出力へ転送し、 入力補数信号に応答して前記２進出力信号の状態をトグ
ル動作させることを許容するように前記第１のクロック
動作されたハーフラッチに第１のクロック位相信号を選
択的に送るための制御回路手段と、さらに前記２進出力
信号および前記入力補数信号に応答して出力補数信号を
発生するためのプルアップ手段とを含み、前記出力補数
信号の論理値は前記２進出力信号がハイ論理レベルにあ
るときのみ前記入力補数信号の論理値に等しく、それに
よって前記出力補数信号の論理値は前記２進出力信号が
ロー論理レベルにあるときにハイ論理レベルで維持され
る、カウンタセル。 - 【請求項１６】 前記第１のクロック動作されたハーフ
ラッチ（３２）は第１のパストランジスタ（Ｎ２）なら
びに１対の第１および第２のインバータ（ＩＮＶ２，Ｉ
ＮＶ３）から形成される、請求項１５に記載のカウンタ
セル。 - 【請求項１７】 前記第２のクロック動作されたハーフ
ラッチ（３４）は第２のパストランジスタ（Ｎ３）なら
びに１対の第３および第４のインバータ（ＩＮＶ４、Ｉ
ＮＶ５）から形成される、請求項１６に記載のカウンタ
セル。 - 【請求項１８】 前記制御回路手段は抑止トランジスタ
（Ｐ３）を含む、請求項１５に記載のカウンタセル。 - 【請求項１９】 前記プルアップ手段はトランスミッシ
ョンゲートおよびプルアップトランジスタ（Ｐ１）を含
む、請求項１５に記載のカウンタセル。 - 【請求項２０】 複数個の前記カウンタセルは一体接続
されてＮビットカウンタ回路を形成する、請求項１５に
記載のカウンタセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/678,510 US5175753A (en) | 1991-04-01 | 1991-04-01 | Counter cell including a latch circuit, control circuit and a pull-up circuit |
| US678510 | 1991-04-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202682A true JPH07202682A (ja) | 1995-08-04 |
Family
ID=24723089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4077148A Withdrawn JPH07202682A (ja) | 1991-04-01 | 1992-03-31 | カウンタセルおよびカウンタ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5175753A (ja) |
| EP (1) | EP0507441B1 (ja) |
| JP (1) | JPH07202682A (ja) |
| AT (1) | ATE159629T1 (ja) |
| DE (1) | DE69222798T2 (ja) |
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| JPH07183771A (ja) * | 1993-12-22 | 1995-07-21 | Fujitsu Ltd | フリップフロップ回路 |
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| JP3830526B2 (ja) * | 1995-11-27 | 2006-10-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 第１および第２のロード可能なカウンタを具えたパラメータ化可能な制御モジュールと、複数のかかるパラメータ化可能な制御モジュールを具えた電子回路と、かかる回路を合成する方法 |
| US5742182A (en) * | 1996-06-13 | 1998-04-21 | Sun Microsystems, Inc. | Symmetric selector circuit for event logic |
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| DE10353501B4 (de) * | 2003-11-11 | 2006-05-18 | Technische Universität Dresden | Zählerschaltung und Frequenzteilerstufe |
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|---|---|---|---|---|
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| JPS52146162A (en) * | 1976-05-29 | 1977-12-05 | Toshiba Corp | Programmable counter |
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-
1991
- 1991-04-01 US US07/678,510 patent/US5175753A/en not_active Expired - Lifetime
-
1992
- 1992-02-26 AT AT92301612T patent/ATE159629T1/de not_active IP Right Cessation
- 1992-02-26 DE DE69222798T patent/DE69222798T2/de not_active Expired - Fee Related
- 1992-02-26 EP EP92301612A patent/EP0507441B1/en not_active Expired - Lifetime
- 1992-03-31 JP JP4077148A patent/JPH07202682A/ja not_active Withdrawn
Also Published As
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| ATE159629T1 (de) | 1997-11-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |