JPH10209111A

JPH10209111A - 半導体装置の製造方法および装置

Info

Publication number: JPH10209111A
Application number: JP1115597A
Authority: JP
Inventors: Hisami Motai; 久実甕; Toshihiko Itoga; 敏彦糸賀; Takashi Irie; 隆史入江
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-01-24
Filing date: 1997-01-24
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】イソプロピルアルコール蒸気乾燥後のシリコ
ン基板表面の吸着物等を除去する半導体装置の製造方法
を提供する。【解決手段】フッ酸洗浄（水素終端化処理）後イソプ
ロピルアルコール蒸気乾燥を行ったシリコン基板に対し
て、清浄雰囲気中でイソプロピルアルコールの脱離強度
ピーク時の温度以上で、かつ終端水素の脱離強度ピーク
時の温度よりも低い温度で一定時間の加熱を施して残留
イソプロピルアルコール等を脱離させ、その後に酸化膜
形成処理等を行う。【効果】シリコン基板表面を安定化している終端水素
に影響を与えることなく、効果的に基板表面に吸着した
汚染物を除去することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法および装置に関し、特にイソプロピルアルコールを用
いた蒸気乾燥後の半導体基板の表面処理加工に適用して
有効な技術に関する。

【０００２】

【従来の技術】半導体装置の製造において、半導体基板
（ウエハ）は繰り返し洗浄，乾燥が行われる。半導体基
板の乾燥方法の一つとして、たとえば特開昭６１−２３
７４２９号公報に記載されているように、イソプロピル
アルコール（ＩＰＡ）を用いたベーパ乾燥法が知られて
いる。

【０００３】同文献には、半導体基板をイソプロピルア
ルコールの蒸気中に縦に配置し、半導体基板の表面に残
留している洗浄に供された液体とアルコールを置換させ
て有機液滴とし、その液滴がウエハ表面を伝わって落下
したり蒸発したりすることを利用して半導体基板の表面
の乾燥を行う技術（ベーパ乾燥法）が開示されている。

【０００４】一方、電子情報通信学会発行「電子情報通
信学会技術研究報告」ＥＤ９６−１３（１９９６−０
４）、Ｐ９１〜Ｐ９６には、「溶液処理Ｓｉ表面におけ
るＩＰＡの吸着」について記載されている。

【０００５】この文献には、Ｈ終端処理Ｓｉ（１００）
面の方が溶液酸化面（ＨＮＯ₃−ｈｏｔ処理と流水リン
スによる処理した面）よりも有機物が吸着し易いこと、
Ｈ終端処理Ｓｉ（１００）面では、ＳｉＨおよびＳｉＨ
₂のＨがＩＰＡと反応して、Ｃ₃Ｈ₇Ｏ−Ｓｉを形成する
こと、Ｈ₂の脱離強度は４３０℃と５２０℃にピークを
持つこと、ＩＰＡの脱離温度（脱離強度ピーク時の温
度）すなわちＣ₃Ｈ₈の脱離温度（脱離強度ピーク時の温
度）はＳｉＨ₂からのＨ₂の脱離温度（脱離強度ピーク時
の温度）と非常に接近していること等が記載されてい
る。

【０００６】また、この文献には、ウエハ表面に吸着す
る有機汚染は、半導体デバイスにおけるゲート酸化膜の
耐圧を低下させること、Ｓｉエピタキシャル成長を阻害
させることが記載されている。

【０００７】他方、水素の脱離温度は報告者によって微
妙に異なる。水素の脱離温度については、たとえば、
（１）J.Vac.Sci.Technol.A 13(6),Nov/Dec 1995 P2709
〜P2714、（２）Appl.Phys.Lett.56(5),29 January 199
0 P451〜P453、（３）JAPANESEJOURNAL OF APPLIED PHY
SICS Vol.30,No.3B,MARCH,1991,PP.L419-L422に記載さ
れている。

【０００８】これらの文献によれば、水素の脱離温度の
脱離強度低温側ピーク時の温度は、４００℃，４３０
℃，４４０℃，４７０℃程度であり、脱離強度高温側ピ
ーク時の温度は５００℃，５２０℃，５７０℃程度であ
る。

【０００９】さらに、酸化膜形成に用いられる炉として
は、たとえば、工業調査会発行「ＶＬＳＩプロセス装置
ハンドブック」、１９９０年６月１０日発行、Ｐ２３０
〜Ｐ２４７に記載されているように、バッチ式の横形
炉，縦形炉と枚葉式のランプ加熱炉が知られている。

【００１０】

【発明が解決しようとする課題】半導体装置の製造にお
けるイソプロピルアルコールを用いたシリコン（Ｓｉ）
基板（ウエハ）のベーパ乾燥では、半導体基板表面に吸
着イソプロピルアルコールが残留する。この残留が有機
汚染となり、次工程以降に影響するという問題がある。
前記有機汚染は、半導体装置の製造においてはＳｉエピ
タキシャル成長を阻害させるとともに、ＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field EffectTransisto
r)のゲート酸化膜の耐圧を低下させたりすることから避
けなければならない。

【００１１】特に高集積化の進んだギガビット級メモリ
素子、あるいは超高速性を要求される素子においては、
ゲート酸化膜の膜厚が極薄化する傾向にあり、膜厚が５
ｎｍ以下になると前記有機汚染の影響が出て耐圧特性が
著しく劣化し、電圧印加により素子が破壊される。

【００１２】一方、自然酸化を抑制し表面汚染を避ける
ためのフッ酸（ＨＦ）洗浄その他の方法による表面安定
化処理、すなわち水素終端化処理工程後の乾燥に、前記
イソプロピルアルコールによるベーパ乾燥技術を用いる
場合には、表面結合水素と共に残存イソプロピルアルコ
ールも表面酸化抑制の一端を担っている。

【００１３】したがって、シリコン基板面の自然酸化を
抑制するためには、次工程迄の間終端水素およびイソプ
ロピルアルコールを基板表面に残留させることが有効で
ある。

【００１４】他方、本発明者による検討においては、常
圧（大気圧）雰囲気でのイソプロピルアルコールの脱離
強度ピーク時の温度は水素の脱離強度ピーク時の温度よ
りも低いことが判明した。すなわち、シリコン基板の表
面の結晶面が（１００）の場合には、水素の脱離強度ピ
ークは二つ現れるが、低温側ピーク時の温度とイソプロ
ピルアルコールの脱離強度ピーク時の温度との差は１０
℃前後になる。

【００１５】また、シリコン基板の表面の結晶面が（１
１１）の場合には、水素の脱離強度ピークは一つである
が、この脱離強度ピーク時の温度は（１００）面での脱
離強度高温側ピーク時の温度と略同じであり、イソプロ
ピルアルコールの脱離強度ピーク時の温度との間には大
きな差がある。

【００１６】そこで、本発明者は、イソプロピルアルコ
ールの脱離強度ピーク時の温度と、水素の脱離強度ピー
ク時の温度との間の温度で選択脱離（イソプロピルアル
コールを選択的に脱離）することによって、水素の脱離
を抑えながら汚染源となる残存イソプロピルアルコール
の脱離を図ることができる点に気が付き本発明をなし
た。

【００１７】本発明の目的は、蒸気乾燥時等に半導体基
板に吸着した吸着物質を除去する半導体装置の製造方法
および半導体製造装置を提供することにある。

【００１８】本発明の他の目的は、シリコン基板の表面
に蒸気乾燥時等に吸着した吸着物質を基板表面の安定性
を損なうことなく除去する方法を提供することにある。

【００１９】本発明の他の目的は、吸着物質である残留
イソプロピルアルコールによる表面酸化抑制効果を有効
に活用しつつ、吸着物質が次工程で形成される熱酸化膜
に及ぼす影響を回避する半導体装置の製造方法を提供す
るものである。

【００２０】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００２２】（１）半導体基板を洗浄する工程と、前記
半導体基板をイソプロピルアルコールの蒸気で乾燥（蒸
気乾燥）する工程と、前記半導体基板の表面に対して所
定の処理加工（たとえばゲート酸化膜形成や容量を構成
する誘電体膜形成等の膜形成）を行う工程とを有する半
導体装置の製造方法であって、前記蒸気乾燥の後に前記
半導体基板の表面の残留物（イソプロピルアルコール）
を熱脱離させるための選択脱離を清浄な雰囲気で所定時
間行い、その後前記処理加工を行う。前記選択脱離は前
記処理加工の直前に行う。

【００２３】前記半導体基板は表面の結晶面が（１０
０）となるシリコン基板であり、水素終端化処理がなさ
れ、その後イソプロピルアルコールによる蒸気乾燥で乾
燥される。

【００２４】前記選択脱離は水素の脱離強度ピーク時の
温度よりも低い温度で、かつイソプロピルアルコールの
脱離強度ピーク時の温度以上の温度で行う。たとえば、
水素の脱離強度高温側ピーク時の温度よりも低くかつ水
素の脱離強度低温側ピーク時の温度よりも高い温度で前
記選択脱離を行う。

【００２５】前記選択脱離を不活性ガス，窒素ガス，水
素ガスのいずれかまたはその混合ガスを用いた常圧雰囲
気で行う。たとえば、アルゴンガス雰囲気中で行う。

【００２６】前記選択脱離をＤＲＡＭのゲート酸化膜の
形成処理や容量を構成する誘電体膜の形成処理の直前に
行う。

【００２７】（２）前記手段（１）の構成において、水
素の脱離強度低温側ピーク時の温度よりも低い温度でか
つイソプロピルアルコールの脱離強度ピーク時の温度以
上の温度で前記選択脱離を行う。

【００２８】（３）前記手段（１）または手段（２）の
構成において、前記半導体基板にエネルギー線を照射さ
せて選択脱離を行う。

【００２９】（４）前記手段（１）乃至手段（３）の構
成において、前記選択脱離を減圧雰囲気で行う。

【００３０】（５）前記手段（１）乃至手段（４）の構
成において、選択脱離を処理加工中に行う。たとえば、
ＤＲＡＭ形成時のゲート酸化膜形成処理時や誘電体膜形
成処理時に行う。具体的には、ゲート酸化膜形成処理時
や誘電体膜形成処理時の加熱炉において、炉内の半導体
基板温度を第一の昇温速度で加熱するとともに予め設定
された第一の温度を検知した時点で前記選択脱離を行う
ために、炉内の温度を前記第一の温度に所定時間保持
し、あるいは予め設定された時間または予め設定された
温度に至るまで第二の昇温速度（緩慢な昇温速度）で加
熱し、その後再び前記第一の昇温速度で加熱して半導体
基板の表面に所定の酸化膜（誘電体膜）を形成する。

【００３１】（６）半導体基板を収容する密閉型の炉
と、前記炉内に配置され前記半導体基板を支持する基板
支持部と、前記基板支持部に対して半導体基板をローデ
ィング・アンローディングするローダと、前記炉内の半
導体基板を加熱する加熱部と、前記半導体基板の温度を
検出する温度検出部と、前記炉内に所定のガスを供給す
るガス供給部と、前記炉内を所定の圧力雰囲気に制御す
る圧力制御部と、前記各部を制御する制御部とを有する
半導体製造装置であって、前記炉には前記制御部によっ
て制御される強制排気装置が接続されている。前記強制
排気装置は、前記炉内に収容された半導体基板に所定の
処理加工を行う前に行う選択脱離処理に同期して動作
し、前記半導体基板の表面から脱離した脱離物質を炉外
に強制的に排気するように構成されている。

【００３２】前記（１）の手段によれば、ＤＲＡＭ形成
時のゲート酸化膜形成処理や誘電体膜形成処理の直前
に、イソプロピルアルコールの脱離強度ピーク時の温度
以上の温度で選択脱離が行われることから、水素終端化
処理がなされたシリコン基板の表面に吸着した残留イソ
プロピルアルコールは基板面から完全に脱離する。した
がって、前記選択脱離の直後に行われるゲート酸化膜形
成や誘電体膜形成においては、カーボンを含まない良質
のゲート酸化膜や誘電体膜を形成することができる。な
お、アルゴンガス中での加熱によってシリコン基板の表
面の残留イソプロピルアルコールを除去するため、基板
表面の清浄性が損なわれない。

【００３３】また、選択脱離はゲート酸化膜形成処理や
誘電体膜形成処理の直前に行われることから、選択脱離
までの間は基板の表面は表面結合水素と残存イソプロピ
ルアルコールによって表面酸化抑制がなされ、シリコン
基板面の自然酸化が抑制される。したがって、良質でか
つ膜厚の一定したゲート酸化膜や誘電体膜の形成が達成
できる。

【００３４】また、前記選択脱離は、水素の脱離強度高
温側ピーク時の温度よりも低くかつ水素の脱離強度低温
側ピーク時の温度よりも高い温度で行われるため、基板
の表面シリコン原子の２本の結合手のうちの一方は水素
やイソプロピルアルコールの脱離によって未結合手（ダ
ングリングボンド）となるおそれがあるが、他方は水素
で終端されていることと、基板の選択脱離の直後にゲー
ト酸化膜形成処理や誘電体膜形成処理が行われることか
ら、基板表面に異物を吸着する機会が少なくなり、良質
なゲート酸化膜や誘電体膜の形成が達成できる。

【００３５】前記（２）の手段によれば、前記手段
（１）が奏する効果に加えて下記の効果を奏する。すな
わち、選択脱離は水素の脱離強度低温側ピーク時の温度
よりも低い温度でかつイソプロピルアルコールの脱離強
度ピーク時の温度以上の温度で行うことから、基板の表
面シリコン原子の結合手に結合されているイソプロピル
アルコールは脱離しても、基板の表面シリコン原子の結
合手に結合されている水素の脱離は少ない。蒸気乾燥に
よる残留イソプロピルアルコールは、基板の表面シリコ
ン原子数の０．１％程度から数％程度の比率であり面積
的に小さいことと、選択脱離後直ぐにゲート酸化膜形成
処理や誘電体膜形成処理が行われることから、膜形成時
点での基板の汚染は殆ど起きなくなり、良質でかつ膜厚
の一定したゲート酸化膜や誘電体膜を形成することがで
きる。

【００３６】前記（３）の手段によれば、前記半導体基
板にエネルギー線を照射させて選択脱離を行うことか
ら、残留イソプロピルアルコールは熱脱離エネルギを受
けるばかりでなく、イソプロピルアルコールと水素との
原子的接合を破壊するエネルギーを受けるため確実に選
択脱離が行え、その後に良質の酸化膜を形成することが
できる。

【００３７】前記（４）の手段によれば、前記選択脱離
を減圧雰囲気で行ってもシリコン基板面から残留イソプ
ロピルアルコールの除去を確実に図ることができ、その
後に良質の酸化膜を形成することができる。

【００３８】前記（５）の手段によれば、前記手段
（１）乃至手段（４）が奏する効果に加えて下記の効果
を奏する。すなわち、前記選択脱離をゲート酸化膜形成
処理中や誘電体膜形成中に同時に行うことから、基板の
表面シリコン原子の結合手からイソプロピルアルコール
が脱離すると、長い時間を経ることなく替わって酸素等
が結合するため、シリコン基板面と形成されるゲート酸
化膜や誘電体膜との界面に異物が入り込む機会がなくな
り、良質でかつ膜厚の一定したゲート酸化膜や誘電体膜
を形成することができる。

【００３９】前記（６）の手段によれば、前記加熱炉
は、強制排気装置が設けられ、この強制排気装置は、前
記炉内に収容された半導体基板に所定の処理加工を行う
前に行う選択脱離処理に同期して動作し、前記半導体基
板の表面から脱離した脱離物質を炉外に強制的に排気す
るように構成されていることから、その後に行われる半
導体基板への処理加工が確実になるとともに、高歩留り
な処理加工が達成できる。脱離によってシリコン基板表
面に良質な酸化膜の形成も実現される。

【００４０】

【発明の実施の形態】

（実施形態１）以下、図面を参照して本発明の実施の形
態を詳細に説明する。なお、発明の実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。

【００４１】図１乃至図１４は本発明の実施形態１であ
る半導体装置（ＤＲＡＭ）の製造方法に係わる図であ
る。

【００４２】シリコン基板を用いた半導体装置の製造に
おいては、熱酸化，エッチング，エピタキシャル成長，
不純物拡散，イオン打ち込み，ＣＶＤ（気相化学成長
法）等による膜形成等の各種の処理加工がある。そし
て、これらの処理加工の前処理としてフッ酸洗浄および
これに続く蒸気乾燥等が行われている。

【００４３】本発明は前記蒸気乾燥時に使用される物質
の残留物を選択脱離によって除去する技術であり、前記
熱酸化，エッチング，エピタキシャル成長，不純物拡散
等の各種の処理加工の前処理として行う。

【００４４】ここで、本発明をＤＲＡＭ（Dynamic Rand
om Access Memory）の製造に適用した例について説明す
る前に、水素終端化処理が行われかつイソプロピルアル
コールによる蒸気乾燥されたシリコン基板の熱酸化処理
（ゲート酸化膜形成）の前処理として適用した例につい
て説明する。

【００４５】図１は本実施形態１の半導体装置の製造方
法によるフローチャート、図２は本実施形態１の半導体
装置の製造方法における半導体基板の処理段階を示す断
面図、図３乃至図７は本発明者による分析によって得ら
れたグラフであり、図３はＨ脱離量およびＩＰＡ脱離量
と温度との相関を示すグラフ、図４はＩＰＡの脱離量と
温度との相関を示すグラフ、図５はＨ脱離量と温度との
相関を示すグラフ、図６はＩＰＡの脱離強度分布を示す
グラフ、図７は残存ＩＰＡと熱酸化膜におけるＳｉＣ生
成量との相関を示すグラフである。

【００４６】先ず、図２（ａ）に示すように、半導体基
板１を用意する。この半導体基板１は、シリコンからな
り半導体基板１の表面に既にフィールド絶縁膜３が選択
的に形成された状態となっている。前記フィールド絶縁
膜３に被われないシリコン領域がＭＯＳＦＥＴ等の素子
が形成される領域（素子形成領域３０）となる。

【００４７】本実施形態１において、半導体基板１（ウ
エハ）の素子等を形成する表面、すなわち主たる結晶面
が（１００）面となっている。また、前記半導体基板１
は、たとえば４００〜６００μｍの厚さとなるととも
に、数〜十数インチの直径となっている。

【００４８】このような半導体基板１を、図１のフロー
チャートに示すようにプレ酸化（熱酸化）する（ステッ
プ１０１）。このプレ酸化によって、図２（ｂ）に示す
ように、半導体基板１の表面にはわずかな厚さの熱酸化
膜３１が形成される。

【００４９】つぎに、前記半導体基板１をフッ酸溶液に
浸漬してフッ酸洗浄を行い、図２（ｃ）に示すように、
半導体基板１の表面の素子形成領域３０を被う熱酸化膜
３１を除去する（ステップ１０２：図１参照）。このと
き、前記熱酸化膜３１と共に半導体基板１の表面に付着
している金属や塵埃などの汚染物質も除去される。

【００５０】つぎに、前記半導体基板１を水洗して半導
体基板１の表面に残留しているフッ酸溶液を洗浄する
（ステップ１０３：図１参照）。

【００５１】つぎに、前記半導体基板１をイソプロピル
アルコールを用いたベーパ乾燥によって乾燥する（ステ
ップ１０４：図１参照）。

【００５２】このベーパ乾燥後の半導体基板１の表面状
態は、大多数の表面シリコン原子の未結合手が、水素で
終端された状態にあり、前記ベーパ乾燥の処理条件（温
度や時間）によって異なるものの、表面シリコン原子数
の０．１％程度から数％程度の比率でイソプロピルアル
コールが残留している状態にある。

【００５３】後述する熱酸化工程（ゲート酸化膜形成工
程）で、前記残留イソプロピルアルコールがＳｉＣに変
化し、ゲート酸化膜中に取り込まれると、耐圧不良を引
き起こす。そこで、前記残留イソプロピルアルコールを
除去するために、前記半導体基板１を選択脱離する（ス
テップ１０５：図１参照）。

【００５４】この選択脱離工程は、半導体基板１の温度
をイソプロピルアルコールの脱離温度（約２５０〜約４
００℃：図６参照）と、水素の脱離温度（脱離強度高温
側ピークを形成する領域の温度：約４５０〜約５００
℃：図３参照）の中間で一定時間保持する工程である。
この熱処理によって、イソプロピルアルコールと水素の
脱離温度の差を利用し、イソプロピルアルコールを熱脱
離させる。

【００５５】したがって、この保持時間としては、イソ
プロピルアルコールの脱離に十分な時間が必要である。

【００５６】本実施例では半導体基板１を常圧雰囲気の
アルゴンガス雰囲気中において、４００℃で３０秒間加
熱する。

【００５７】また、選択脱離においては、半導体基板１
の表面からイソプロピルアルコールが脱離すると、反応
活性なシリコンのダングリングボンドが表面に生じ、汚
染の影響を受けやすくなる。そのため、この選択脱離は
清浄雰囲気中で行う必要がある。

【００５８】つぎに、半導体基板１を熱酸化して、図２
（ｄ）に示すようにゲート酸化膜（ゲート絶縁膜）４を
形成する（ステップ１０６：図１参照）。

【００５９】図７は、本実施形態１の効果を示すグラフ
であり、乾燥工程における有機物残留量と熱酸化後のＳ
ｉＣ生成量との相関を示すグラフである。

【００６０】図７に示すように、従来法では、乾燥工程
で残留した有機物の量が増加するほど、熱酸化膜中のＳ
ｉＣ量も増加しているが、本発明では、有機物量が増加
してもＳｉＣ量はほとんど増加しない。したがって、熱
酸化膜３１の特性劣化を効果的に防止することができ
る。

【００６１】ここで本発明の処理形態について説明す
る。

【００６２】ベーパ乾燥と処理加工との間で行う残留イ
ソプロピルアルコールの選択脱離は、ベーパ乾燥工程と
処理加工工程、たとえばゲート酸化膜形成工程との間で
行う場合と、処理加工工程中で行う場合とがある。

【００６３】前記ベーパ乾燥工程と処理加工工程との間
で行う場合においては、処理加工工程の直前に行う場合
もある。

【００６４】また、前記ベーパ乾燥工程と処理加工工程
との間で行う構成としては、図１５に示すように、ベー
パ乾燥部１１０，選択脱離処理部１１１，処理加工部１
１２の各間を空洞からなる搬送部１１３で連結し、半導
体基板１を前記空洞内移送する場合もある。

【００６５】このとき、選択脱離後の基板は外気に触れ
ることなく処理加工が行われるため、基板の表面が再び
汚染されることがない。したがって、処理加工工程、た
とえばゲート酸化膜形成時に酸化膜中に汚染物質が取り
込まれることが回避され、耐圧の高いゲート酸化膜が形
成される。

【００６６】また、選択脱離を処理加工工程中で行う場
合は、処理加工における処理室の温度上昇の途中の温度
域を選択脱離として使用するものである。この場合は、
たとえば処理加工工程がゲート酸化膜形成工程の場合、
酸化膜形成のために基板を目的温度まで加熱する途中
で、ＩＰＡ脱離工程に相当する選択脱離、すなわちＩＰ
Ａ脱離温度以上終端水素脱離温度以下での一定時間の加
熱を行うものである。

【００６７】選択脱離方式は、バッチ式と枚葉式があ
る。インライン化した基板の枚葉式処理方式は生産性が
高いとともに、汚染物質の混入を防げることができるた
め選択脱離の歩留りが高くなる。さらに、枚葉式ランプ
加熱炉は、バッチ式の炉に比べて温度の制御性能に優れ
ている。

【００６８】選択脱離温度は、（ａ）所定温度に固定し
て所定時間行う場合、（ｂ）所定温度域に亘って緩慢に
温度上昇させながら選択脱離行う場合がある。

【００６９】前記（ｂ）の場合、たとえば加熱炉におい
て、炉内の半導体基板温度を第一の昇温速度で加熱する
とともに予め設定された第一の温度を検知した時点で前
記選択脱離を行うために、予め設定された時間または予
め設定された温度に至るまで第二の昇温速度で加熱し、
その後再び前記第一の昇温速度で加熱して半導体基板の
表面に所定の処理加工を行う。

【００７０】図６は本発明者による分析によって得られ
たＩＰＡの脱離強度分布を示すグラフである。曲線Ａは
ベーパ乾燥におけるシリコン基板の表面の残留イソプロ
ピルアルコールの脱離強度（脱離量）を示すものであ
り、ＩＰＡの脱離強度ピーク時の温度は３６０℃程度で
あり、脱離発生温度域は約２５０〜約４００℃程度とな
っている。

【００７１】これに対して、シリコン基板をイソプロピ
ルアルコールに浸漬させた後自然乾燥させたものでは、
曲線Ｂに示すように脱離強度ピーク時の温度および脱離
発生温度域は略同一であるが、脱離強度ピークは浸漬時
間に応じてベーパ乾燥の場合より大きくなる。

【００７２】また、曲線Ｃは、前記曲線Ｂの場合と同様
にシリコン基板をイソプロピルアルコールに浸漬させた
後自然乾燥させたものであるが、ＳｉＯ₂膜に対するも
のである。この場合には、脱離強度ピークはベーパ乾燥
の場合に比較して大きくなるとともに、脱離強度ピーク
時の温度はベーパ乾燥の３６０℃程度に比較して、３０
０℃程度とおよそ６０℃も低くなることが判明した。

【００７３】これら脱離強度（脱離量）の測定は、常圧
雰囲気でかつアルゴンガス雰囲気でのＴＤＳ−ＡＰＩＭ
Ｓ（Thermal desorption spectroscopy-Atmospheric Pr
essure Ionization Mass spectrometer）法による測定
によるものである。

【００７４】一方、図５は本発明者による分析によって
得られたＨ脱離量と温度との相関を示すグラフである。
この場合も、常圧雰囲気でかつアルゴンガス雰囲気での
ＴＤＳ−ＡＰＩＭＳ法によるものである。シリコン基板
の表面の結晶面が（１００）面であることから、水素の
脱離強度ピーク時は２箇所現れ、脱離発生温度域は２５
０〜６００℃程度となる。脱離強度高温側ピーク時の温
度は５００℃程度となり、脱離強度低温側ピーク時の温
度は３７０℃程度となる。

【００７５】図４は本発明者による分析によって得られ
たグラフＩＰＡの脱離量と温度との相関を前記図５の場
合と同一の条件で表示したものである。また、図３はＨ
脱離量およびＩＰＡ脱離量と温度との相関を示すグラフ
である。Ｈ脱離量グラフとＩＰＡ脱離量グラフを分けて
図４および図５に詳細に示す。

【００７６】したがって、前記（ａ）のように所定温度
に固定して所定時間選択脱離を行う場合にはつぎのよう
になる。

【００７７】（ａ１）選択脱離時の温度は、ＩＰＡの脱
離強度ピーク時の温度Ｔ１よりも高く、水素の脱離強度
高温側ピーク時の温度Ｔ３よりも低い温度を選択する。
この場合、選択脱離温度は、たとえば４００℃が選択さ
れる。

【００７８】（ａ２）選択脱離時の温度は、ＩＰＡの脱
離強度ピーク時の温度Ｔ１よりも高く、水素の脱離強度
低温側ピーク時の温度Ｔ２よりも低い温度を選択する。
この場合、選択脱離温度は、たとえば３６５℃が選択さ
れる。

【００７９】この方法によれば、選択脱離は水素の脱離
強度低温側ピーク時の温度よりも低い温度でかつイソプ
ロピルアルコールの脱離強度ピーク時の温度以上の温度
で行うことから、基板の表面シリコン原子の結合手に結
合されているイソプロピルアルコールは脱離しても、基
板の表面シリコン原子の結合手に結合されている水素の
脱離は少ない。蒸気乾燥による残留イソプロピルアルコ
ールは、基板の表面シリコン原子数の０．１％程度から
数％程度の比率であり面積的に小さいことと、選択脱離
後直ぐにゲート酸化膜形成処理や誘電体膜形成処理が行
われることから、膜形成時点での基板の汚染は殆ど起き
なくなり、良質でかつ膜厚の一定したゲート酸化膜や誘
電体膜を形成することができる。

【００８０】また、前記（ｂ）のように所定温度域に亘
って緩慢に温度上昇させながら選択脱離を行う場合には
つぎのようになる。

【００８１】（ｂ１）選択脱離時の温度は、ＩＰＡの脱
離強度ピーク時の温度Ｔ１よりも高く、水素の脱離強度
高温側ピーク時の温度Ｔ３よりも低い温度を選択する。
この場合、選択脱離温度は、たとえば３００℃程度から
５００℃程度まで緩慢に変化させる。

【００８２】（ｂ２）選択脱離時の温度は、ＩＰＡの脱
離強度ピーク時の温度Ｔ１よりも高く、水素の脱離強度
低温側ピーク時の温度Ｔ２よりも低い温度を選択する。
この場合、選択脱離温度は、たとえば３００〜３７０℃
に至る緩慢な温度上昇となる。

【００８３】つぎに、ＤＲＡＭの製造に本発明を適用し
た例について説明する。本実施形態１では、ゲート酸化
膜および容量を構成する誘電体膜の形成の前に選択脱離
を行うものである。

【００８４】図８乃至図１４は本実施形態１の半導体装
置の製造方法によって製造されるＤＲＡＭに係わる図で
あって、図８はＤＲＡＭのメモリセルの等価回路図、図
９はＤＲＡＭの要部断面図である。図１０乃至図１４は
ＤＲＡＭの製造方法に係わる図であって、図１０はゲー
ト酸化膜形成前のシリコン基板の一部を示す断面図、図
１１はゲート酸化膜形成後のシリコン基板の一部を示す
断面図、図１２は電極を形成するためのポリシリコン膜
を形成したシリコン基板の一部を示す断面図、図１３は
容量用誘電体膜形成前のシリコン基板の一部を示す断面
図、図１４は容量用誘電体膜形成後のシリコン基板の一
部を示す断面図である。

【００８５】半導体装置であるＤＲＡＭにおいて、１
［ｂｉｔ］の情報を記憶するメモリセル（Ｍ）は、ＭＯ
ＳＦＥＴ（Ｑ）と容量素子（Ｃ）との直列回路で構成さ
れている。

【００８６】ＭＯＳＦＥＴは、主に、チャネル形成領域
である半導体領域、ゲート絶縁膜、ゲート電極、ソース
領域およびドレイン領域である一対の半導体領域で構成
されている。このＭＯＳＦＥＴは半導体基体の活性領域
（素子形成領域３０）の表面に構成されている。容量素
子は、下部電極、誘電体膜、上部電極のそれぞれを順次
積層したＳＴＣ（Stacked Capacitor)構造で構成されて
いる。この容量素子は、メモリセルの平面サイズの縮小
化を図るため、ＭＯＳＦＥＴの上部に構成されている。

【００８７】図８は、本発明の一実施形態であるＤＲＡ
Ｍに塔載されるメモリセルの等価回路図であり、図９は
ＤＲＡＭの要部断面図である。なお、図９において、図
を見易くするため、後述する容量素子の上部は図示を省
略している。

【００８８】図８に示すように、ＤＲＡＭに塔載される
メモリセルＭは、ＭＯＳＦＥＴＱと容量素子Ｃとの直列
回路で構成されている。メモリセルＭは、行方向（Ｙ方
向）に延在するワード線ＷＬと列方向（Ｘ方向）に延在
するデータ線ＤＬとの交差部に配置され、１［ｂｉｔ］
の情報を記憶する。

【００８９】前記ＭＯＳＦＥＴＱの一方の半導体領域は
データ線ＤＬに電気的に接続され、その他方の半導体領
域は容量素子Ｃの一方の電極に電気的に接続され、その
ゲート電極はワード線ＷＬに電気的に接続されている。

【００９０】前記ワード線ＷＬは、メモリセルＭを選択
する場合、例えば５［Ｖ］電位に電位固定され、メモリ
セルＭを選択しない場合、例えば０［Ｖ］電位に電位固
定される。デーダ線ＤＬは、容量素子Ｃに電荷を蓄積す
る場合、例えば３．３［Ｖ］電位に電位固定され、容量
素子Ｃに電荷が蓄積されていない場合、例えば０［Ｖ］
電位に電位固定される。

【００９１】前記メモリセルＭは、ワード線ＷＬが延在
する行方向、データ線ＤＬが延在する列方向のそれぞれ
に複数個配置され、メモリセルアレイを構成する。メモ
リセルアレイは、ワードドライバー回路、Ｘデコーダ回
路、Ｙデコーダ回路等の周辺回路が配置される周辺回路
形成領域で周囲を囲まれたメモリセルアレイ形成領域に
構成される。

【００９２】次に、前記ＤＲＡＭに塔載されるメモリセ
ルＭの具体的な構造について、図９を用いて説明する。

【００９３】図９に示すように、ＤＲＡＭは、半導体基
板（半導体基体）１を主体に構成されている。この半導
体基板１は、たとえば、単結晶シリコン（珪素）からな
るｐ-型半導体基板で構成されている。

【００９４】前記半導体基板１のメモリセルアレイ形成
領域の表面にはｐ型ウエル領域２が形成されている。

【００９５】前記メモリセルＭのＭＯＳＦＥＴＱは、ｐ
型ウエル領域２の活性領域の表面に構成されている。ｐ
型ウエル領域２の活性領域の表面は、その非活性領域の
表面上に形成されたフィールド絶縁膜３で周囲を規定さ
れている。つまり、ＭＯＳＦＥＴＱはフィールド絶縁膜
２で周囲を規定されたｐ型ウエル領域２の表面に構成さ
れている。

【００９６】前記フィールド絶縁膜３で周囲を規定され
たｐ型ウエル領域２の表面には、２つのメモリセルＭの
それぞれのＭＯＳＦＥＴＱが構成されている。

【００９７】前記ＭＯＳＦＥＴＱは、主に、チャネル形
成領域であるｐ型ウエル領域２、ゲート絶縁膜４、ゲー
ト電極５、ソース領域およびドレイン領域である一対の
ｎ型半導体領域７および一対のｎ+型半導体領域９で構
成されている。

【００９８】前記ゲート絶縁膜４はｐ型ウエル領域２の
活性領域の表面上に形成されている。このゲート酸化膜
４は、たとえば熱酸化膜で形成されている。前記ゲート
電極５はゲート酸化膜４上に形成されている。このゲー
ト電極５は、たとえば抵抗値を低減する不純物（たとえ
ばリン（Ｐ）)が導入されたポリシリコン膜（多結晶珪
素膜）で形成されている。

【００９９】前記ソース領域およびドレイン領域となる
一対のｎ型半導体領域７のそれぞれは、ｐ型ウエル領域
２の活性領域の表面に形成されている。この一対のｎ型
半導体領域７のそれぞれは、ゲート電極５に対して自己
整合で形成されている。前記ソース領域およびドレイン
領域である一対のｎ+型半導体領域９のそれぞれは、ｐ
型ウエル領域２の活性領域の表面に形成されている。こ
の一対のｎ+型半導体領域９のそれぞれは、ゲート電極
５のゲート長方向の側壁面を被うサイドウォールスペー
サ８に対して自己整合で形成されている。

【０１００】前記ソース領域およびドレイン領域である
一対のｎ型半導体領域７のそれぞれは、前記ソース領域
およびドレン領域である一対のｎ+型半導体領域９のそ
れぞれに比べて低い不純物濃度に設定されている。つま
り、メモリセルＭのＭＯＳＦＥＴＱはＬＤＤ（Lightly
Doped Drain）構造で構成されている。

【０１０１】前記ＭＯＳＦＥＴＱのゲート電極５は、フ
ィールド絶縁膜３上を延在するワード線ＷＬの延在方向
と同一の方向にゲート酸化膜４上を延在し、ワード線Ｗ
Ｌに一体化されている。つまり、ゲート電極５は、ワー
ド線ＷＬの延在方向（Ｙ方向）に配置された他のメモリ
セルＭのＭＯＳＦＥＴのゲート電極５に電気的に接続さ
れている。

【０１０２】前記ゲート電極５，ワード線ＷＬのそれぞ
れの上面は絶縁膜６で被われている。また、ゲート電極
５，ワード線ＷＬのそれぞれの側壁面は、サイドウォー
ルスペーサ８で被われている。前記絶縁膜６はたとえば
ＳｉＯ₂膜で形成されている。サイドウォールスペーサ
８は、絶縁膜６上を含むゲート酸化膜４上に、たとえば
ＳｉＯ₂膜を形成した後、このＳｉＯ₂膜に異方性エッチ
ングを施すことにより形成される。

【０１０３】前記メモリセルＭのＭＯＳＦＥＴＱの一方
のｎ+型半導体領域９には、データ線ＤＬが電気的に接
続されている。データ線ＤＬは、たとえば抵抗値を低減
する不純物が導入されたポリシリコン膜１０Ａおよびこ
のポリシリコン膜１０Ａの表面上に形成されたタングス
テン膜１０Ｂで形成されている。

【０１０４】前記メモリセルＭの容量素子Ｃは層間絶縁
膜１１の表面上に形成されている。この容量素子Ｃは、
下部電極１５，誘電体膜１７，上部電極１８のそれぞれ
を順次積層したＳＴＣ構造で構成されている。

【０１０５】前記下部電極１５は、たとえば抵抗値を低
減する不純物（たとえばリン（Ｐ））が導入されたポリ
シリコン膜からなり、所定のパターンになっている。前
記誘電体膜１７は、たとえばＳｉＯ₂膜および窒化珪素
膜に比べて誘電率が高い高誘電率膜である五酸化タンタ
ル（Ｔａ₂Ｏ₅）膜で形成されている。前記上部電極１８
は、たとえばタングステン膜で形成されている。

【０１０６】前記容量素子Ｃの下部電極１５は、層間絶
縁膜１１に形成された接続孔１２を通して、ＭＯＳＦＥ
ＴＱの他方のｎ+型半導体領域９に電気的に接続されて
いる。

【０１０７】前記容量素子Ｃの上部電極１８は、図示し
ていないが、層間絶縁膜で覆われている。この層間絶縁
膜の表面上には配線層が形成されており、配線層は最終
保護膜で覆われている。

【０１０８】つぎに、ＤＲＡＭの製造方法について、図
１０乃至図１４および図９を用いて説明する。

【０１０９】まず図１０に示すようにｐ-型シリコン基
板（半導体基体）１を用意する。

【０１１０】つぎに、図１０に示すように、前記半導体
基板１のメモリセルアレイ形成領域の表面にｐ型ウエル
領域２を形成する。

【０１１１】つぎに、前記ｐ型ウエル領域２の非活性領
域の表面上にフィールド絶縁膜３を形成する。フィール
ド絶縁膜３は、たとえば周知の選択酸化法により形成し
たＳｉＯ₂膜で形成される。

【０１１２】つぎに、このシリコン基板を水素終端化処
理する。水素終端化処理では、シリコン基板をフッ酸で
エッチングするとともに、純水で洗浄する。また、乾燥
はイソプロピルアルコールによるベーパ乾燥によって行
う。乾燥は他の有機物質による蒸気乾燥でもよい。

【０１１３】つぎに、ゲート酸化膜４の形成工程の直前
に選択脱離を行う。選択脱離は、たとえば水素の脱離強
度高温側ピーク時の温度よりも低い温度でかつＩＰＡの
脱離強度ピーク時の温度よりも高い温度で行う。選択脱
離はＩＰＡの脱離強度ピーク時の温度よりも高い温度で
かつ水素の脱離強度低温側ピーク時の温度よりも低い温
度で行ってもよい。

【０１１４】本実施形態では、常圧雰囲気でかつ清浄な
アルゴンガス雰囲気で選択脱離を行う。選択脱離は、た
とえば、４００℃（第一の温度）で３０秒行う。

【０１１５】これにより、半導体基板１の表面に付着す
る吸着物質（残留イソプロピルアルコール）を除去する
ことができる。

【０１１６】選択脱離は、減圧雰囲気で行ってもイソプ
ロピルアルコールの選択脱離を確実に行うことができ
る。

【０１１７】選択脱離は不活性ガス，窒素ガス，水素ガ
スのいずれかまたはその混合ガスを用いたガス雰囲気で
行ってもイソプロピルアルコールの選択脱離を確実に行
うことができる。

【０１１８】これにより、シリコン基板の表面にはイソ
プロピルアルコールが残留しなくなる。

【０１１９】つぎに、図１１に示すように、前記ｐ型ウ
エル領域２の活性領域の表面（素子形成領域３０）上に
ゲート絶縁膜（ゲート酸化膜）４を形成する。

【０１２０】ゲート酸化、すなわち酸化膜形成処理は、
前処理として選択脱離を施すことからシリコン基板の表
面にはイソプロピルアルコールが残留しない状態にな
る。このため、形成されたゲート酸化膜４にはＳｉＣが
発生しなくなり、ゲート酸化膜４の耐圧低下が生じなく
なる。

【０１２１】前記選択脱離は次の処理加工（ゲート酸化
膜形成）の直前に行うことが、半導体基板１の表面の再
汚染を防ぐ点で望ましい。

【０１２２】また、選択脱離後からゲート酸化膜形成処
理までの間、前記半導体基板１を汚染されない雰囲気に
おくことが良い。

【０１２３】半導体基板１の汚染を防止するために、た
とえば図１５に示すように、ベーパ乾燥部１１０，選択
脱離処理部１１１，処理加工部１１２の各間を不活性ガ
ス雰囲気の空洞からなる搬送部１１３で連結し、半導体
基板１を前記空洞内移送する。このとき、選択脱離後の
半導体基板１は外気に触れることなく処理加工が行われ
るため、基板の表面が再び汚染されることがない。した
がって、処理加工部１１２でゲート酸化膜を形成した
時、酸化膜中に汚染物質が取り込まれることが回避さ
れ、耐圧の高いゲート酸化膜が形成されることになる。

【０１２４】つぎに、図１２に示すように、前記ゲート
酸化膜４上およびフィールド絶縁膜３上を含む半導体基
体１の表面全域にポリシリコン膜，絶縁膜のそれぞれを
順次形成する。ポリシリコン膜には、その堆積中または
堆積後に抵抗値を低減する不純物が導入されている。

【０１２５】つぎに、前記絶縁膜、ポリシリコン膜のそ
れぞれに順次パターンニングを施し、上面が絶縁膜６で
被われたゲート電極５および上面が絶縁膜６で覆われた
ワード線ＷＬを形成する。

【０１２６】つぎに、前記ｐ型ウエル領域２の活性領域
の表面にゲート電極５に対して自己整合でｎ型不純物を
導入し、ソース領域およびドレイン領域である一対のｎ
型半導体領域７を形成する。

【０１２７】つぎに、前記ゲート電極５，ワード線ＷＬ
のそれぞれの側壁面上にサイドウォールスペーサ８を形
成する。サイドウォールスペーサ８は、絶縁膜６上を含
むゲート絶縁膜４上に、たとえばＳｉＯ₂膜を形成した
後、このＳｉＯ₂膜に異方性エッチングを施すことによ
り形成される。

【０１２８】つぎに、前記ｐ型ウエル領域２の活性領域
の表面にサイドウォールスペーサ８に対して自己整合で
ｎ型不純物を導入し、ソース領域およびドレイン領域で
ある一対のｎ+型半導体領域９を形成する。この工程に
おいて、メモリセルＭのＭＯＳＦＥＴＱが形成される。

【０１２９】つぎに、前記ＭＯＳＦＥＴＱの一方のｎ+
型半導体領域９と電気的に接続されるデータ線ＤＬを形
成する。データ線ＤＬはポリシリコン膜１０Ａとこの上
に形成されるタングステン膜１０Ｂとによって形成され
る。

【０１３０】つぎに、前記データ線ＤＬ上を含む半導体
基体１の表面全域に層間絶縁膜１１を形成する。層間絶
縁膜１１はたとえばＳｉＯ₂膜で形成される。

【０１３１】つぎに、前記層間絶縁膜１１に、ＭＯＳＦ
ＥＴＱの他方のｎ+型半導体領域９の表面を露出する接
続孔１２を形成する。

【０１３２】つぎに、前記接続孔１２内を含む半導体基
体１の表面全域にポリシリコン膜１３Ａを形成する。こ
のポリシリコン膜１３Ａには、その堆積中または堆積後
に抵抗値を低減する不純物（たとえばリン（Ｐ））が導
入されている。

【０１３３】つぎに、常用のホトリソグラフィ技術とエ
ッチング技術によって前記ポリシリコン膜１３Ａを選択
的に除去して、図１３に示すように所定パターンの下部
電極１５を形成する。

【０１３４】つぎに、シリコン基板を水素終端化処理し
て、前記下部電極１５の表面に形成された自然酸化珪素
膜を除去する。また、乾燥はイソプロピルアルコールに
よる蒸気乾燥によって行う。そして、この場合もゲート
酸化膜の形成の場合と同様であるが、容量を構成する誘
電体膜１７の形成工程の直前に選択脱離を行い残留イソ
プロピルアルコールの除去を行う。

【０１３５】選択脱離は、たとえば水素の脱離強度高温
側ピーク時の温度よりも低い温度でかつＩＰＡの脱離強
度ピーク時の温度よりも高い温度で行う。本実施形態で
は、常圧雰囲気でかつ清浄なアルゴンガス雰囲気で加熱
を行う。選択脱離は、たとえば、４００℃で３０秒行
う。

【０１３６】これにより、シリコン基板の表面にはイソ
プロピルアルコールが残留しなくなる。

【０１３７】つぎに、図１４に示すように、シリコン基
板の表面全域に誘電体膜１７を形成する。前記誘電体膜
１７は、たとえば五酸化タンタル（Ｔａ₂Ｏ₅）膜からな
る。このＴａ₂Ｏ₅膜の形成は、たとえば４００℃程度の
温度雰囲気中にプロセスガスとしてＴａ（ＯＣ₂Ｈ₅）を
流し込んだ条件下で行う。

【０１３８】つぎに、シリコン基板を、たとえば７００
〜１０００℃程度の温度雰囲気中で酸素アニール処理す
る。

【０１３９】前記誘電体膜１７は、前記選択脱離の結
果、ポリシリコン膜からなる下部電極１５の表面にイソ
プロピルアルコールが残留していないことから、容量を
構成する誘電体膜として安定したものが得られる。

【０１４０】つぎに、前記シリコン基板の表面側に所定
のパターンの上部電極１８を形成する。上部電極１８
は、たとえばタングステン膜で形成される。

【０１４１】この工程において、図９に示すように、下
部電極１５，誘電体膜１７，上部電極１８のそれぞれを
順次積層した容量素子Ｃが形成される。

【０１４２】つぎに、前記容量素子Ｃの上部電極１８上
を被う層間絶縁膜形成し、この層間絶縁膜上に配線層を
形成し、この配線層上に最終保護膜を形成することによ
り、本実施形態のＤＲＡＭがほぼ完成する。

【０１４３】その後、シリコン基板は縦横に分断されて
ＤＲＡＭを構成する半導体チップが製造されることにな
る。また、各半導体チップは所定のパッケージに封止さ
れて半導体装置となる。

【０１４４】本実施形態１の半導体装置の製造方法、す
なわちＤＲＡＭの製造においては、以下の効果を奏す
る。

【０１４５】（１）の手段によれば、ＤＲＡＭのゲート
酸化膜４の形成処理や容量を構成する誘電体膜１７の形
成処理の直前に、イソプロピルアルコールの脱離強度ピ
ーク時の温度以上の温度で選択脱離が行われることか
ら、水素終端化処理がなされたシリコン基板の表面に吸
着した残留イソプロピルアルコールは基板表面から完全
に脱離する。したがって、前記選択脱離の直後に行われ
るゲート酸化膜形成や誘電体膜形成においては、カーボ
ンを含まない良質のゲート酸化膜や誘電体膜を形成する
ことができる。また、アルゴンガス中での加熱によって
シリコン基板の表面の残留イソプロピルアルコールを除
去するため、基板表面の安定性が損なわれない。

【０１４６】（２）選択脱離はゲート酸化膜形成処理や
誘電体膜形成処理の直前に行われることから、選択脱離
までの間はシリコン基板の表面は表面結合水素と残存イ
ソプロピルアルコールによって表面酸化抑制がなされ、
シリコン基板表面の自然酸化が抑制される。したがっ
て、良質でかつ膜厚の一定したゲート酸化膜や誘電体膜
の形成が達成できる。

【０１４７】（３）選択脱離後から次の処理加工（ゲー
ト酸化膜形成や誘電体膜形成）までの間、半導体基板を
汚染されない雰囲気においた場合には、選択脱離後の半
導体基板は外気に触れることなくゲート酸化膜や誘電体
膜が形成されるため、耐圧の高いゲート酸化膜４や誘電
体膜１７が形成されることになる。

【０１４８】（４）選択脱離は、水素の脱離強度高温側
ピーク時の温度よりも低くかつ水素の脱離強度低温側ピ
ーク時の温度よりも高い温度で行われるため、シリコン
基板の表面シリコン原子の２本の結合手のうちの一方は
水素やイソプロピルアルコールの脱離によって未結合手
となるおそれがあるが、他方は水素で終端されているこ
とと、シリコン基板の選択脱離の直後にゲート酸化膜形
成処理や誘電体膜形成処理が行われることから、シリコ
ン基板表面に異物を吸着する機会が少なくなり、良質な
ゲート酸化膜４や誘電体膜１７の形成が達成できる。

【０１４９】（５）ゲート酸化膜４および容量を構成す
る誘電体膜１７の厚さは１０ｎｍ以下と薄くなってきて
いることから、ゲート酸化膜４や誘電体膜１７の安定化
は、ＤＲＡＭを始めとする各種構造の半導体装置の特性
に大きな影響を及ぼすことになり、本実施形態１の適用
によって高性能な半導体装置の製造が達成できる。

【０１５０】（６）本実施形態１によれば、酸化膜等の
形成の歩留りを向上させることができ、半導体装置の製
造コストの低減が達成できる。

【０１５１】また、前記実施形態１では、ベーパ乾燥に
よる残留したイソプロピルアルコールについて述べた
が、他の汚染物質についても同様の選択脱離により汚染
を除去することができる。この場合の熱処理温度は残留
したイソプロピルアルコールの脱離強度ピーク時の温度
に代わって、当該物質の脱離強度ピーク時の温度以上と
なる。

【０１５２】また、前記実施形態１では、熱脱離につい
て述べたが、半導体基板にエネルギー線を照射させて前
記選択脱離を行っても良い。この場合、前記実施形態１
による選択脱離方法と同様に、エネルギー線の照射量は
表面残留ＩＰＡが脱離するエネルギー量以上、表面終端
水素脱離エネルギー量以下とすることによって、前記実
施形態１と同等の効果を得ることができる。

【０１５３】半導体基板の表面に付着する残留イソプロ
ピルアルコールは、熱脱離エネルギを受けるばかりでな
く、イソプロピルアルコールと水素との原子的接合を破
壊するエネルギーを受けるため確実に選択脱離が行え
る。

【０１５４】イソプロピルアルコールの結合構造を形成
するＳｉＯの結合強度は２〜５ｅＶ程度であることか
ら、エネルギー線として、これは特に限定されるもので
はないが、たとえば紫外線や可視光線等が適当である。

【０１５５】また、前記実施形態１では、水素終端化処
理やベーパ乾燥を前提とした選択脱離処理について説明
したが、水素終端化処理やベーパ乾燥を行わない状態で
も選択脱離を行っても良い。すなわち、半導体基板の表
面には、半導体基板を収容するカートリッジ等の部材か
ら放出された物質や空気中を浮遊する物質が吸着され
る。そこで、処理加工前に選択脱離を行って半導体基板
の表面に付着した吸着物質を選択脱離し、その後処理加
工を行う。この結果、半導体基板の表面に付着する吸着
物質が存在しない状態で処理加工が行えるため、品質の
優れた処理加工が行える。

【０１５６】イソプロピルアルコールは脱離強度ピーク
時の温度が高いが、カートリッジ等の治具や建材から放
出される物質（有機物質等）は熱脱離温度が前記イソプ
ロピルアルコールに比較して低い。したがって、脱離温
度はイソプロピルアルコールの場合と同様の高い温度で
も良いが、残留イソプロピルアルコールが工程上存在し
ないと思われる場合は、半導体基板の表面に付着してい
ると想定できる吸着物質に対して選択して設定すれば良
く、低い温度を選択できる。

【０１５７】（実施形態２）図１６は本発明の実施形態
２である半導体装置の製造方法における選択脱離および
酸化膜形成処理時の温度プロファイルを示すグラフであ
る。

【０１５８】本実施形態２では、選択脱離を処理加工中
に行うものである。また、選択脱離を酸化膜を形成する
中で行う。具体的には、ゲート酸化膜を形成する処理室
（処理炉）や誘電体膜を形成する処理室（処理炉）で選
択脱離を行うものであり、ゲート酸化膜形成処理時や誘
電体膜形成処理時の温度上昇時に、所定時間温度を一定
にさせて選択脱離を行うものである。

【０１５９】従来のゲート酸化膜を形成する処理室の温
度プロファイルは、図１６に示すように、処理室内に基
板を搬入した後、シリコン基板の温度を室温から熱酸化
温度付近（たとえば９００℃〜１０００℃前後）まで一
気に第一の昇温速度で上げている。たとえば、昇温速度
が１０℃／秒〜５０℃／秒程度となっている。

【０１６０】しかし、本実施形態２ではＩＰＡ脱離温度
（ＩＰＡ脱離強度ピーク時の温度）とＨ脱離温度（Ｈ脱
離強度ピーク時の温度）との間の温度、たとえば、４０
０℃で所定時間（第一の温度、たとえば、３０秒）加熱
してシリコン基板の表面の残留イソプロピルアルコール
を脱離させた後、処理室の温度をゲート酸化膜４を形成
する温度まで上昇（第二の昇温速度で上昇）させるもの
である。

【０１６１】誘電体膜１７が五酸化タンタル（Ｔａ
₂Ｏ₅）膜の場合には、たとえば、処理室度が約４００℃
であることから同じになるが、ＳｉＯ₂膜や二層のＳｉ
Ｏ₂膜間に他の絶縁膜を介在させた多層の誘電体膜１７
の場合では、処理加工温度は高い。なお、処理加工温度
と選択脱離温度が同程度であっても特に問題はない。

【０１６２】本実施形態２によれば、前記選択脱離をゲ
ート酸化膜形成処理中や誘電体膜形成中に同時に行うこ
とから、基板の表面シリコン原子の結合手からイソプロ
ピルアルコールが脱離すると、長い時間を経ることなく
替わって酸素等が結合するため、シリコン基板面と形成
されるゲート酸化膜や誘電体膜との界面に異物が入り込
む機会がなくなり、良質でかつ膜厚の一定したゲート酸
化膜や誘電体膜を形成することができる。

【０１６３】また、本実施形態２では、枚葉式加熱炉で
選択脱離を行う。枚葉式加熱炉は温度プロファイルの設
定管理が容易でかつ高精度にできることから、選択脱離
の歩留り向上が図れ、半導体装置の低コスト化が達成で
きる。

【０１６４】（実施形態３）図１７は本発明の実施形態
３である半導体装置の製造方法における選択脱離および
酸化膜形成処理時の温度プロファイルを示すグラフであ
る。

【０１６５】本実施形態３は、加熱炉において、炉内の
半導体基板温度を第一の昇温速度で加熱するとともに予
め設定された第一の温度を検知した時点で前記選択脱離
を行うために、予め設定された時間または予め設定され
た温度に至るまで第二の昇温速度で加熱し、その後再び
前記第一の昇温速度で加熱して半導体基板の表面に所定
の膜（酸化膜）を形成するものである。

【０１６６】一例としては、図１７のグラフで示すよう
に、前記実施形態２のように温度を保持するかわりに、
温度４００℃付近で昇温速度を緩やかにし、たとえば、
３００℃から５００℃の範囲で５℃／秒とする。そし
て、予め設定された温度に至った後は、再び第一の昇温
速度で加熱して酸化温度まで昇温し、熱酸化を行い、ゲ
ート酸化膜や誘電体膜を形成する。

【０１６７】本実施形態３の場合は、温度を停止させる
ことなく緩慢であっても温度を上昇させ続ける構成であ
ることから、温度制御の制御性が良好である。また、緩
慢な温度上昇を行う温度範囲は前記数値に限定されるも
のではない。

【０１６８】本実施形態２および本実施形態３では、酸
化工程の昇温方法の変更という極めて単純な方法によ
り、効果的にＳｉＣの生成を抑制できる。

【０１６９】また、前記実施形態２および前記実施形態
３では、枚葉式加熱炉で選択脱離を行ったが、横形加熱
炉あるいは縦形加熱炉を用いることもできる。この場
合、前記加熱炉の内部を図１６および図１７に示された
温度プロファイルに準じた温度勾配を持つように設定
し、半導体基板を枚葉式あるいはバッチ式で前記加熱炉
の中を移動させる。この時、前記半導体基板の移動速度
を適当な値に調整することにより、前記半導体基板の温
度が図１６および図１７に示された温度プロファイルに
従うように設定することができる。

【０１７０】（実施形態４）図１８は本発明の実施形態
４である半導体製造装置を示す構成図である。

【０１７１】半導体製造装置は、半導体基板１を収容す
る密閉型の炉１２１を有している。この炉（加熱炉）１
２１はたとえば石英管で形成されている。

【０１７２】前記炉１２１内には、複数本の突子からな
る基板支持部１２２が設けられている。この基板支持部
１２２には半導体基板１が水平に載置される。

【０１７３】前記炉１２１の左端側には前記基板支持部
１２２に対して半導体基板１をローディング・アンロー
ディングするローダ１２４が配設されている。前記ロー
ダ１２４との間にはスライド式の扉１２３が設けられ、
半導体基板１のローディング・アンローディング時に開
かれるようになっている。

【０１７４】前記炉１２１の外周には前記炉１２１内の
半導体基板１を加熱する加熱部１２５が設けられてい
る。この加熱部１２５は、たとえばランプ加熱構成にな
っている。

【０１７５】前記炉１２１の外周には前記炉１２１内の
半導体基板１の温度を検出する光学式の温度検出部１２
６が設けられている。

【０１７６】また、前記炉１２１の右端側には、前記炉
１２１内に所定のガスを供給するガス供給部１３０と、
前記炉１２１内を所定の圧力雰囲気に制御する圧力制御
部１３１が設けられている。

【０１７７】また、これが本発明の特徴の一つである
が、前記炉１２１には強制排気装置１３２が接続されて
いる。強制排気装置１３２は、前記炉１２１内に収容さ
れた半導体基板１に所定の処理加工を行う前に行う選択
脱離処理に同期して動作し、前記半導体基板１の表面か
ら脱離した脱離物質を炉外に強制的に排気するように構
成されている。この強制排気装置１３２は吸引管１３３
によって前記炉１２１内の強制排気を行う。

【０１７８】また、半導体製造装置は、前記各部を制御
する制御部１３５を有している。

【０１７９】このような半導体製造装置で、ＤＲＡＭや
フラッシュメモリのゲート酸化膜を形成する場合、酸化
膜形成前に同一炉内で選択脱離が行われる。

【０１８０】つぎに前記半導体製造装置を用いて行われ
る選択脱離と酸化膜の形成処理について説明する。

【０１８１】先ず、最初に半導体製造装置の炉１２１は
ガス供給部１３０によって酸化性雰囲気に設定されると
ともに、前記圧力制御部１３１によって常圧または減圧
に設定される。

【０１８２】つぎに、前記ローダ１２４によって半導体
基板１を基板支持部１２２上に供給した後、前記加熱部
１２５によって前記半導体基板１を加熱する。半導体基
板１の温度は前記温度検出部１２６によって検出され
る。すなわち、温度検出部１２６は透明な石英管からな
る炉１２１の炉壁を通して半導体基板１の裏面温度を光
学的に検出する。制御部１３５は温度検出部１２６によ
る検出情報に基づいて加熱部１２５を制御する。

【０１８３】加熱炉１２１において、炉１２１内の半導
体基板温度を第一の昇温速度で加熱するとともに予め設
定された第一の温度を検知した時点で前記選択脱離を行
うために、炉１２１内の温度を前記第一の温度に所定時
間保持し、あるいは予め設定された時間または予め設定
された温度に至るまで第二の昇温速度で加熱し、その後
再び前記第一の昇温速度で加熱して半導体基板１の表面
に所定の酸化膜を形成する。

【０１８４】前述のように、選択脱離は、（１）第一の
温度を検知した後前記第一の温度に所定時間保持してお
いた間、（２）第一の温度を検知した後予め設定された
時間第二の昇温速度で加熱する間、（３）第一の温度を
検知した後予め設定された温度に至るまで第二の昇温速
度で加熱する間に行うことができる。

【０１８５】前記（１）の第一の温度を検知した後前記
第一の温度に所定時間保持して選択脱離を行う例が、図
１６に示す前記実施形態２の場合である。

【０１８６】また、前記（３）の第一の温度を検知した
後予め設定された温度に至るまで第二の昇温速度で加熱
して選択脱離を行う例が、図１７に示す前記実施形態３
の場合である。

【０１８７】このような選択脱離において、前記選択脱
離処理時に同期して前記強制排気装置１３２が動作す
る。すなわち、選択脱離時半導体基板１の表面から脱離
した脱離物質が炉内に発生するが、この脱離物質は脱離
浮遊と同時に強制的に吸引管１３３内に吸い込まれて炉
外に排気される。この結果、選択脱離に続いて行われる
酸化膜形成時、酸化膜に脱離物質が混入することがな
く、カーボン等を含む酸化膜の形成が防止でき、耐圧の
優れた酸化膜（ゲート絶縁膜や容量を形成するための誘
電体膜）を形成できることになる。

【０１８８】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【０１８９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１９０】（１）水素終端化処理を行ったシリコン基
板をイソプロピルアルコール等を用いたベーパ乾燥によ
って乾燥した後、ゲート酸化膜形成等の処理加工の直前
に選択脱離を施すことから、基板の表面の残留イソプロ
ピルアルコール等は脱離する。この結果、汚染が少なく
均質で高精度の厚さを有するゲート酸化膜等を形成する
ことができる。

【０１９１】（２）前記選択脱離を処理加工の直前に行
うことから、選択脱離までの間はシリコン基板の表面は
終端水素や残留イソプロピルアルコール等によって保護
されることになる。さらに、表面を安定化している基板
シリコンの終端水素を残しつつ、イソプロピルアルコー
ル等を熱脱離させることが出来るため、表面の安定性を
侵すことなく、残留イソプロピルアルコール等による汚
染を取り除くことが出来る。

【０１９２】（３）前記選択脱離を熱酸化等の処理加工
時同時に行う場合には、イソプロピルアルコール等の脱
離と同時に酸化を行うことができるため、イソプロピル
アルコール等が脱離した後の活性な基板表面が表面汚染
・自然酸化することを最小限に押さえることが出来る。

【０１９３】（４）半導体装置の製造において、酸化膜
形成等ベーパ乾燥を前処理とする処理加工での加工精度
が向上するため、品質の優れた半導体装置を高歩留りで
製造することができる。したがって半導体装置の製造コ
ストの低減が達成できる。

【図面の簡単な説明】

【図１】本発明の実施形態１である半導体装置の製造方
法によるフローチャートである。

【図２】本実施形態１の半導体装置の製造方法における
基板の処理段階を示す断面図である。

【図３】本発明者による分析によって得られたＨ脱離量
およびＩＰＡ脱離量と温度との相関を示すグラフであ
る。

【図４】本発明者による分析によって得られたＩＰＡの
脱離量と温度との相関を示すグラフである。

【図５】本発明者による分析によって得られたＨ脱離量
と温度との相関を示すグラフである。

【図６】本発明者による分析によって得られたＩＰＡの
脱離強度分布を示すグラフである。

【図７】本発明者による分析によって得られた残存ＩＰ
Ａと熱酸化膜におけるＳｉＣ生成量との相関を示すグラ
フである。

【図８】本実施形態１の半導体装置の製造方法によって
製造されるＤＲＡＭに塔載されるメモリセルの等価回路
図である。

【図９】前記ＤＲＡＭの要部断面図である。

【図１０】前記ＤＲＡＭの製造方法におけるゲート酸化
膜形成前のシリコン基板の一部を示す断面図である。

【図１１】前記ＤＲＡＭの製造方法におけるゲート酸化
膜形成後のシリコン基板の一部を示す断面図である。

【図１２】前記ＤＲＡＭの製造方法における電極を形成
するためのポリシリコン膜を形成したシリコン基板の一
部を示す断面図である。

【図１３】前記ＤＲＡＭの製造方法における容量用誘電
体膜形成前のシリコン基板の一部を示す断面図である。

【図１４】前記ＤＲＡＭの製造方法における容量用誘電
体膜形成後のシリコン基板の一部を示す断面図である。

【図１５】本発明のベーパ乾燥工程と選択脱離処理工程
と処理加工工程を説明するための装置構成図である。

【図１６】本発明の実施形態２である半導体装置の製造
方法における選択脱離および酸化膜形成処理時の温度プ
ロファイルを示すグラフである。

【図１７】本発明の実施形態３である半導体装置の製造
方法における選択脱離および酸化膜形成処理時の温度プ
ロファイルを示すグラフである。

【図１８】本発明の実施形態４である半導体製造装置を
示す構成図である。

【符号の説明】

１…半導体基板（半導体基体）、２…ｐ型ウエル領域、
３…フィールド絶縁膜、４…ゲート酸化膜（ゲート絶縁
膜）、５…ゲート電極、６…絶縁膜、７…ｎ型半導体領
域、８…サイドウォールスペーサ、９…ｎ+型半導体領
域、１０Ａ…ポリシリコン膜、１０Ｂ…タングステン
膜、１１…層間絶縁膜、１２…接続孔、１３Ａ…ポリシ
リコン膜、１５…下部電極、１７…誘電体膜、１８…上
部電極、３０…素子形成領域、３１…熱酸化膜、１１０
…ベーパ乾燥部、１１１…選択脱離処理部、１１２…処
理加工部、１１３…搬送部、１２１…炉（加熱炉）、１
２２…基板支持部、１２３…扉、１２４…ローダ、１２
５…加熱部、１２６…温度検出部、１３０…ガス供給
部、１３１…圧力制御部、１３２…強制排気装置、１３
３…吸引管、１３５…制御部、Ｃ…容量素子、Ｑ…ＭＯ
ＳＦＥＴ、Ｍ…メモリセル、ＷＬ…ワード線、ＤＬ…デ
ータ線。

Claims

【特許請求の範囲】

【請求項１】半導体基板を洗浄する工程と、前記半導
体基板を乾燥する工程と、前記乾燥の後に前記半導体基
板の表面に付着する吸着物質を選択脱離させる工程を有
することを特徴とする半導体装置の製造方法。
【請求項２】半導体基板を洗浄する工程と、前記半導
体基板を乾燥する工程と、前記半導体基板に所定の処理
加工を行う工程とを有し、前記処理加工の直前に前記半
導体基板の表面に付着する吸着物質を脱離させる選択脱
離を行うとともに選択脱離後から前記処理加工までの間
前記半導体基板を汚染されない雰囲気におくことを特徴
とする半導体装置の製造方法。
【請求項３】半導体基板を洗浄する工程と、前記半導
体基板を乾燥する工程と、前記半導体基板に所定の処理
加工を行う工程とを有し、前記処理加工中に前記半導体
基板の表面に付着する吸着物質を脱離させる選択脱離を
行うことを特徴とする半導体装置の製造方法。
【請求項４】半導体基板に所定の処理加工を行う工程
を有する半導体装置の製造方法であって、前記処理加工
の前に前記半導体基板の表面に付着する吸着物質を脱離
させる選択脱離を行うことを特徴とする半導体装置の製
造方法。
【請求項５】前記乾燥処理に用いる物質の脱離強度ピ
ーク時の温度以上の温度で前記選択脱離を行うことを特
徴とする請求項１乃至請求項４のいずれか１項に記載の
半導体装置の製造方法。
【請求項６】シリコンからなる半導体基板を水素終端
化処理した後、水素の脱離強度ピーク時の温度よりも低
い温度で前記選択脱離を行うことを特徴とする請求項１
乃至請求項５のいずれか１項記載の半導体装置の製造方
法。
【請求項７】シリコン基板を洗浄する工程と、前記シ
リコン基板を乾燥する工程と、前記乾燥の後に前記シリ
コン基板の表面に付着する吸着物質を選択脱離させる工
程と、前記シリコン基板に所定の処理加工を行う工程と
を有し、前記シリコン基板の表面の結晶面が（１００）
である場合、水素の脱離強度高温側ピーク時の温度より
も低くかつ水素の脱離強度低温側ピーク時の温度よりも
高い温度で前記選択脱離を行うことを特徴とする半導体
装置の製造方法。
【請求項８】シリコン基板を洗浄する工程と、前記シ
リコン基板を乾燥する工程と、前記乾燥の後に前記シリ
コン基板の表面に付着する吸着物質を選択脱離させる工
程と、前記シリコン基板に所定の処理加工を行う工程と
を有し、前記シリコン基板の表面の結晶面が（１００）
である場合、水素の脱離強度低温側ピーク時の温度より
も低い温度で前記選択脱離を行うことを特徴とする半導
体装置の製造方法。
【請求項９】シリコン基板を洗浄する工程と、前記シ
リコン基板を乾燥する工程と、前記乾燥の後に前記シリ
コン基板の表面に付着する吸着物質を選択脱離させる工
程と、前記シリコン基板に所定の処理加工を行う工程と
を有し、前記選択脱離を減圧雰囲気で行うことを特徴と
する半導体装置の製造方法。
【請求項１０】シリコン基板を洗浄する工程と、前記
シリコン基板を乾燥する工程と、前記乾燥の後に前記シ
リコン基板の表面に付着する吸着物質を選択脱離させる
工程と、前記シリコン基板に所定の処理加工を行う工程
とを有し、前記選択脱離を不活性ガス，窒素ガス，水素
ガスのいずれかまたはその混合ガスを用いたガス雰囲気
で行うことを特徴とする半導体装置の製造方法。
【請求項１１】シリコン基板を洗浄する工程と、前記
シリコン基板を乾燥する工程と、前記乾燥の後に前記シ
リコン基板の表面に付着する吸着物質を選択脱離させる
工程と、前記シリコン基板に所定の処理加工を行う工程
とを有し、前記選択脱離を酸化膜を形成する中で行うこ
とを特徴とする半導体装置の製造方法。
【請求項１２】シリコン基板を洗浄する工程と、前記
シリコン基板を乾燥する工程と、前記乾燥の後に前記シ
リコン基板の表面に付着する吸着物質を選択脱離させる
工程と、前記シリコン基板に所定の処理加工を行う工程
とを有し、加熱炉において、炉内の半導体基板温度を第
一の昇温速度で加熱するとともに予め設定された第一の
温度を検知した時点で前記選択脱離を行うために、炉内
の温度を前記第一の温度に所定時間保持し、あるいは予
め設定された時間または予め設定された温度に至るまで
第二の昇温速度で加熱し、その後再び前記第一の昇温速
度で加熱して半導体基板の表面に所定の膜を形成するこ
とを特徴とする半導体装置の製造方法。
【請求項１３】前記半導体基板にエネルギー線を照射
させて選択脱離を行うことを特徴とする請求項１乃至請
求項１２のいずれか１項に記載の半導体装置の製造方
法。
【請求項１４】前記乾燥は有機物質の蒸気化によって
行うことを特徴とする請求項１乃至請求項１３のいずれ
か１項記載の半導体装置の製造方法。
【請求項１５】前記有機物質はイソプロピルアルコー
ルであることを特徴とする請求項１４に記載の半導体装
置の製造方法。
【請求項１６】シリコンからなる半導体基板の表面に
ゲート酸化膜を形成する前に前記選択脱離を行い、その
後前記ゲート酸化膜を形成することを特徴とする請求項
１乃至請求項１５のいずれか１項に記載の半導体装置の
製造方法。
【請求項１７】前記ゲート酸化膜を用いてＭＯＳＦＥ
Ｔを形成することを特徴とする請求項１６に記載の半導
体装置の製造方法。
【請求項１８】半導体基板を収容する密閉型の炉と、
前記炉内に配置され前記半導体基板を支持する基板支持
部と、前記基板支持部に対して半導体基板をローディン
グ・アンローディングするローダと、前記炉内の半導体
基板を加熱する加熱部と、前記半導体基板の温度を検出
する温度検出部と、前記炉内に所定のガスを供給するガ
ス供給部と、前記炉内を所定の圧力雰囲気に制御する圧
力制御部と、前記各部を制御する制御部とを有する半導
体製造装置であって、前記炉には前記制御部によって制
御される強制排気装置が接続されていることを特徴とす
る半導体製造装置。
【請求項１９】前記強制排気装置は、前記炉内に収容
された半導体基板に所定の処理加工を行う前に行う選択
脱離処理に同期して動作し、前記半導体基板の表面から
脱離した脱離物質を炉外に強制的に排気するように構成
されていることを特徴とする請求項１８記載の半導体製
造装置。