JPH10209301A - 半導体ｒｏｍデバイスおよびその製造方法 - Google Patents
半導体ｒｏｍデバイスおよびその製造方法Info
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- JPH10209301A JPH10209301A JP9207815A JP20781597A JPH10209301A JP H10209301 A JPH10209301 A JP H10209301A JP 9207815 A JP9207815 A JP 9207815A JP 20781597 A JP20781597 A JP 20781597A JP H10209301 A JPH10209301 A JP H10209301A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 従来のＲＯＭデバイスにおけるビット線は、
シリコン基板に不純物を打ち込む方法により形成される
ため、側方拡散、接続部の漏電、絶縁破壊電圧低下など
の望ましくない現象が生じ、デバイスの更なる小型化が
困難である。また、絶縁酸化物層形成に熱酸化工程が使
用されるためウエファー表面の平坦度が不十分となり性
能への悪影響があった。 【解決手段】 第１の方向に向けて平行配置された複数
の長形の導電層（ワード線４３ａ，４３ｂ）と、その上
の絶縁層上に前記第１の方向と直交する第２の方向に向
けて平行配置された複数の第１の半導体層（ビット線４
９ａ，４９ｂ）と、前記複数の導電層に重なる各位置に
形成され前記各ビット線の間の複数のチャンネル領域と
して機能する平行配置された複数の第２の半導体層（５
０ａ〜５０ｆ）とを備えたＲＯＭデバイス。
シリコン基板に不純物を打ち込む方法により形成される
ため、側方拡散、接続部の漏電、絶縁破壊電圧低下など
の望ましくない現象が生じ、デバイスの更なる小型化が
困難である。また、絶縁酸化物層形成に熱酸化工程が使
用されるためウエファー表面の平坦度が不十分となり性
能への悪影響があった。 【解決手段】 第１の方向に向けて平行配置された複数
の長形の導電層（ワード線４３ａ，４３ｂ）と、その上
の絶縁層上に前記第１の方向と直交する第２の方向に向
けて平行配置された複数の第１の半導体層（ビット線４
９ａ，４９ｂ）と、前記複数の導電層に重なる各位置に
形成され前記各ビット線の間の複数のチャンネル領域と
して機能する平行配置された複数の第２の半導体層（５
０ａ〜５０ｆ）とを備えたＲＯＭデバイス。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリデ
バイスに関するものであり、特に、データ記憶用のＭＯ
ＳＦＥＴ（metal-oxide semiconductor field effect t
ransistor）によるメモリセル列を備えたＲＯＭ（read
only memory）デバイスおよびその製造方法に関するも
のである。
バイスに関するものであり、特に、データ記憶用のＭＯ
ＳＦＥＴ（metal-oxide semiconductor field effect t
ransistor）によるメモリセル列を備えたＲＯＭ（read
only memory）デバイスおよびその製造方法に関するも
のである。
【０００２】
【従来の技術】ＲＯＭ（read only memory）は、例えば
ＢＩＯＳ（Basic Input/Output System の略でありパー
ソナルコンピュータに広く使用されているオペレーティ
ングシステム）などのような反復的に使用されるプログ
ラムやデータ等の情報を永久的に格納するためにコンピ
ュータシステムやマイクロプロセッサシステムに広く用
いられている不揮発性の半導体メモリである。ＲＯＭの
製造には、非常に複雑で時間を要する製造工程が含まれ
ており、その実現には高価な装置と材料とが必要とな
る。従って、ＲＯＭ中に永久的に格納されるべきデータ
は、通常はまず顧客により決定された後に工場にデータ
が届けられ、そこでＲＯＭ内にプログラムされる。
ＢＩＯＳ（Basic Input/Output System の略でありパー
ソナルコンピュータに広く使用されているオペレーティ
ングシステム）などのような反復的に使用されるプログ
ラムやデータ等の情報を永久的に格納するためにコンピ
ュータシステムやマイクロプロセッサシステムに広く用
いられている不揮発性の半導体メモリである。ＲＯＭの
製造には、非常に複雑で時間を要する製造工程が含まれ
ており、その実現には高価な装置と材料とが必要とな
る。従って、ＲＯＭ中に永久的に格納されるべきデータ
は、通常はまず顧客により決定された後に工場にデータ
が届けられ、そこでＲＯＭ内にプログラムされる。
【０００３】ほとんどのＲＯＭは、その中に格納されて
いるデータが異なるのみで、半導体の構成自体は同様の
ものである。そのため、ＲＯＭはプログラミング可能な
段階まで製造され、この半完成品が在庫品として保管さ
れ、顧客の注文を待つこととなる。それから顧客は工場
にデータを送り、工場においてデータがいわゆるマスク
プログラミング工程により永久的に半完成品のＲＯＭに
書き込まれる。
いるデータが異なるのみで、半導体の構成自体は同様の
ものである。そのため、ＲＯＭはプログラミング可能な
段階まで製造され、この半完成品が在庫品として保管さ
れ、顧客の注文を待つこととなる。それから顧客は工場
にデータを送り、工場においてデータがいわゆるマスク
プログラミング工程により永久的に半完成品のＲＯＭに
書き込まれる。
【０００４】また、ほとんどのＲＯＭには、データを格
納するためのメモリセルとして、金属−酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）が用いられてい
る。マスクプログラミング工程では、ＭＯＳＦＥＴのメ
モリセルが異なるバイナリデータに相当するＯＮ／ＯＦ
Ｆ状態を取る際の閾電圧値を変化させるために、ＭＯＳ
ＦＥＴメモリセルの特定のチャンネルに不純物が選択的
に拡散される。このＭＯＳＦＥＴの各メモリセルは、ポ
リシリコン主体の複数のワード線とビット線を介して外
部の回路と接続される。前記の各々のチャンネル領域
は、各ワード線の下、各々の隣接したビット線対の間に
位置する。一個のＭＯＳＦＥＴメモリセルが２進の桁の
０または１のいずれを保持するように固定されるかは、
関連したチャンネルに不純物が拡散されるか否かにより
決まる。関連したチャンネルに不純物が拡散された場
合、そのＭＯＳＦＥＴメモリセルは高い閾電圧を有する
こととなり、実質的にそのＭＯＳＦＥＴメモリセルは第
１の数、例えば１の保持を示す永久的ＯＦＦ状態に固定
される。反対に、不純物が拡散されない場合には、その
ＭＯＳＦＥＴメモリセルは低い閾電圧を有することとな
り、実質的にそのＭＯＳＦＥＴメモリセルは第２の数、
例えば０の保持を示す永久的ＯＮ状態に固定される。
納するためのメモリセルとして、金属−酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）が用いられてい
る。マスクプログラミング工程では、ＭＯＳＦＥＴのメ
モリセルが異なるバイナリデータに相当するＯＮ／ＯＦ
Ｆ状態を取る際の閾電圧値を変化させるために、ＭＯＳ
ＦＥＴメモリセルの特定のチャンネルに不純物が選択的
に拡散される。このＭＯＳＦＥＴの各メモリセルは、ポ
リシリコン主体の複数のワード線とビット線を介して外
部の回路と接続される。前記の各々のチャンネル領域
は、各ワード線の下、各々の隣接したビット線対の間に
位置する。一個のＭＯＳＦＥＴメモリセルが２進の桁の
０または１のいずれを保持するように固定されるかは、
関連したチャンネルに不純物が拡散されるか否かにより
決まる。関連したチャンネルに不純物が拡散された場
合、そのＭＯＳＦＥＴメモリセルは高い閾電圧を有する
こととなり、実質的にそのＭＯＳＦＥＴメモリセルは第
１の数、例えば１の保持を示す永久的ＯＦＦ状態に固定
される。反対に、不純物が拡散されない場合には、その
ＭＯＳＦＥＴメモリセルは低い閾電圧を有することとな
り、実質的にそのＭＯＳＦＥＴメモリセルは第２の数、
例えば０の保持を示す永久的ＯＮ状態に固定される。
【０００５】図１は、従来のマスクＲＯＭデバイス１０
の回路図であり、このマスクＲＯＭデバイス１０は、横
に平行に配置された複数のワード線［ＷＬ０，ＷＬ１，
ＷＬ２，ＷＬ３］と、縦に平行に配置された複数のビッ
ト線［ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４］を備
えている。各ワード線の、一つの隣接したビット線対の
間に位置する各部分が、一つのＭＯＳＦＥＴメモリセル
が形成されている部分である。各ＭＯＳＦＥＴメモリセ
ルに保持されているバイナリデータはそのＭＯＳＦＥＴ
メモリセルの閾電圧値によって決まる。例えばＭＯＳＦ
ＥＴメモリセルが高い閾電圧値に製造されていれば、そ
のＭＯＳＦＥＴメモリセルは第１の数、例えば１の永久
保持に相当する永久的ＯＦＦ状態に固定されていること
になる。また反対に、ＭＯＳＦＥＴメモリセルが低い閾
電圧値に製造されていれば、そのＭＯＳＦＥＴメモリセ
ルは第２の数、例えば０の永久保持に相当する永久的Ｏ
Ｎ状態に固定されていることになる。図１において、例
えば永久的ＯＦＦ状態に固定された各メモリセルは、参
照番号１４が付けられたメモリセルに示されるように、
ソース／ドレイン電極間に黒い四角のラベルを付けて示
されている。反対に、参照番号１２が付けられたメモリ
セルのように黒い四角でラベル付けされていないメモリ
セルは、永久的ＯＮ状態に固定されている。
の回路図であり、このマスクＲＯＭデバイス１０は、横
に平行に配置された複数のワード線［ＷＬ０，ＷＬ１，
ＷＬ２，ＷＬ３］と、縦に平行に配置された複数のビッ
ト線［ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４］を備
えている。各ワード線の、一つの隣接したビット線対の
間に位置する各部分が、一つのＭＯＳＦＥＴメモリセル
が形成されている部分である。各ＭＯＳＦＥＴメモリセ
ルに保持されているバイナリデータはそのＭＯＳＦＥＴ
メモリセルの閾電圧値によって決まる。例えばＭＯＳＦ
ＥＴメモリセルが高い閾電圧値に製造されていれば、そ
のＭＯＳＦＥＴメモリセルは第１の数、例えば１の永久
保持に相当する永久的ＯＦＦ状態に固定されていること
になる。また反対に、ＭＯＳＦＥＴメモリセルが低い閾
電圧値に製造されていれば、そのＭＯＳＦＥＴメモリセ
ルは第２の数、例えば０の永久保持に相当する永久的Ｏ
Ｎ状態に固定されていることになる。図１において、例
えば永久的ＯＦＦ状態に固定された各メモリセルは、参
照番号１４が付けられたメモリセルに示されるように、
ソース／ドレイン電極間に黒い四角のラベルを付けて示
されている。反対に、参照番号１２が付けられたメモリ
セルのように黒い四角でラベル付けされていないメモリ
セルは、永久的ＯＮ状態に固定されている。
【０００６】ＲＯＭデバイスからデータを読み出すため
には、対応するビット線とワード線に特定の電位が印加
される。例えばメモリセル１２（バイナリデータ０の保
持を示す低い閾電圧値を有している）からデータを読み
出すためには、メモリセル１２のゲートにワード線ＷＬ
０を介して、ドレインにビット線ＢＬ０を介して、ある
電位が印加される。このメモリセル１２は低い閾電圧値
に製造されているため、印加された電位はこのＭＯＳＦ
ＥＴメモリセルをＯＮ状態にし、ビット線ＢＬ０におけ
る電流の流れに変化が生じる。反対に、メモリセル１４
は高い閾電圧値に製造されているため、印加された電位
は対応するビット線ＢＬ２における電流の流れに変化を
生じさせない。このビット線内の電流変化の検知によ
り、外部回路においてデータが０であるか１であるかを
判定することができる。
には、対応するビット線とワード線に特定の電位が印加
される。例えばメモリセル１２（バイナリデータ０の保
持を示す低い閾電圧値を有している）からデータを読み
出すためには、メモリセル１２のゲートにワード線ＷＬ
０を介して、ドレインにビット線ＢＬ０を介して、ある
電位が印加される。このメモリセル１２は低い閾電圧値
に製造されているため、印加された電位はこのＭＯＳＦ
ＥＴメモリセルをＯＮ状態にし、ビット線ＢＬ０におけ
る電流の流れに変化が生じる。反対に、メモリセル１４
は高い閾電圧値に製造されているため、印加された電位
は対応するビット線ＢＬ２における電流の流れに変化を
生じさせない。このビット線内の電流変化の検知によ
り、外部回路においてデータが０であるか１であるかを
判定することができる。
【０００７】図２に、図１に示した従来のＲＯＭデバイ
スの一部の配置の上面図を示す。このＲＯＭデバイスは
Ｐ型のシリコン基板２０上に形成されている。このシリ
コン基板２０上の選択された各領域にＮ型の不純物材料
をイオン打ち込みすることにより、複数の平行に間隔を
置いて埋設されたビット線２２，２６と、これに対とな
るビット線２４，２８が形成される。埋設されたこのビ
ット線２２，２６は電圧源Ｖに接続され、対となるビッ
ト線２４，２８は接地される。さらにこのＲＯＭデバイ
スには、複数の平行なワード線ＷＬ０，ＷＬ１が前記埋
設されたビット線２２，２６および対となるビット線２
４，２８に実質的に直交する形で形成される。このよう
にして、低い閾電圧値を有した複数のＭＯＳＦＥＴメモ
リセル３０（図２に波線の四角で示す）と、高い閾電圧
値を有した複数のＭＯＳＦＥＴメモリセル３２が形成さ
れる。
スの一部の配置の上面図を示す。このＲＯＭデバイスは
Ｐ型のシリコン基板２０上に形成されている。このシリ
コン基板２０上の選択された各領域にＮ型の不純物材料
をイオン打ち込みすることにより、複数の平行に間隔を
置いて埋設されたビット線２２，２６と、これに対とな
るビット線２４，２８が形成される。埋設されたこのビ
ット線２２，２６は電圧源Ｖに接続され、対となるビッ
ト線２４，２８は接地される。さらにこのＲＯＭデバイ
スには、複数の平行なワード線ＷＬ０，ＷＬ１が前記埋
設されたビット線２２，２６および対となるビット線２
４，２８に実質的に直交する形で形成される。このよう
にして、低い閾電圧値を有した複数のＭＯＳＦＥＴメモ
リセル３０（図２に波線の四角で示す）と、高い閾電圧
値を有した複数のＭＯＳＦＥＴメモリセル３２が形成さ
れる。
【０００８】図３に、図２のＲＯＭデバイスの一部の略
断面図を示す。この断面図は特に、ＲＯＭデバイスへの
データプログラミングを示すために用いる。まず、シリ
コン基板１５が準備され、それから、例えばヒ素（Ａ
ｓ）などのＮ型の不純物材料がイオン打ち込みによりシ
リコン基板１５の選択された領域に拡散され、複数のビ
ット線として機能する複数の平行で実質的等間隔に配置
されたＮ+ 拡散領域１１が形成される。ここで一つのチ
ャンネル領域１６は、隣接したＮ+ 拡散領域（ビット
線）１１からなる各対の間に形成される。続いて、この
ウエファーに対して熱酸化工程が実施され、領域による
酸化速度の違いにより、絶縁層として機能する厚い酸化
層１７ａがＮ+ 拡散領域（ビット線）１１の上に形成さ
れ、一方、薄い酸化層１７ｂが各チャンネル領域１６の
上に形成される。その後、ウエファー上に複数の平行に
配置されたポリシリコン層１３（ワード線として機能）
が、下にある各々のＮ+ 拡散領域（ビット線）１１と直
交するように形成される。なお、図３の断面図において
はポリシリコン層１３のうちの一つが見えている。以上
により、半完成品としてのＲＯＭデバイスが出来上が
る。
断面図を示す。この断面図は特に、ＲＯＭデバイスへの
データプログラミングを示すために用いる。まず、シリ
コン基板１５が準備され、それから、例えばヒ素（Ａ
ｓ）などのＮ型の不純物材料がイオン打ち込みによりシ
リコン基板１５の選択された領域に拡散され、複数のビ
ット線として機能する複数の平行で実質的等間隔に配置
されたＮ+ 拡散領域１１が形成される。ここで一つのチ
ャンネル領域１６は、隣接したＮ+ 拡散領域（ビット
線）１１からなる各対の間に形成される。続いて、この
ウエファーに対して熱酸化工程が実施され、領域による
酸化速度の違いにより、絶縁層として機能する厚い酸化
層１７ａがＮ+ 拡散領域（ビット線）１１の上に形成さ
れ、一方、薄い酸化層１７ｂが各チャンネル領域１６の
上に形成される。その後、ウエファー上に複数の平行に
配置されたポリシリコン層１３（ワード線として機能）
が、下にある各々のＮ+ 拡散領域（ビット線）１１と直
交するように形成される。なお、図３の断面図において
はポリシリコン層１３のうちの一つが見えている。以上
により、半完成品としてのＲＯＭデバイスが出来上が
る。
【０００９】次のマスクプログラミング工程において、
この半完成品のＲＯＭデバイスの表面上に一枚のマスク
１９が載せられる。このマスク１９には、永久的ＯＦＦ
状態に固定される各々のＭＯＳＦＥＴメモリセルに関連
した各チャンネル領域を露出させるための複数の所定の
開口が形成されている。このマスク１９の開口を通し
て、例えばホウ素などのＰ型の不純物材料が、イオン打
ち込みにより各々の対応するチャンネル領域へと拡散さ
れる。以上により、いわゆるコード埋め込み工程が完了
する。
この半完成品のＲＯＭデバイスの表面上に一枚のマスク
１９が載せられる。このマスク１９には、永久的ＯＦＦ
状態に固定される各々のＭＯＳＦＥＴメモリセルに関連
した各チャンネル領域を露出させるための複数の所定の
開口が形成されている。このマスク１９の開口を通し
て、例えばホウ素などのＰ型の不純物材料が、イオン打
ち込みにより各々の対応するチャンネル領域へと拡散さ
れる。以上により、いわゆるコード埋め込み工程が完了
する。
【００１０】このＲＯＭデバイスの完成品において、ド
ープされた各チャンネルは、関連した各々のＭＯＳＦＥ
Ｔメモリセルに高い閾電圧値を持たせ、従ってこれらの
ＭＯＳＦＥＴメモリセルを永久的ＯＦＦ状態に固定す
る。反対に、ドープされない各チャンネルは、関連した
各々のＭＯＳＦＥＴメモリセルに低い閾電圧値を持た
せ、従ってこれらのＭＯＳＦＥＴメモリセルを永久的Ｏ
Ｎ状態に固定する。
ープされた各チャンネルは、関連した各々のＭＯＳＦＥ
Ｔメモリセルに高い閾電圧値を持たせ、従ってこれらの
ＭＯＳＦＥＴメモリセルを永久的ＯＦＦ状態に固定す
る。反対に、ドープされない各チャンネルは、関連した
各々のＭＯＳＦＥＴメモリセルに低い閾電圧値を持た
せ、従ってこれらのＭＯＳＦＥＴメモリセルを永久的Ｏ
Ｎ状態に固定する。
【００１１】
【発明が解決しようとする課題】しかし、上述の従来の
ＲＯＭデバイスは、以下に示す２つの欠点を有してい
る。まず第１に、ＲＯＭデバイスを更に小型化する場合
に、選択されたチャンネル領域への高濃度の不純物の添
加は、側方拡散、接続部の漏電、および絶縁破壊電圧の
低下などの望ましくない現象を生じさせる可能性があ
る。これは、従来のＲＯＭデバイスにおける埋設された
ビット線が、シリコン基板に不純物を打ち込む方法によ
り形成されることによる。第２に、従来のＲＯＭデバイ
スの製造方法が絶縁酸化物層の形成のための熱酸化工程
の使用を含んでいるため、ウエファー表面を十分満足に
平坦にすることができない。平坦度の不十分さは、ＲＯ
Ｍデバイスの性能に悪影響を与えることとなる。
ＲＯＭデバイスは、以下に示す２つの欠点を有してい
る。まず第１に、ＲＯＭデバイスを更に小型化する場合
に、選択されたチャンネル領域への高濃度の不純物の添
加は、側方拡散、接続部の漏電、および絶縁破壊電圧の
低下などの望ましくない現象を生じさせる可能性があ
る。これは、従来のＲＯＭデバイスにおける埋設された
ビット線が、シリコン基板に不純物を打ち込む方法によ
り形成されることによる。第２に、従来のＲＯＭデバイ
スの製造方法が絶縁酸化物層の形成のための熱酸化工程
の使用を含んでいるため、ウエファー表面を十分満足に
平坦にすることができない。平坦度の不十分さは、ＲＯ
Ｍデバイスの性能に悪影響を与えることとなる。
【００１２】この発明は上記課題を解決するためのもの
であり、上述の欠点を実質的に除去可能なＲＯＭデバイ
スの新しい半導体構造およびＲＯＭデバイスの製造方法
を提供することを主な目的とする。
であり、上述の欠点を実質的に除去可能なＲＯＭデバイ
スの新しい半導体構造およびＲＯＭデバイスの製造方法
を提供することを主な目的とする。
【００１３】
【課題を解決するための手段】上述およびその他のこの
発明の各目的に従って、改善されたＲＯＭデバイスの半
導体構造およびＲＯＭデバイスの製造方法が提供され
る。この発明によるＲＯＭデバイスの半導体は、半導体
基板と、前記基板上に形成された第１の絶縁層と、複数
のワード線として機能する第１の方向に向けて実質的に
平行に配置された複数の長形の導電層と、前記各導電層
の間の各々の間隙に形成された第２の絶縁層と、前記導
電層および前記第２の絶縁層の上に形成された第３の絶
縁層と、前記第３の絶縁層の上に形成された半導体層の
格子状構造とを備え、前記格子状構造は、前記第１の方
向と実質的に直交する第２の方向に向けて実質的に平行
に配置された複数の第１の部分と、前記第１の方向に向
けて実質的に平行に配置された前記複数の導電層に重な
る複数の第２の部分とを有し、前記格子状構造の前記複
数の第１の部分は、前記ＲＯＭデバイスの複数のビット
線として機能し、前記格子状構造の前記複数の第２の部
分は、前記複数のビット線に関連した複数のチャンネル
領域として機能する。
発明の各目的に従って、改善されたＲＯＭデバイスの半
導体構造およびＲＯＭデバイスの製造方法が提供され
る。この発明によるＲＯＭデバイスの半導体は、半導体
基板と、前記基板上に形成された第１の絶縁層と、複数
のワード線として機能する第１の方向に向けて実質的に
平行に配置された複数の長形の導電層と、前記各導電層
の間の各々の間隙に形成された第２の絶縁層と、前記導
電層および前記第２の絶縁層の上に形成された第３の絶
縁層と、前記第３の絶縁層の上に形成された半導体層の
格子状構造とを備え、前記格子状構造は、前記第１の方
向と実質的に直交する第２の方向に向けて実質的に平行
に配置された複数の第１の部分と、前記第１の方向に向
けて実質的に平行に配置された前記複数の導電層に重な
る複数の第２の部分とを有し、前記格子状構造の前記複
数の第１の部分は、前記ＲＯＭデバイスの複数のビット
線として機能し、前記格子状構造の前記複数の第２の部
分は、前記複数のビット線に関連した複数のチャンネル
領域として機能する。
【００１４】または、この発明によるＲＯＭデバイスの
半導体は、半導体基板と、前記基板上に形成された第１
の絶縁層と、複数のワード線として機能する第１の方向
に向けて実質的に平行に配置された複数の長形の導電層
と、前記各導電層の間の各々の間隙に形成された第２の
絶縁層と、前記各導電層および前記第２の絶縁層の上に
形成された第３の絶縁層と、前記第３の絶縁層上に設け
られ複数のビット線として機能する前記第１の方向と実
質的に直交する第２の方向に向けて実質的に平行に配置
された複数の第１の半導体層と、前記複数の導電層に重
なる各位置に形成され前記各ビット線の間の複数のチャ
ンネル領域として機能する実質的に平行に配置された複
数の第２の半導体層とを備える。
半導体は、半導体基板と、前記基板上に形成された第１
の絶縁層と、複数のワード線として機能する第１の方向
に向けて実質的に平行に配置された複数の長形の導電層
と、前記各導電層の間の各々の間隙に形成された第２の
絶縁層と、前記各導電層および前記第２の絶縁層の上に
形成された第３の絶縁層と、前記第３の絶縁層上に設け
られ複数のビット線として機能する前記第１の方向と実
質的に直交する第２の方向に向けて実質的に平行に配置
された複数の第１の半導体層と、前記複数の導電層に重
なる各位置に形成され前記各ビット線の間の複数のチャ
ンネル領域として機能する実質的に平行に配置された複
数の第２の半導体層とを備える。
【００１５】また、この発明による上記ＲＯＭデバイス
の製造方法は以下の各工程を備える。 （１）表面に第１の絶縁層を有した半導体基板を形成す
る工程、（２）前記第１の絶縁層上に、複数のワード線
として機能する第１の方向に向けて実質的に平行に配置
された複数の長形の導電層を形成する工程、（３）前記
複数の導電層の間の各々の間隙に第２の絶縁層を形成す
る工程、（４）前記複数の導電層および前記第２の絶縁
層の上に第３の絶縁層を形成する工程、（５）前記第３
の絶縁層の上に半導体層を形成する工程、（６）前記半
導体層の選択された各部分を除去して、前記第１の方向
と実質的に直交する第２の方向に向けて実質的に平行に
配置された複数の第１の部分と前記第１の方向に向けて
実質的に平行に配置された前記複数の導電層に重なる複
数の第２の部分とを有する前記半導体層の格子状構造を
形成する工程、（７）前記格子状構造の各々の空隙を充
填する第４の絶縁層を形成する工程、（８）前記格子状
構造における前記複数の第１の部分を複数のビット線と
して、前記格子状構造における前記複数の第２の部分を
複数のチャンネル領域として画定する工程、および
（９）コード画定およびイオン打ち込み工程を実施して
前記ＲＯＭデバイスにデータをプログラムする工程。こ
こで、前記複数のチャンネル領域の内の第１の選択され
たグループには、関連したメモリセルにおける第１の２
進数の格納に相当する第１の閾電圧値を持たせるために
不純物材料がドープされ、前記複数のチャンネル領域の
内の第２の選択されたグループには、関連したメモリセ
ルにおける第２の２進数の格納に相当する第２の閾電圧
値を持たせるために不純物材料がドープされない。
の製造方法は以下の各工程を備える。 （１）表面に第１の絶縁層を有した半導体基板を形成す
る工程、（２）前記第１の絶縁層上に、複数のワード線
として機能する第１の方向に向けて実質的に平行に配置
された複数の長形の導電層を形成する工程、（３）前記
複数の導電層の間の各々の間隙に第２の絶縁層を形成す
る工程、（４）前記複数の導電層および前記第２の絶縁
層の上に第３の絶縁層を形成する工程、（５）前記第３
の絶縁層の上に半導体層を形成する工程、（６）前記半
導体層の選択された各部分を除去して、前記第１の方向
と実質的に直交する第２の方向に向けて実質的に平行に
配置された複数の第１の部分と前記第１の方向に向けて
実質的に平行に配置された前記複数の導電層に重なる複
数の第２の部分とを有する前記半導体層の格子状構造を
形成する工程、（７）前記格子状構造の各々の空隙を充
填する第４の絶縁層を形成する工程、（８）前記格子状
構造における前記複数の第１の部分を複数のビット線と
して、前記格子状構造における前記複数の第２の部分を
複数のチャンネル領域として画定する工程、および
（９）コード画定およびイオン打ち込み工程を実施して
前記ＲＯＭデバイスにデータをプログラムする工程。こ
こで、前記複数のチャンネル領域の内の第１の選択され
たグループには、関連したメモリセルにおける第１の２
進数の格納に相当する第１の閾電圧値を持たせるために
不純物材料がドープされ、前記複数のチャンネル領域の
内の第２の選択されたグループには、関連したメモリセ
ルにおける第２の２進数の格納に相当する第２の閾電圧
値を持たせるために不純物材料がドープされない。
【００１６】上記のＲＯＭデバイスにより、従来技術を
上回るいくつかの利益がもたらされる。まず第１に、間
隙充填性の向上によりウエファー表面の平坦度向上の達
成が可能となる。第２に、各ビット線がシリコン基板へ
の不純物拡散によって形成されるものではないため、Ｒ
ＯＭデバイスのさらなる小型化を行う場合に側方拡散、
接続部の漏電、および絶縁破壊電圧の低下などの欠点が
生じない。
上回るいくつかの利益がもたらされる。まず第１に、間
隙充填性の向上によりウエファー表面の平坦度向上の達
成が可能となる。第２に、各ビット線がシリコン基板へ
の不純物拡散によって形成されるものではないため、Ｒ
ＯＭデバイスのさらなる小型化を行う場合に側方拡散、
接続部の漏電、および絶縁破壊電圧の低下などの欠点が
生じない。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１８】実施の形態１．図４から図１４までは、デ
ータ格納用の複数のＭＯＳＦＥＴメモリセルを備えたこ
の発明によるＲＯＭデバイスの製造方法に含まれる各工
程を示す略図である。
ータ格納用の複数のＭＯＳＦＥＴメモリセルを備えたこ
の発明によるＲＯＭデバイスの製造方法に含まれる各工
程を示す略図である。
【００１９】初めに、この発明によるＲＯＭデバイスの
製造方法の一例を説明する。まず図４に示す第１の工程
において、Ｐ型またはＮ型の第１の型の半導体基板４０
を準備し、次に、例えばシリコン酸化物などの第１の絶
縁層４１を前記半導体基板４０上に形成する。
製造方法の一例を説明する。まず図４に示す第１の工程
において、Ｐ型またはＮ型の第１の型の半導体基板４０
を準備し、次に、例えばシリコン酸化物などの第１の絶
縁層４１を前記半導体基板４０上に形成する。
【００２０】次に図５に示す次の工程において、ポリシ
リコン、タングステン、チタン、アルミニウムからなる
グループの中から選択した導電性材料の層などの導電層
４３を物理蒸着法（ＰＶＤ）または化学蒸着法（ＣＶ
Ｄ）により前記第１の絶縁層４１上に形成する。
リコン、タングステン、チタン、アルミニウムからなる
グループの中から選択した導電性材料の層などの導電層
４３を物理蒸着法（ＰＶＤ）または化学蒸着法（ＣＶ
Ｄ）により前記第１の絶縁層４１上に形成する。
【００２１】次に図６に示す次の工程において、前記導
電層４３の選択された各部分を除去するために、フォト
リソグラフィーおよびエッチングの工程をウエファーに
対して実施する。導電層４３の残った各部分は、図中Ｙ
軸で示した第１の方向に向けて実質的に平行に配置され
た複数のワード線４３ａ，４３ｂとして機能し、また、
導電層４３の除去された各部分にできた複数の間隙は、
複数の溝４５ａ，４５ｂ，４５ｃ（これらは以降、集合
的に参照番号４５で示す。）を形成する。
電層４３の選択された各部分を除去するために、フォト
リソグラフィーおよびエッチングの工程をウエファーに
対して実施する。導電層４３の残った各部分は、図中Ｙ
軸で示した第１の方向に向けて実質的に平行に配置され
た複数のワード線４３ａ，４３ｂとして機能し、また、
導電層４３の除去された各部分にできた複数の間隙は、
複数の溝４５ａ，４５ｂ，４５ｃ（これらは以降、集合
的に参照番号４５で示す。）を形成する。
【００２２】次に図７において、シリコン酸化物層等の
第２の絶縁層４４を、図４Ｃの溝４５を充填するよう
に、その上面を導電層（ワード線）４３ａ，４３ｂの上
面と実質的に同一の高さとして形成する。この第２の絶
縁層４４の平坦な上面を得るためには、スピンオングラ
ス（ＳＯＧ）工程や化学機械的研磨（ＣＭＰ）工程など
の平坦化工程が実施される。ＳＯＧ工程においては、ま
ず前記溝４５内に酸化物層を成膜し、それから、その上
面を導電層（ワード線）４３ａ，４３ｂと実質的に同じ
高さとなるまでエッチングする。
第２の絶縁層４４を、図４Ｃの溝４５を充填するよう
に、その上面を導電層（ワード線）４３ａ，４３ｂの上
面と実質的に同一の高さとして形成する。この第２の絶
縁層４４の平坦な上面を得るためには、スピンオングラ
ス（ＳＯＧ）工程や化学機械的研磨（ＣＭＰ）工程など
の平坦化工程が実施される。ＳＯＧ工程においては、ま
ず前記溝４５内に酸化物層を成膜し、それから、その上
面を導電層（ワード線）４３ａ，４３ｂと実質的に同じ
高さとなるまでエッチングする。
【００２３】さらに、図８において、例えばシリコン酸
化物層やＯＮＯ（二酸化シリコン／窒化シリコン／二酸
化シリコン）層などの第３の絶縁層４７をウエファー全
体の上面に形成し、次に、例えば真性アモルファスシリ
コン（intrinsic amorphoussilicon ）の層やポリシリ
コン層などの半導体層４９を、前記第３の絶縁層４７上
に形成する。なお、この半導体層４９はＰ型でもＮ型で
もよい。この半導体層４９の一つの形成方法としては、
まず約３５０℃から５７５℃のＳｉＨ4 の蒸気を用いて
ウエファーにＰＥＣＶＤ（plasma enhanced chemical-v
apor deposition ）工程を実施して真性アモルファスシ
リコン層を成膜し、それからこのウエファーにイオン打
ち込み工程を実施してホウ素などの不純物材料を前記真
性アモルファスシリコン層中に拡散させ、不純物材料の
濃度を高レベルに調節してその導電性を増加させる方法
が可能である。
化物層やＯＮＯ（二酸化シリコン／窒化シリコン／二酸
化シリコン）層などの第３の絶縁層４７をウエファー全
体の上面に形成し、次に、例えば真性アモルファスシリ
コン（intrinsic amorphoussilicon ）の層やポリシリ
コン層などの半導体層４９を、前記第３の絶縁層４７上
に形成する。なお、この半導体層４９はＰ型でもＮ型で
もよい。この半導体層４９の一つの形成方法としては、
まず約３５０℃から５７５℃のＳｉＨ4 の蒸気を用いて
ウエファーにＰＥＣＶＤ（plasma enhanced chemical-v
apor deposition ）工程を実施して真性アモルファスシ
リコン層を成膜し、それからこのウエファーにイオン打
ち込み工程を実施してホウ素などの不純物材料を前記真
性アモルファスシリコン層中に拡散させ、不純物材料の
濃度を高レベルに調節してその導電性を増加させる方法
が可能である。
【００２４】次に図９において、前記第３の絶縁層４７
の下に埋まっている各部分に沿ってフォトリソグラフィ
ーおよびエッチングの工程により前記半導体層４９の選
択された各部分を除去し、図中にＸ軸として示された第
２の方向に向けて平行に配置された複数の第１の部分４
９ａ，４９ｂとＹ軸として示された第１の方向に向けて
平行に配置された複数の第２の部分５０ａ，５０ｂ，５
０ｃ，５０ｄ，５０ｅ，５０ｆを有する格子状構造を形
成する。
の下に埋まっている各部分に沿ってフォトリソグラフィ
ーおよびエッチングの工程により前記半導体層４９の選
択された各部分を除去し、図中にＸ軸として示された第
２の方向に向けて平行に配置された複数の第１の部分４
９ａ，４９ｂとＹ軸として示された第１の方向に向けて
平行に配置された複数の第２の部分５０ａ，５０ｂ，５
０ｃ，５０ｄ，５０ｅ，５０ｆを有する格子状構造を形
成する。
【００２５】次に図１０に示す次の工程において、前記
格子状構造の各々の間隙を充填するために第４の絶縁層
４８を形成する。この第４の絶縁層４８の平坦な上面を
得るためには、スピンオングラス（ＳＯＧ）工程や化学
機械的研磨（ＣＭＰ）工程などの平坦化工程が実施され
る。この平坦化工程により、第４の絶縁層４８の上面は
前記格子状構造の上面と実質的に同じ高さに平坦化され
る。
格子状構造の各々の間隙を充填するために第４の絶縁層
４８を形成する。この第４の絶縁層４８の平坦な上面を
得るためには、スピンオングラス（ＳＯＧ）工程や化学
機械的研磨（ＣＭＰ）工程などの平坦化工程が実施され
る。この平坦化工程により、第４の絶縁層４８の上面は
前記格子状構造の上面と実質的に同じ高さに平坦化され
る。
【００２６】更に図１１に示す次の工程において、前記
格子状構造のＸ軸方向に向いた前記複数の第１の部分４
９ａ，４９ｂを複数のビット線として画定し、前記格子
状構造の前記複数の第２の部分５０ａ，５０ｂ，５０
ｃ，５０ｄ，５０ｅ，５０ｆをチャンネル領域として画
定する。まず初めにウエファーの上面全体にフォトレジ
スト層を塗布した後にこれを選択的に除去し、格子状構
造のうちのＸ軸方向に向いた第１の部分４９ａ，４９ｂ
を露出させる。フォトレジスト層の残りの部分５１ａ，
５１ｂ，５１ｃは、格子状構造のうちの前記複数の第２
の部分５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０
ｆとその間の前記第４の絶縁層４８の全体を覆う長い帯
となる。次に、ウエファーにイオン打ち込み工程を実施
し、例えばＮ型ヒ素（Ａｓ）イオンなどの第１の型の不
純物材料を格子状構造の露出した各部分（すなわち格子
状構造のうちのＸ軸に向いた第１の部分４９ａ，４９
ｂ）に拡散させ、その各部分をこのＲＯＭデバイスの複
数のビット線として機能するための導電性の増加したＮ
+ 拡散領域へと変化させる。その後、前記フォトレジス
ト層５１ａ，５１ｂ，５１ｃを除去する。
格子状構造のＸ軸方向に向いた前記複数の第１の部分４
９ａ，４９ｂを複数のビット線として画定し、前記格子
状構造の前記複数の第２の部分５０ａ，５０ｂ，５０
ｃ，５０ｄ，５０ｅ，５０ｆをチャンネル領域として画
定する。まず初めにウエファーの上面全体にフォトレジ
スト層を塗布した後にこれを選択的に除去し、格子状構
造のうちのＸ軸方向に向いた第１の部分４９ａ，４９ｂ
を露出させる。フォトレジスト層の残りの部分５１ａ，
５１ｂ，５１ｃは、格子状構造のうちの前記複数の第２
の部分５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０
ｆとその間の前記第４の絶縁層４８の全体を覆う長い帯
となる。次に、ウエファーにイオン打ち込み工程を実施
し、例えばＮ型ヒ素（Ａｓ）イオンなどの第１の型の不
純物材料を格子状構造の露出した各部分（すなわち格子
状構造のうちのＸ軸に向いた第１の部分４９ａ，４９
ｂ）に拡散させ、その各部分をこのＲＯＭデバイスの複
数のビット線として機能するための導電性の増加したＮ
+ 拡散領域へと変化させる。その後、前記フォトレジス
ト層５１ａ，５１ｂ，５１ｃを除去する。
【００２７】上記の各工程により、永久保持されるデー
タを格納するためのマスクプログラム工程がまだ行われ
ていない半完成品としてのＲＯＭデバイスが完成する。
顧客からの注文を受けた後、この半完成品のＲＯＭデバ
イスに対してマスクプログラム工程を行い、顧客により
提供されたバイナリコードをＲＯＭデバイス中に永久的
に格納する。
タを格納するためのマスクプログラム工程がまだ行われ
ていない半完成品としてのＲＯＭデバイスが完成する。
顧客からの注文を受けた後、この半完成品のＲＯＭデバ
イスに対してマスクプログラム工程を行い、顧客により
提供されたバイナリコードをＲＯＭデバイス中に永久的
に格納する。
【００２８】以下、続く図１２および図１３を参照しな
がらこのマスクプログラム工程について詳細に説明す
る。
がらこのマスクプログラム工程について詳細に説明す
る。
【００２９】図１２および図１３において、図１２は図
１１のウエファーのＡ−Ａ’断面図であり、図１２は図
１１のウエファーのＢ−Ｂ’断面図である。以下の工程
で行うことは、いわゆるコード画定（code-definition
）およびイオン打ち込みの工程をウエファーに対して
実施し、ＲＯＭデバイスの選択されたＭＯＳＦＥＴメモ
リセルに異なる閾電圧値を持たせることである。この異
なる閾電圧値は、ＲＯＭデバイス中の関連したＭＯＳＦ
ＥＴメモリセルに永久的に書き込まれる異なるバイナリ
データに相当するものである。
１１のウエファーのＡ−Ａ’断面図であり、図１２は図
１１のウエファーのＢ−Ｂ’断面図である。以下の工程
で行うことは、いわゆるコード画定（code-definition
）およびイオン打ち込みの工程をウエファーに対して
実施し、ＲＯＭデバイスの選択されたＭＯＳＦＥＴメモ
リセルに異なる閾電圧値を持たせることである。この異
なる閾電圧値は、ＲＯＭデバイス中の関連したＭＯＳＦ
ＥＴメモリセルに永久的に書き込まれる異なるバイナリ
データに相当するものである。
【００３０】まずウエファー上にフォトレジスト層５４
を形成し、次にこれを選択的に除去して、永久的ＯＦＦ
状態に固定されるＭＯＳＦＥＴメモリセルに関連した各
チャンネル領域を露出させる。一方、露出されない各チ
ャンネル領域は永久的ＯＮ状態に固定されるＭＯＳＦＥ
Ｔメモリセルに関連する。
を形成し、次にこれを選択的に除去して、永久的ＯＦＦ
状態に固定されるＭＯＳＦＥＴメモリセルに関連した各
チャンネル領域を露出させる。一方、露出されない各チ
ャンネル領域は永久的ＯＮ状態に固定されるＭＯＳＦＥ
Ｔメモリセルに関連する。
【００３１】例えば図１２の場合では、フォトレジスト
層５４は、永久的ＯＦＦ状態に固定される第１のＭＯＳ
ＦＥＴメモリセル５５に関連したチャンネル領域５０ｃ
を露出させる１個の開口を有している一方、永久的ＯＮ
状態に固定される第２のＭＯＳＦＥＴメモリセル５６に
関連したチャンネル領域５０ｄを被覆している。その
後、前記露出したチャンネル領域５０ｃに不純物材料を
拡散させるため、イオン打ち込み工程がウエファーに対
して実施される。この結果、チャンネル領域５０ｃに関
連したＭＯＳＦＥＴメモリセル５５は永久的ＯＦＦ状態
を示す高い閾電圧値に固定され、一方チャンネル領域５
０ｄに関連したＭＯＳＦＥＴメモリセル５６は永久的Ｏ
Ｎ状態を示す低い閾電圧値に固定される。これにより、
顧客の供給によるバイナリコードのＲＯＭデバイスへの
プログラミングおよび永久的格納が完了する。
層５４は、永久的ＯＦＦ状態に固定される第１のＭＯＳ
ＦＥＴメモリセル５５に関連したチャンネル領域５０ｃ
を露出させる１個の開口を有している一方、永久的ＯＮ
状態に固定される第２のＭＯＳＦＥＴメモリセル５６に
関連したチャンネル領域５０ｄを被覆している。その
後、前記露出したチャンネル領域５０ｃに不純物材料を
拡散させるため、イオン打ち込み工程がウエファーに対
して実施される。この結果、チャンネル領域５０ｃに関
連したＭＯＳＦＥＴメモリセル５５は永久的ＯＦＦ状態
を示す高い閾電圧値に固定され、一方チャンネル領域５
０ｄに関連したＭＯＳＦＥＴメモリセル５６は永久的Ｏ
Ｎ状態を示す低い閾電圧値に固定される。これにより、
顧客の供給によるバイナリコードのＲＯＭデバイスへの
プログラミングおよび永久的格納が完了する。
【００３２】この後、接点の形成、冶金処理、不動体化
表面処理、パッケージング等の従来技術と同様の各工程
を行い、このＲＯＭデバイスの製造を完了する。なおこ
れらの工程は製造における標準的な工程であるため、こ
れ以上の詳細な説明は省略する。
表面処理、パッケージング等の従来技術と同様の各工程
を行い、このＲＯＭデバイスの製造を完了する。なおこ
れらの工程は製造における標準的な工程であるため、こ
れ以上の詳細な説明は省略する。
【００３３】次に図１４に、このＲＯＭデバイスの完成
品の略上面図を示す。図示のように、このＲＯＭデバイ
スは平行に配置された複数のビット線ＢＬ１，ＢＬ２
（格子状構造の第１の部分４９ａ，４９ｂ）と、このビ
ット線ＢＬ１，ＢＬ２に実質的に直交して重なる平行に
配置された複数のワード線ＷＬ１，ＷＬ２，ＷＬ３（導
体層４３ａ，４３ｂ等）を有している。前述したイオン
打ち込みにより不純物の拡散がなされたチャンネル領域
５０ｃは、参照番号５５を付けた波線の四角で示した関
連したＭＯＳＦＥＴメモリセルを永久的ＯＦＦ状態に固
定させる。一方、不純物の拡散が行われなかったチャン
ネル領域５０ｄは参照番号５６を付けた波線の四角で示
した関連したＭＯＳＦＥＴメモリセルを永久的ＯＮ状態
に固定させる。この結果、ワード線ＷＬ２に電圧が印加
された場合、チャンネル領域５０ｄはＯＮ状態となり、
ビット線ＢＬ１からビット線ＢＬ２へと電流が流れるこ
とができる。
品の略上面図を示す。図示のように、このＲＯＭデバイ
スは平行に配置された複数のビット線ＢＬ１，ＢＬ２
（格子状構造の第１の部分４９ａ，４９ｂ）と、このビ
ット線ＢＬ１，ＢＬ２に実質的に直交して重なる平行に
配置された複数のワード線ＷＬ１，ＷＬ２，ＷＬ３（導
体層４３ａ，４３ｂ等）を有している。前述したイオン
打ち込みにより不純物の拡散がなされたチャンネル領域
５０ｃは、参照番号５５を付けた波線の四角で示した関
連したＭＯＳＦＥＴメモリセルを永久的ＯＦＦ状態に固
定させる。一方、不純物の拡散が行われなかったチャン
ネル領域５０ｄは参照番号５６を付けた波線の四角で示
した関連したＭＯＳＦＥＴメモリセルを永久的ＯＮ状態
に固定させる。この結果、ワード線ＷＬ２に電圧が印加
された場合、チャンネル領域５０ｄはＯＮ状態となり、
ビット線ＢＬ１からビット線ＢＬ２へと電流が流れるこ
とができる。
【００３４】以上の説明により明らかなように、この実
施の形態は従来技術を上回るいくつかの利益をもたら
す。まず第１に、第２の絶縁層４４や第４の絶縁層４８
の形成において、従来技術のように熱酸化工程を用いる
代わりに、ＳＯＧ工程またはＣＭＰ工程を用いているた
め、ウエファー表面のより優れた平坦化を達成すること
ができる。また、ＳＯＧ工程においては、ウエファー上
面の被覆のためにシリコン酸化物等の誘電性（絶縁性）
の材料が液体の形で用いられるため、従来技術のように
ＣＶＤ法を用いた場合よりもウエファー上面の溝に対す
る間隙充填性が良好となる。これにより、ウエファー上
面にできる孔を相当減少させることができる。
施の形態は従来技術を上回るいくつかの利益をもたら
す。まず第１に、第２の絶縁層４４や第４の絶縁層４８
の形成において、従来技術のように熱酸化工程を用いる
代わりに、ＳＯＧ工程またはＣＭＰ工程を用いているた
め、ウエファー表面のより優れた平坦化を達成すること
ができる。また、ＳＯＧ工程においては、ウエファー上
面の被覆のためにシリコン酸化物等の誘電性（絶縁性）
の材料が液体の形で用いられるため、従来技術のように
ＣＶＤ法を用いた場合よりもウエファー上面の溝に対す
る間隙充填性が良好となる。これにより、ウエファー上
面にできる孔を相当減少させることができる。
【００３５】第２に、各々のビット線がシリコン基板へ
の不純物拡散により形成されるものでないため、ＲＯＭ
デバイスのさらなる小型化を行う場合に、側方拡散、接
続部の漏電、絶縁破壊電圧の低下などの欠点が生じるこ
とがない。
の不純物拡散により形成されるものでないため、ＲＯＭ
デバイスのさらなる小型化を行う場合に、側方拡散、接
続部の漏電、絶縁破壊電圧の低下などの欠点が生じるこ
とがない。
【００３６】なお、ＲＯＭデバイスからデータを読み込
むためのアクセス動作は、各ワード線に対して電圧を印
加し、センスアンプを用いて各ビット線に流れる電流の
変化を検出することにより行われる。この動作は従来の
アクセス方法と同様のものであるため、これ以上の詳細
な説明は省略する。
むためのアクセス動作は、各ワード線に対して電圧を印
加し、センスアンプを用いて各ビット線に流れる電流の
変化を検出することにより行われる。この動作は従来の
アクセス方法と同様のものであるため、これ以上の詳細
な説明は省略する。
【００３７】この発明を典型的な好ましい各実施の形態
を用いて説明してきたが、この発明の範囲はここに示し
た実施の形態により制限されるものではないことが理解
されるべきであり、むしろ、この発明の範囲は種々の変
形例や同様な配置をカバーするように意図されているも
のである。従って、そのような変形例や同様な配置のす
べてを包含する形の最も広い解釈が各々の請求の範囲に
与えられるべきものである。
を用いて説明してきたが、この発明の範囲はここに示し
た実施の形態により制限されるものではないことが理解
されるべきであり、むしろ、この発明の範囲は種々の変
形例や同様な配置をカバーするように意図されているも
のである。従って、そのような変形例や同様な配置のす
べてを包含する形の最も広い解釈が各々の請求の範囲に
与えられるべきものである。
【００３８】
【発明の効果】以上のように、この発明によれば、ＲＯ
Ｍデバイスの絶縁層形成において熱酸化工程を使用する
従来の方法と比較してウエファー表面の平坦性を向上す
ることができ、不十分な平坦性によるＲＯＭデバイスの
性能への悪影響を防止することが可能となる効果があ
る。また、各ビット線の形成方法をシリコン基板への不
純物拡散によらない方法で行うことにより、側方拡散、
接続部の漏電、絶縁破壊電圧の低下などの欠点を防止す
ることができ、ＲＯＭデバイスのさらなる小型化を進め
ることが可能となる効果がある。
Ｍデバイスの絶縁層形成において熱酸化工程を使用する
従来の方法と比較してウエファー表面の平坦性を向上す
ることができ、不十分な平坦性によるＲＯＭデバイスの
性能への悪影響を防止することが可能となる効果があ
る。また、各ビット線の形成方法をシリコン基板への不
純物拡散によらない方法で行うことにより、側方拡散、
接続部の漏電、絶縁破壊電圧の低下などの欠点を防止す
ることができ、ＲＯＭデバイスのさらなる小型化を進め
ることが可能となる効果がある。
【図１】 従来のＲＯＭデバイスの略回路図である。
【図２】 図１のＲＯＭデバイスの一部の配置の上面図
である。
である。
【図３】 図２のＲＯＭデバイスの半導体構造を示す図
２のＡ−Ａ’略断面図である。
２のＡ−Ａ’略断面図である。
【図４】 この発明によるＲＯＭデバイスの製造方法に
含まれる各工程を示す略図である。
含まれる各工程を示す略図である。
【図５】 この発明によるＲＯＭデバイスの製造方法に
含まれる各工程を示す略図である。
含まれる各工程を示す略図である。
【図６】 この発明によるＲＯＭデバイスの製造方法に
含まれる各工程を示す略図である。
含まれる各工程を示す略図である。
【図７】 この発明によるＲＯＭデバイスの製造方法に
含まれる各工程を示す略図である。
含まれる各工程を示す略図である。
【図８】 この発明によるＲＯＭデバイスの製造方法に
含まれる各工程を示す略図である。
含まれる各工程を示す略図である。
【図９】 この発明によるＲＯＭデバイスの製造方法に
含まれる各工程を示す略図である。
含まれる各工程を示す略図である。
【図１０】 この発明によるＲＯＭデバイスの製造方法
に含まれる各工程を示す略図である。
に含まれる各工程を示す略図である。
【図１１】 この発明によるＲＯＭデバイスの製造方法
に含まれる各工程を示す略図である。
に含まれる各工程を示す略図である。
【図１２】 この発明によるＲＯＭデバイスの製造方法
に含まれる各工程を示す略図である。
に含まれる各工程を示す略図である。
【図１３】 この発明によるＲＯＭデバイスの製造方法
に含まれる各工程を示す略図である。
に含まれる各工程を示す略図である。
【図１４】 この発明によるＲＯＭデバイスの製造方法
に含まれる各工程を示す略図である。
に含まれる各工程を示す略図である。
４０ 半導体基板 ４１ 第１の絶縁層 ４３ａ、４３ｂ、ＷＬ１、ＷＬ２、ＷＬ３ ワード線 ４４ 第２の絶縁層 ４７ 第３の絶縁層 ４８ 第４の絶縁層 ４９ 半導体層 ４９ａ、４９ｂ 第１の部分 ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ 第
２の部分 ５０ｃ、５０ｄ チャンネル領域 ５４ フォトレジスト層 ５５ ＭＯＳＦＥＴメモリセル ５６ ＭＯＳＦＥＴメモリセル ＢＬ１、ＢＬ２ ビット線
２の部分 ５０ｃ、５０ｄ チャンネル領域 ５４ フォトレジスト層 ５５ ＭＯＳＦＥＴメモリセル ５６ ＭＯＳＦＥＴメモリセル ＢＬ１、ＢＬ２ ビット線
Claims (24)
- 【請求項１】 半導体基板と、 前記基板上に形成された第１の絶縁層と、 複数のワード線として機能する第１の方向に向けて実質
的に平行に配置された複数の長形の導電層と、 前記各導電層の間の各々の間隙に形成された第２の絶縁
層と、 前記導電層および前記第２の絶縁層の上に形成された第
３の絶縁層と、 前記第３の絶縁層の上に形成された半導体層の格子状構
造と、を備え、 前記格子状構造は、前記第１の方向と実質的に直交する
第２の方向に向けて実質的に平行に配置された複数の第
１の部分と、前記第１の方向に向けて実質的に平行に配
置された前記複数の導電層に重なる複数の第２の部分と
を有し、 前記格子状構造の前記複数の第１の部分は、前記ＲＯＭ
デバイスの複数のビット線として機能し、前記格子状構
造の前記複数の第２の部分は、前記複数のビット線に関
連した複数のチャンネル領域として機能することを特徴
とするＲＯＭデバイス。 - 【請求項２】 前記半導体層は、真性アモルファスシリ
コンとポリシリコンからなるグループから選択された半
導体材料により形成されていることを特徴とする請求項
１記載のＲＯＭデバイス。 - 【請求項３】 前記導電層の各々は、ポリシリコン、チ
タン、タングステン、およびアルミニウムからなるグル
ープから選択された導電性材料により形成されているこ
とを特徴とする請求項１記載のＲＯＭデバイス。 - 【請求項４】 複数のワード線として機能する前記複数
の導電層は、前記複数のビット線と実質的に直交する向
きを向いていることを特徴とする請求項１記載のＲＯＭ
デバイス。 - 【請求項５】 前記第１、第２、および第３の絶縁層の
各々は二酸化シリコン層であることを特徴とする請求項
１記載のＲＯＭデバイス。 - 【請求項６】 前記チャンネル領域の第１の選択された
グループには、関連したメモリセルにおける第１の２進
数の格納に相当する第１の閾電圧値を持たせるように不
純物材料がドープされ、 前記チャンネル領域の第２の選択されたグループには、
関連したメモリセルにおける第２の２進数の格納に相当
する第２の閾電圧値を持たせるように不純物材料がドー
プされないことを特徴とする請求項１記載のＲＯＭデバ
イス。 - 【請求項７】 前記複数のビット線は実質的に等間隔で
あることを特徴とする請求項１記載のＲＯＭデバイス。 - 【請求項８】 前記複数のワード線は実質的に等間隔で
あることを特徴とする請求項７記載のＲＯＭデバイス。 - 【請求項９】 半導体基板と、 前記基板上に形成された第１の絶縁層と、 複数のワード線として機能する第１の方向に向けて実質
的に平行に配置された複数の長形の導電層と、 前記各導電層の間の各々の間隙に形成された第２の絶縁
層と、 前記各導電層および前記第２の絶縁層の上に形成された
第３の絶縁層と、 前記第３の絶縁層上に設けられ複数のビット線として機
能する前記第１の方向と実質的に直交する第２の方向に
向けて実質的に平行に配置された複数の第１の半導体層
と、 前記複数の導電層に重なる各位置に形成され前記各ビッ
ト線の間の複数のチャンネル領域として機能する実質的
に平行に配置された複数の第２の半導体層と、を備えた
ＲＯＭデバイス。 - 【請求項１０】 （１）表面に第１の絶縁層を有した半
導体基板を形成する工程、（２）前記第１の絶縁層上
に、複数のワード線として機能する第１の方向に向けて
実質的に平行に配置された複数の長形の導電層を形成す
る工程、（３）前記複数の導電層の間の各々の間隙に第
２の絶縁層を形成する工程、（４）前記複数の導電層お
よび前記第２の絶縁層の上に第３の絶縁層を形成する工
程、（５）前記第３の絶縁層の上に半導体層を形成する
工程、（６）前記半導体層の選択された各部分を除去し
て、前記第１の方向と実質的に直交する第２の方向に向
けて実質的に平行に配置された複数の第１の部分と前記
第１の方向に向けて実質的に平行に配置された前記複数
の導電層に重なる複数の第２の部分とを有する前記半導
体層の格子状構造を形成する工程、（７）前記格子状構
造の各々の空隙を充填する第４の絶縁層を形成する工
程、（８）前記格子状構造における前記複数の第１の部
分を複数のビット線として、前記格子状構造における前
記複数の第２の部分を複数のチャンネル領域として画定
する工程、および（９）コード画定およびイオン打ち込
み工程を実施してＲＯＭデバイスにデータをプログラム
する工程を備え、 前記複数のチャンネル領域の内の第１選択グループに
は、関連したメモリセルにおける第１の２進数の格納に
相当する第１の閾電圧値を持たせるために不純物材料が
ドープされ、 前記複数のチャンネル領域の内の第２選択グループに
は、関連したメモリセルにおける第２の２進数の格納に
相当する第２の閾電圧値を持たせるために不純物材料が
ドープされないことを特徴とするＲＯＭデバイスの製造
方法。 - 【請求項１１】 前記工程（３）において、前記第２の
絶縁層は平坦化工程により形成されることを特徴とする
請求項１０記載のＲＯＭデバイスの製造方法。 - 【請求項１２】 前記工程（５）において、前記半導体
層はその導電性を向上させるために不純物材料をドープ
されることを特徴とする請求項１０記載のＲＯＭデバイ
スの製造方法。 - 【請求項１３】 前記工程（７）において、前記第４の
絶縁層はＳＯＧ工程により形成されることを特徴とする
請求項１０記載のＲＯＭデバイスの製造方法。 - 【請求項１４】 前記工程（７）において、前記第４の
絶縁層はＣＭＰ工程により平坦化されることを特徴とす
る請求項１０記載のＲＯＭデバイスの製造方法。 - 【請求項１５】 前記工程（８）が、以下の副工程を有
することを特徴とする請求項１０記載のＲＯＭデバイス
の製造方法。（８−１）前記格子状構造上にフォトレジ
スト層を塗布する工程、（８−２）前記フォトレジスト
層の選択された各部分を除去して前記格子状構造の前記
第１の部分を露出させ、前記フォトレジスト層の他の各
部分が前記格子状構造の前記第２の部分とその間の前記
第４の絶縁層を覆った状態とする工程、（８−３）イオ
ン打ち込み工程を実施して前記格子状構造の前記露出し
た部分すなわち前記格子状構造の前記第１の部分に不純
物材料を拡散させ、前記半導体層の前記複数の第１の部
分を前記複数のビット線として機能する導電性の増加し
た複数の拡散領域に変化させる工程、および（８−４）
前記フォトレジスト層を除去する工程 - 【請求項１６】 前記工程（９）が、以下の副工程を有
することを特徴とする請求項１０記載のＲＯＭデバイス
の製造方法。 （９−１）前記格子状構造および前記第４の絶縁層の上
にフォトレジスト層を形成する工程、（９−２）前記フ
ォトレジスト層の選択された各部分を除去して、永久的
ＯＦＦ状態に固定されるＭＯＳＦＥＴメモリセルの第１
選択グループに関連した各チャンネル領域を露出させ、
永久的ＯＮ状態に固定されるＭＯＳＦＥＴメモリセルの
第２選択グループに関連した各チャンネル領域を露出し
ない状態とする工程、（９−３）前記露出したチャンネ
ル領域に不純物材料を拡散させるためにイオン打ち込み
を実施する工程、および（９−４）前記フォトレジスト
層を除去する工程 - 【請求項１７】 （１）表面に第１の絶縁層を有した半
導体基板を形成する工程、（２）前記第１の絶縁層上
に、複数のワード線として機能する第１の方向に向けて
実質的に平行に配置された複数の長形の導電層を形成す
る工程、（３）前記複数の導電層の間の各々の間隙に第
２の絶縁層を形成する工程、（４）前記複数の導電層お
よび前記第２の絶縁層の上に第３の絶縁層を形成する工
程、（５）前記第３の絶縁層の上に半導体層を形成する
工程、（６）前記半導体層の選択された各部分を除去し
て前記第１の方向と実質的に直交する第２の方向に向け
て実質的に平行に配置された複数の第１の部分と前記第
１の方向に向けて実質的に平行に配置された前記複数の
導電層に重なる複数の第２の部分とを有する前記半導体
層の格子状構造を形成するために、フォトリソグラフィ
ーおよびエッチングを実施する工程、（７）前記格子状
構造の各々の空隙を充填する第４の絶縁層を形成する工
程、（８）前記格子状構造における前記複数の第１の部
分を複数のビット線として、前記格子状構造における前
記複数の第２の部分を複数のチャンネル領域として画定
する工程、および（９）コード画定およびイオン打ち込
み工程を実施してＲＯＭデバイスにデータをプログラム
する工程を備え、前記工程（８）は、（８−１）前記格
子状構造および前記第４の絶縁層の上にフォトレジスト
層を形成する工程、（８−２）前記フォトレジスト層の
選択された各部分を除去して、永久的ＯＦＦ状態に固定
されるＭＯＳＦＥＴメモリセルの第１選択グループに関
連した各チャンネル領域を露出させ、永久的ＯＮ状態に
固定されるＭＯＳＦＥＴメモリセルの第２選択グループ
に関連した各チャンネル領域を露出しない状態とする工
程、（８−３）前記露出したチャンネル領域に不純物材
料を拡散させるためにイオン打ち込みを実施する工程、
および（８−４）前記フォトレジスト層を除去する工程
を副工程として有することを特徴とするＲＯＭデバイス
の製造方法。 - 【請求項１８】 前記工程（５）において、前記半導体
層は、前記第３の絶縁層上に成膜された真性アモルファ
スシリコン層であることを特徴とする請求項１７記載の
ＲＯＭデバイスの製造方法。 - 【請求項１９】 前記工程（５）において、前記半導体
層はＰ型であることを特徴とする請求項１７記載のＲＯ
Ｍデバイスの製造方法。 - 【請求項２０】 前記工程（５）において、前記半導体
層はＮ型であることを特徴とする請求項１７記載のＲＯ
Ｍデバイスの製造方法。 - 【請求項２１】 前記工程（９）が以下の副工程を有す
ることを特徴とする請求項１７記載のＲＯＭデバイスの
製造方法。 （９−１）前記格子状構造上にフォトレジスト層を塗布
する工程、（９−２）前記フォトレジスト層の選択され
た各部分を除去して、永久的ＯＦＦ状態に固定されるＭ
ＯＳＦＥＴメモリセルの第１選択グループに関連した各
チャンネル領域を露出させ、永久的ＯＮ状態に固定され
るＭＯＳＦＥＴメモリセルの第２選択グループに関連し
た各チャンネル領域を露出しない状態とする工程 - 【請求項２２】 前記複数のチャンネル領域の内の前記
第１選択グループには関連したメモリセルにおける第１
の２進数の格納に相当する第１の閾電圧値を持たせるた
めに不純物材料がドープされ、前記複数のチャンネル領
域の内の第２選択グループには関連したメモリセルにお
ける第２の２進数の格納に相当する第２の閾電圧値を持
たせるために不純物材料がドープされない状態となるよ
うに、前記露出した各チャンネル領域に不純物材料を拡
散させるイオン打ち込みを実施する副工程を、前記工程
（９）が更に有することを特徴とする請求項２１記載の
ＲＯＭデバイスの製造方法。 - 【請求項２３】 前記工程（９）において、前記不純物
材料がＰ型であることを特徴とする請求項２２記載のＲ
ＯＭデバイスの製造方法。 - 【請求項２４】 前記工程（９）において、前記不純物
材料がＮ型であることを特徴とする請求項２２記載のＲ
ＯＭデバイスの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW86100495 | 1997-01-17 | ||
| TW086100495A TW326111B (en) | 1997-01-17 | 1997-01-17 | Structure and manufacturing method for read only memory |
| NL1006265A NL1006265C2 (nl) | 1997-01-17 | 1997-06-09 | Halfgeleider-alleen-uitlees-geheugeninrichting en werkwijze voor het fabriceren hiervan. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209301A true JPH10209301A (ja) | 1998-08-07 |
Family
ID=26642606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207815A Pending JPH10209301A (ja) | 1997-01-17 | 1997-08-01 | 半導体ｒｏｍデバイスおよびその製造方法 |
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|---|---|
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| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
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| US5460987A (en) * | 1994-12-27 | 1995-10-24 | United Microelectronics Corporation | Method of making field effect transistor structure of a diving channel device |
-
1997
- 1997-04-15 US US08/838,135 patent/US5943573A/en not_active Expired - Fee Related
- 1997-06-05 DE DE19723651A patent/DE19723651C2/de not_active Expired - Fee Related
- 1997-06-09 NL NL1006265A patent/NL1006265C2/nl not_active IP Right Cessation
- 1997-06-09 FR FR9707105A patent/FR2758653B1/fr not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020903 |