JPH10209335A - セラミック回路基板 - Google Patents
セラミック回路基板Info
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- JPH10209335A JPH10209335A JP9007297A JP729797A JPH10209335A JP H10209335 A JPH10209335 A JP H10209335A JP 9007297 A JP9007297 A JP 9007297A JP 729797 A JP729797 A JP 729797A JP H10209335 A JPH10209335 A JP H10209335A
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- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Compositions Of Oxide Ceramics (AREA)
Abstract
(57)【要約】
【課題】 セラミック基板に接合するチップの接合信頼
性を向上する。 【解決手段】 低温焼成セラミック基板１１の表層のグ
リーンシート１２には、半導体チップ１５を搭載する部
位に低温焼成セラミックと半導体チップ１５の中間的な
熱膨張係数のセラミック層１６を印刷する。グリーンシ
ート１２は、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3
系ガラス粉末とアルミナ粉末との混合物よりなる低温焼
成セラミック材料により形成され、セラミック層１６
は、この低温焼成セラミック材料にＢｉ2 Ｏ3 を外掛け
で０．５〜１５重量％配合した低温焼成セラミック材料
により形成され、Ｂｉ2 Ｏ3 を含まない低温焼成セラミ
ックよりも熱膨張係数が小さくなっている。低温焼成セ
ラミック基板１１とセラミック層１６とを同時焼成した
後、低温焼成セラミック基板１１の上面に表層抵抗体１
８を印刷・焼成し、セラミック層１６上に半導体チップ
１５を実装する。
性を向上する。 【解決手段】 低温焼成セラミック基板１１の表層のグ
リーンシート１２には、半導体チップ１５を搭載する部
位に低温焼成セラミックと半導体チップ１５の中間的な
熱膨張係数のセラミック層１６を印刷する。グリーンシ
ート１２は、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3
系ガラス粉末とアルミナ粉末との混合物よりなる低温焼
成セラミック材料により形成され、セラミック層１６
は、この低温焼成セラミック材料にＢｉ2 Ｏ3 を外掛け
で０．５〜１５重量％配合した低温焼成セラミック材料
により形成され、Ｂｉ2 Ｏ3 を含まない低温焼成セラミ
ックよりも熱膨張係数が小さくなっている。低温焼成セ
ラミック基板１１とセラミック層１６とを同時焼成した
後、低温焼成セラミック基板１１の上面に表層抵抗体１
８を印刷・焼成し、セラミック層１６上に半導体チップ
１５を実装する。
Description
【０００１】
【発明の属する技術分野】本発明は、セラミック基板の
実装面に接合される半導体チップ、表層抵抗体、表層導
体等の回路要素の接合部に生じる熱応力を緩和できるよ
うにしたセラミック回路基板に関するものである。
実装面に接合される半導体チップ、表層抵抗体、表層導
体等の回路要素の接合部に生じる熱応力を緩和できるよ
うにしたセラミック回路基板に関するものである。
【０００２】
【従来の技術】一般に、セラミック基板は、プラスチッ
ク基板と比較して耐熱性に優れると共に、熱膨張係数が
小さく、ファインパターン化が容易である等の利点があ
るため、半導体パッケージやハイブリッドＩＣの基板と
して幅広く用いられている。近年の高密度化・小型化に
伴い、セラミック基板に半導体のベアチップを直接実装
するフリップチップ実装が増加する傾向がある。このフ
リップチップ実装では、チップ（Ｓｉ）とセラミック基
板との熱膨張係数の差が大きいと、チップ接合部に実装
時の熱膨張差による残留応力が発生したり、通常使用時
の発熱により比較的大きな熱応力が発生し、その繰り返
しによりチップ接合部が熱疲労破壊しやすく、接合信頼
性が低下してしまう。
ク基板と比較して耐熱性に優れると共に、熱膨張係数が
小さく、ファインパターン化が容易である等の利点があ
るため、半導体パッケージやハイブリッドＩＣの基板と
して幅広く用いられている。近年の高密度化・小型化に
伴い、セラミック基板に半導体のベアチップを直接実装
するフリップチップ実装が増加する傾向がある。このフ
リップチップ実装では、チップ（Ｓｉ）とセラミック基
板との熱膨張係数の差が大きいと、チップ接合部に実装
時の熱膨張差による残留応力が発生したり、通常使用時
の発熱により比較的大きな熱応力が発生し、その繰り返
しによりチップ接合部が熱疲労破壊しやすく、接合信頼
性が低下してしまう。
【０００３】現在のセラミック基板の中で、最も多く使
用されているアルミナ基板は、熱膨張係数が７．０×１
０-6／ｄｅｇであり、プラスチック基板と比較して熱膨
張係数がかなり小さいが、それでも、アルミナ基板の熱
膨張係数は、Ｓｉの熱膨張係数（３．５×１０-6／ｄｅ
ｇ）と比較すればかなり大きく、両者の熱膨張係数の差
が３．５×１０-6／ｄｅｇにもなってしまう。このた
め、アルミナ基板では、フリップチップ実装の信頼性が
低くなってしまう。
用されているアルミナ基板は、熱膨張係数が７．０×１
０-6／ｄｅｇであり、プラスチック基板と比較して熱膨
張係数がかなり小さいが、それでも、アルミナ基板の熱
膨張係数は、Ｓｉの熱膨張係数（３．５×１０-6／ｄｅ
ｇ）と比較すればかなり大きく、両者の熱膨張係数の差
が３．５×１０-6／ｄｅｇにもなってしまう。このた
め、アルミナ基板では、フリップチップ実装の信頼性が
低くなってしまう。
【０００４】
【発明が解決しようとする課題】そこで、近年、特公平
３−５３２６９号公報に示すようにアルミナ基板よりも
熱膨張係数が小さい、１０００℃以下で焼成可能な低温
焼成セラミック基板が開発されている。この低温焼成セ
ラミック基板は、熱膨張係数が約５．５×１０-6／ｄｅ
ｇであり、Ｓｉとの熱膨張係数の差がアルミナ基板より
も小さくなっているが、それでも、Ｓｉとの熱膨張係数
の差がまだ約２．０×１０-6／ｄｅｇもあり、大型のフ
リップチップでは、チップ接合部の残留応力や熱応力を
十分に緩和するまでには至らない。従って、最近のフリ
ップチップの大型化の傾向に伴い、低温焼成セラミック
基板でも、フリップチップ実装の一層の信頼性向上が望
まれるようになってきている。
３−５３２６９号公報に示すようにアルミナ基板よりも
熱膨張係数が小さい、１０００℃以下で焼成可能な低温
焼成セラミック基板が開発されている。この低温焼成セ
ラミック基板は、熱膨張係数が約５．５×１０-6／ｄｅ
ｇであり、Ｓｉとの熱膨張係数の差がアルミナ基板より
も小さくなっているが、それでも、Ｓｉとの熱膨張係数
の差がまだ約２．０×１０-6／ｄｅｇもあり、大型のフ
リップチップでは、チップ接合部の残留応力や熱応力を
十分に緩和するまでには至らない。従って、最近のフリ
ップチップの大型化の傾向に伴い、低温焼成セラミック
基板でも、フリップチップ実装の一層の信頼性向上が望
まれるようになってきている。
【０００５】尚、セラミック基板の実装面に厚膜ペース
トで印刷・焼成する表層抵抗体や表層導体等の表層厚膜
パターン部についても、セラミック基板との間の熱膨張
係数の差を少なくすることが表層厚膜パターン部の信頼
性向上につながる。一般に、ＲｕＯ2 系抵抗体ペースト
で形成される表層抵抗体の熱膨張係数は５．５〜７．５
×１０-6／ｄｅｇであり、Ａｇ，Ｃｕ，Ａｕ，Ａｇ／Ｐ
ｄ等の低導電損失の導体ペーストで形成される表層導体
の熱膨張係数は、一般に１４〜２０×１０-6／ｄｅｇで
あり、いずれも、半導体チップの熱膨張係数とは大きく
異なる。
トで印刷・焼成する表層抵抗体や表層導体等の表層厚膜
パターン部についても、セラミック基板との間の熱膨張
係数の差を少なくすることが表層厚膜パターン部の信頼
性向上につながる。一般に、ＲｕＯ2 系抵抗体ペースト
で形成される表層抵抗体の熱膨張係数は５．５〜７．５
×１０-6／ｄｅｇであり、Ａｇ，Ｃｕ，Ａｕ，Ａｇ／Ｐ
ｄ等の低導電損失の導体ペーストで形成される表層導体
の熱膨張係数は、一般に１４〜２０×１０-6／ｄｅｇで
あり、いずれも、半導体チップの熱膨張係数とは大きく
異なる。
【０００６】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、フリップチップや表
層厚膜パターン部等、セラミック基板の実装面に接合さ
れる回路要素の信頼性を向上することができるセラミッ
ク回路基板を提供することにある。
たものであり、従ってその目的は、フリップチップや表
層厚膜パターン部等、セラミック基板の実装面に接合さ
れる回路要素の信頼性を向上することができるセラミッ
ク回路基板を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１のセラミック回路基板は、セラミ
ック基板の実装面に、該セラミック基板と異なる熱膨張
係数のセラミック層を有する構成となっている。この構
成では、セラミック基板の実装面に接合される回路要素
（フリップチップ等）の熱膨張係数とセラミック基板の
熱膨張係数との差が大きくても、両者間にその中間的な
熱膨張係数のセラミック層を介在させることで、当該回
路要素の接合部に生じる残留応力や熱応力を該セラミッ
ク層によって緩和できる。
に、本発明の請求項１のセラミック回路基板は、セラミ
ック基板の実装面に、該セラミック基板と異なる熱膨張
係数のセラミック層を有する構成となっている。この構
成では、セラミック基板の実装面に接合される回路要素
（フリップチップ等）の熱膨張係数とセラミック基板の
熱膨張係数との差が大きくても、両者間にその中間的な
熱膨張係数のセラミック層を介在させることで、当該回
路要素の接合部に生じる残留応力や熱応力を該セラミッ
ク層によって緩和できる。
【０００８】この場合、請求項２のように、前記セラミ
ック層を、セラミック基板の実装面に部分的に形成し、
熱膨張係数が異なる複数種の回路要素を、前記セラミッ
ク層とそれ以外のセラミック基板の実装面のうち、熱膨
張係数が近い方に配置するようにすることが好ましい。
このようにすれば、熱膨張係数が異なる複数種の回路要
素を１つのセラミック基板に配置する場合でも、各々の
回路要素とその接合面との熱膨張係数の差を少なくする
ように配置することができ、良好な接合性を得ることが
できる。しかも、セラミック基板に部分的にセラミック
層を設けるだけであるので、セラミック層を基板全面に
設ける場合と比較して、焼成時にセラミック層とセラミ
ック基板との間に発生する応力も小さくできる（この応
力が大きいとセラミック基板に反りが発生する）。
ック層を、セラミック基板の実装面に部分的に形成し、
熱膨張係数が異なる複数種の回路要素を、前記セラミッ
ク層とそれ以外のセラミック基板の実装面のうち、熱膨
張係数が近い方に配置するようにすることが好ましい。
このようにすれば、熱膨張係数が異なる複数種の回路要
素を１つのセラミック基板に配置する場合でも、各々の
回路要素とその接合面との熱膨張係数の差を少なくする
ように配置することができ、良好な接合性を得ることが
できる。しかも、セラミック基板に部分的にセラミック
層を設けるだけであるので、セラミック層を基板全面に
設ける場合と比較して、焼成時にセラミック層とセラミ
ック基板との間に発生する応力も小さくできる（この応
力が大きいとセラミック基板に反りが発生する）。
【０００９】更に、請求項３のように、前記セラミック
層の熱膨張係数を、前記セラミック基板の熱膨張係数よ
りも小さく且つ該セラミック層に実装する半導体チップ
の熱膨張係数よりも大きく設定することが好ましい。こ
のようにすれば、セラミック基板と半導体チップとの熱
膨張係数の差が大きくても、両者間にその中間的な熱膨
張係数のセラミック層を介在させることで、半導体のベ
アチップを直接実装するフリップチップ実装が可能とな
る。
層の熱膨張係数を、前記セラミック基板の熱膨張係数よ
りも小さく且つ該セラミック層に実装する半導体チップ
の熱膨張係数よりも大きく設定することが好ましい。こ
のようにすれば、セラミック基板と半導体チップとの熱
膨張係数の差が大きくても、両者間にその中間的な熱膨
張係数のセラミック層を介在させることで、半導体のベ
アチップを直接実装するフリップチップ実装が可能とな
る。
【００１０】ところで、セラミック基板とセラミック層
との熱膨張係数の差が大きいと、焼成時の応力によって
セラミック基板が反ったり、セラミック層が剥がれてし
まうおそれがある。
との熱膨張係数の差が大きいと、焼成時の応力によって
セラミック基板が反ったり、セラミック層が剥がれてし
まうおそれがある。
【００１１】この対策として、請求項４のように、セラ
ミック基板とセラミック層との熱膨張係数の差を１．５
×１０-6／ｄｅｇ以下に設定することが好ましい。この
ようにすれば、焼成時のセラミック基板の反りやセラミ
ック層の剥がれを抑えることができる。
ミック基板とセラミック層との熱膨張係数の差を１．５
×１０-6／ｄｅｇ以下に設定することが好ましい。この
ようにすれば、焼成時のセラミック基板の反りやセラミ
ック層の剥がれを抑えることができる。
【００１２】また、セラミック層は、焼成後のセラミッ
ク基板に後付けで焼成しても良いが、請求項５のよう
に、セラミック基板とセラミック層とを同時焼成しても
良い。このようにすれば、焼成工程数が増えずに済み、
生産性が低下せずに済む。
ク基板に後付けで焼成しても良いが、請求項５のよう
に、セラミック基板とセラミック層とを同時焼成しても
良い。このようにすれば、焼成工程数が増えずに済み、
生産性が低下せずに済む。
【００１３】また、本発明を低温焼成セラミック基板に
適用する場合には、請求項６のように、セラミック基板
を、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス
粉末とアルミナ粉末との混合物よりなる低温焼成セラミ
ック材料により形成し、セラミック層を、前記低温焼成
セラミック材料に対してＢｉ2 Ｏ3 を外掛けで０．５〜
１５重量％配合した低温焼成セラミック材料により形成
しても良い。後述する表１，表２に示すように、Ｂｉ2
Ｏ3 を含まない低温焼成セラミックの熱膨張係数は、
５．２〜５．７×１０-6／ｄｅｇであるのに対し、Ｂｉ
2 Ｏ3 を外掛けで０．５〜１５重量％を含む低温焼成セ
ラミックの熱膨張係数は、４．６〜５．０×１０-6／ｄ
ｅｇであり、Ｓｉの熱膨張係数（３．５×１０-6／ｄｅ
ｇ）に近くなる。これにより、低温焼成セラミックの利
点の１つである低熱膨張係数の特長を更に向上でき、フ
リップチップ実装の信頼性を向上できる。
適用する場合には、請求項６のように、セラミック基板
を、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス
粉末とアルミナ粉末との混合物よりなる低温焼成セラミ
ック材料により形成し、セラミック層を、前記低温焼成
セラミック材料に対してＢｉ2 Ｏ3 を外掛けで０．５〜
１５重量％配合した低温焼成セラミック材料により形成
しても良い。後述する表１，表２に示すように、Ｂｉ2
Ｏ3 を含まない低温焼成セラミックの熱膨張係数は、
５．２〜５．７×１０-6／ｄｅｇであるのに対し、Ｂｉ
2 Ｏ3 を外掛けで０．５〜１５重量％を含む低温焼成セ
ラミックの熱膨張係数は、４．６〜５．０×１０-6／ｄ
ｅｇであり、Ｓｉの熱膨張係数（３．５×１０-6／ｄｅ
ｇ）に近くなる。これにより、低温焼成セラミックの利
点の１つである低熱膨張係数の特長を更に向上でき、フ
リップチップ実装の信頼性を向上できる。
【００１４】
［第１の実施形態］まず、図１に基づいて本発明の第１
の実施形態における低温焼成セラミック回路基板の構成
例を説明する。低温焼成セラミック基板１１は、複数枚
の低温焼成セラミックのグリーンシート１２を積層・熱
圧着して８００〜１０００℃で焼成したものである。
の実施形態における低温焼成セラミック回路基板の構成
例を説明する。低温焼成セラミック基板１１は、複数枚
の低温焼成セラミックのグリーンシート１２を積層・熱
圧着して８００〜１０００℃で焼成したものである。
【００１５】低温焼成セラミックのグリーンシート１２
は、次のような手順で製造される。まず、ＣａＯ：１０
〜５５重量％、ＳｉＯ2 ：４５〜７０重量％、Ａｌ2 Ｏ
3 ：０〜３０重量％、不純物：０〜１０重量％及び外掛
けでＢ2 Ｏ3 ：５〜２０重量％を含む混合物を１４５０
℃で溶融してガラス化した後、水中で急冷し、これを粉
砕してＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラ
ス粉末を作製する。このガラス粉末５０〜６５重量％
（好ましくは６０重量％）と、不純物が０〜１０重量％
のＡｌ2 Ｏ3 粉末５０〜３５重量％（好ましくは４０重
量％）とを混合して低温焼成セラミック粉末を作製し、
この低温焼成セラミック粉末に溶剤（例えばトルエン、
キシレン）、バインダー樹脂（例えばアクリル樹脂）及
び可塑剤を加え、十分に混練してスラリーを作製し、通
常のドクターブレード法を用いてグリーンシートを作製
する。
は、次のような手順で製造される。まず、ＣａＯ：１０
〜５５重量％、ＳｉＯ2 ：４５〜７０重量％、Ａｌ2 Ｏ
3 ：０〜３０重量％、不純物：０〜１０重量％及び外掛
けでＢ2 Ｏ3 ：５〜２０重量％を含む混合物を１４５０
℃で溶融してガラス化した後、水中で急冷し、これを粉
砕してＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラ
ス粉末を作製する。このガラス粉末５０〜６５重量％
（好ましくは６０重量％）と、不純物が０〜１０重量％
のＡｌ2 Ｏ3 粉末５０〜３５重量％（好ましくは４０重
量％）とを混合して低温焼成セラミック粉末を作製し、
この低温焼成セラミック粉末に溶剤（例えばトルエン、
キシレン）、バインダー樹脂（例えばアクリル樹脂）及
び可塑剤を加え、十分に混練してスラリーを作製し、通
常のドクターブレード法を用いてグリーンシートを作製
する。
【００１６】このグリーンシートを所定寸法に切断し、
その所定位置にビアホール（図示せず）を打ち抜いて、
各層のグリーンシート１２を形成する。そして、各層の
グリーンシート１２のビアホールにＡｇ、Ａｇ／Ｐｄ、
Ａｇ／Ｐｔ等のＡｇ系導体ペーストを充填し、これと同
じ組成のＡｇ系導体ペーストを使用して内層のグリーン
シート１２に内層導体パターン１３をスクリーン印刷
し、最上層（表層）のグリーンシート１２に表層導体パ
ターン１４をスクリーン印刷する。この際、使用する導
体ペーストとして、Ａｇ系導体ペーストに代えて、Ｃ
ｕ、Ａｕ等、他の低融点金属を用いても良い。
その所定位置にビアホール（図示せず）を打ち抜いて、
各層のグリーンシート１２を形成する。そして、各層の
グリーンシート１２のビアホールにＡｇ、Ａｇ／Ｐｄ、
Ａｇ／Ｐｔ等のＡｇ系導体ペーストを充填し、これと同
じ組成のＡｇ系導体ペーストを使用して内層のグリーン
シート１２に内層導体パターン１３をスクリーン印刷
し、最上層（表層）のグリーンシート１２に表層導体パ
ターン１４をスクリーン印刷する。この際、使用する導
体ペーストとして、Ａｇ系導体ペーストに代えて、Ｃ
ｕ、Ａｕ等、他の低融点金属を用いても良い。
【００１７】更に、最上層のグリーンシート１２には、
半導体チップ１５を搭載する部位に低温焼成セラミック
の熱膨張係数と半導体チップ１５の熱膨張係数の中間的
な熱膨張係数のセラミック層１６をスクリーン印刷して
形成する。このセラミック層１６の組成は、上述したグ
リーンシート１２と同じ組成の低温焼成セラミック材料
に対してＢｉ2 Ｏ3 を外掛けで０．５〜１５重量％配合
したものであり、この低温焼成セラミック材料にバイン
ダー樹脂（エチルセルローズ又はポリビニルブチラー
ル）と溶剤を加え、十分に混練して作製した低温焼成セ
ラミック材料のペーストを最上層のグリーンシート１２
の所定位置に部分的にスクリーン印刷してセラミック層
１６を形成する。このセラミック層１６の表面には、半
導体チップ１５（フリップチップ）を接続するためのパ
ッド１７をＡｇ系導体ペーストでスクリーン印刷する。
尚、このセラミック層１６には、各パッド１７を導体パ
ターン１３，１４に接続するためのビア導体（図示せ
ず）が予めＡｇ系導体ペーストでスクリーン印刷されて
いる。
半導体チップ１５を搭載する部位に低温焼成セラミック
の熱膨張係数と半導体チップ１５の熱膨張係数の中間的
な熱膨張係数のセラミック層１６をスクリーン印刷して
形成する。このセラミック層１６の組成は、上述したグ
リーンシート１２と同じ組成の低温焼成セラミック材料
に対してＢｉ2 Ｏ3 を外掛けで０．５〜１５重量％配合
したものであり、この低温焼成セラミック材料にバイン
ダー樹脂（エチルセルローズ又はポリビニルブチラー
ル）と溶剤を加え、十分に混練して作製した低温焼成セ
ラミック材料のペーストを最上層のグリーンシート１２
の所定位置に部分的にスクリーン印刷してセラミック層
１６を形成する。このセラミック層１６の表面には、半
導体チップ１５（フリップチップ）を接続するためのパ
ッド１７をＡｇ系導体ペーストでスクリーン印刷する。
尚、このセラミック層１６には、各パッド１７を導体パ
ターン１３，１４に接続するためのビア導体（図示せ
ず）が予めＡｇ系導体ペーストでスクリーン印刷されて
いる。
【００１８】以上のような印刷工程の終了後、各層のグ
リーンシート１２を積層し、これを例えば８０〜１５０
℃（好ましくは１１０℃）、５０〜２５０ｋｇ／ｃｍ2
の条件で熱圧着して一体化する。そして、この積層体を
基板焼成温度である８００〜１０００℃（好ましくは９
００℃）で、２０分ホールドの条件で焼成し、低温焼成
セラミック基板１１とセラミック層１６とを同時焼成す
る。この焼成過程で、セラミック層１６に含まれるＢｉ
2 Ｏ3 の一部が表層のグリーンシート１２に拡散し、セ
ラミック層１６の周辺に中間的な熱膨張係数のセラミッ
クを形成する。これにより、低温焼成セラミック基板１
１とセラミック層１６との間の熱膨張係数が連続的に変
化し、焼成時の応力を緩和して、低温焼成セラミック基
板１１の反りを防ぐ。
リーンシート１２を積層し、これを例えば８０〜１５０
℃（好ましくは１１０℃）、５０〜２５０ｋｇ／ｃｍ2
の条件で熱圧着して一体化する。そして、この積層体を
基板焼成温度である８００〜１０００℃（好ましくは９
００℃）で、２０分ホールドの条件で焼成し、低温焼成
セラミック基板１１とセラミック層１６とを同時焼成す
る。この焼成過程で、セラミック層１６に含まれるＢｉ
2 Ｏ3 の一部が表層のグリーンシート１２に拡散し、セ
ラミック層１６の周辺に中間的な熱膨張係数のセラミッ
クを形成する。これにより、低温焼成セラミック基板１
１とセラミック層１６との間の熱膨張係数が連続的に変
化し、焼成時の応力を緩和して、低温焼成セラミック基
板１１の反りを防ぐ。
【００１９】この後、低温焼成セラミック基板１１の上
面に、ＲｕＯ2 系抵抗体ペーストを用いて表層抵抗体１
８をスクリーン印刷し、この表層抵抗体１８上に、オー
バーコートペーストを用いてオーバーコート（図示せ
ず）をスクリーン印刷する。この後、この低温焼成セラ
ミック基板１１を上記基板焼成温度よりも僅かに低い温
度（例えば８９０℃）で、１０分ホールドの条件で表層
抵抗体１８とオーバーコートを焼成する。これにて、低
温焼成セラミック基板１１の製造が完了する。
面に、ＲｕＯ2 系抵抗体ペーストを用いて表層抵抗体１
８をスクリーン印刷し、この表層抵抗体１８上に、オー
バーコートペーストを用いてオーバーコート（図示せ
ず）をスクリーン印刷する。この後、この低温焼成セラ
ミック基板１１を上記基板焼成温度よりも僅かに低い温
度（例えば８９０℃）で、１０分ホールドの条件で表層
抵抗体１８とオーバーコートを焼成する。これにて、低
温焼成セラミック基板１１の製造が完了する。
【００２０】この後、この低温焼成セラミック基板１１
に半導体チップ１５をフリップチップ実装する場合に
は、低温焼成セラミック基板１１のセラミック層１６の
パッド１７に、半導体チップ１５の下面の電極をＡｇエ
ポキシ１９又は半田バンプによって接続する。
に半導体チップ１５をフリップチップ実装する場合に
は、低温焼成セラミック基板１１のセラミック層１６の
パッド１７に、半導体チップ１５の下面の電極をＡｇエ
ポキシ１９又は半田バンプによって接続する。
【００２１】本発明者は、次の表１に示す３種類の組成
Ａ，Ｂ，Ｃの低温焼成セラミックの熱膨張係数を測定し
た。
Ａ，Ｂ，Ｃの低温焼成セラミックの熱膨張係数を測定し
た。
【００２２】
【表１】
【００２３】この表１においてガラス粉末の各成分（Ｃ
ａＯ，Ａｌ2 Ｏ3 ，ＳｉＯ2 ，Ｂ2Ｏ3 ）の重量比は、
低温焼成セラミックに対する重量比で表されている。組
成Ａは、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガ
ラス粉末６０重量％とＡｌ2 Ｏ3 粉末４０重量％との混
合物であり、熱膨張係数は５．５×１０-6／ｄｅｇであ
る。
ａＯ，Ａｌ2 Ｏ3 ，ＳｉＯ2 ，Ｂ2Ｏ3 ）の重量比は、
低温焼成セラミックに対する重量比で表されている。組
成Ａは、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガ
ラス粉末６０重量％とＡｌ2 Ｏ3 粉末４０重量％との混
合物であり、熱膨張係数は５．５×１０-6／ｄｅｇであ
る。
【００２４】組成Ｂは、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2
−Ｂ2 Ｏ3 系ガラス粉末５５重量％とＡｌ2 Ｏ3 粉末４
５重量％との混合物であり、熱膨張係数は５．７×１０
-6／ｄｅｇである。
−Ｂ2 Ｏ3 系ガラス粉末５５重量％とＡｌ2 Ｏ3 粉末４
５重量％との混合物であり、熱膨張係数は５．７×１０
-6／ｄｅｇである。
【００２５】組成Ｃは、ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2
−Ｂ2 Ｏ3 系ガラス粉末６５重量％とＡｌ2 Ｏ3 粉末３
５重量％との混合物であり、熱膨張係数は５．２×１０
-6／ｄｅｇである。これらの組成Ａ，Ｂ，Ｃの低温焼成
セラミックの熱膨張係数は、アルミナ基板の熱膨張係数
（７．０×１０-6／ｄｅｇ）と比較すれば、いずれも小
さい。
−Ｂ2 Ｏ3 系ガラス粉末６５重量％とＡｌ2 Ｏ3 粉末３
５重量％との混合物であり、熱膨張係数は５．２×１０
-6／ｄｅｇである。これらの組成Ａ，Ｂ，Ｃの低温焼成
セラミックの熱膨張係数は、アルミナ基板の熱膨張係数
（７．０×１０-6／ｄｅｇ）と比較すれば、いずれも小
さい。
【００２６】更に、本発明者は、セラミック層１６を形
成する低温焼成セラミック材料の組成と熱膨張係数との
関係を評価する試験を行ったので、その試験結果を次の
表２に示す。
成する低温焼成セラミック材料の組成と熱膨張係数との
関係を評価する試験を行ったので、その試験結果を次の
表２に示す。
【００２７】
【表２】
【００２８】この表２は、前記表１の各組成Ａ，Ｂ，Ｃ
の低温焼成セラミックにＢｉ2 Ｏ3を添加した場合、Ｂ
ｉ2 Ｏ3 の添加量によって熱膨張係数がどの程度変化す
るかを測定したものである。この測定結果から、Ｂｉ2
Ｏ3 の添加量が外掛けで０．５〜１５重量％であれば、
いずれの組成でも、熱膨張係数が５．０×１０-6／ｄｅ
ｇ以下となり、Ｂｉ2 Ｏ3 を含まない低温焼成セラミッ
クよりも熱膨張係数が小さくなる。
の低温焼成セラミックにＢｉ2 Ｏ3を添加した場合、Ｂ
ｉ2 Ｏ3 の添加量によって熱膨張係数がどの程度変化す
るかを測定したものである。この測定結果から、Ｂｉ2
Ｏ3 の添加量が外掛けで０．５〜１５重量％であれば、
いずれの組成でも、熱膨張係数が５．０×１０-6／ｄｅ
ｇ以下となり、Ｂｉ2 Ｏ3 を含まない低温焼成セラミッ
クよりも熱膨張係数が小さくなる。
【００２９】本発明者は、低温焼成セラミック基板１１
のセラミック層１６に実装する半導体チップ１５の接合
信頼性を評価するために、前記組成Ａの低温焼成セラミ
ックにＢｉ2 Ｏ3 を添加して作ったペーストで低温焼成
セラミック基板１１の表層にセラミック層１６を印刷
し、これを焼成した後、このセラミック層１６上に半導
体チップ１５をＡｇエポキシ１９で実装して、温度サイ
クル試験（−５５℃３０分／＋１５０℃３０分：１００
サイクル）を行い、チップ接合部の故障率を測定したの
で、その測定結果を次の表３に示す。
のセラミック層１６に実装する半導体チップ１５の接合
信頼性を評価するために、前記組成Ａの低温焼成セラミ
ックにＢｉ2 Ｏ3 を添加して作ったペーストで低温焼成
セラミック基板１１の表層にセラミック層１６を印刷
し、これを焼成した後、このセラミック層１６上に半導
体チップ１５をＡｇエポキシ１９で実装して、温度サイ
クル試験（−５５℃３０分／＋１５０℃３０分：１００
サイクル）を行い、チップ接合部の故障率を測定したの
で、その測定結果を次の表３に示す。
【００３０】
【表３】
【００３１】この表３の試験結果から明らかなように、
Ｂｉ2 Ｏ3 の添加量が０重量％（セラミック層１６が無
い場合と実質的に同じ）の場合には、故障率が０．５％
であるが、Ｂｉ2 Ｏ3 の添加量が外掛けで０．５〜１５
重量％であれば、熱膨張係数が４．９×１０-6／ｄｅｇ
以下となり、半導体チップ１５（Ｓｉ）の熱膨張係数
（３．５×１０-6／ｄｅｇ）に近くなるため、故障率が
０％であり、極めて高い接合信頼性が得られる。Ｂｉ2
Ｏ3 の添加量が外掛けで２０重量％以上になるとＳｉと
の熱膨張係数の差が大きくなるため、故障率が０．２％
以上となり、接合信頼性が低下する。従って、十分な接
合信頼性を確保するには、Ｂｉ2 Ｏ3 の添加量を外掛け
で０．５〜１５重量％の範囲内に設定することが好まし
い。この場合、セラミック層１６とＳｉとの熱膨張係数
の差が１．２〜１．４×１０-6／ｄｅｇであるが、この
程度の差であれば、チップ接合部（Ａｇエポキシ１９）
の弾性によって残留応力や熱応力を十分に緩和でき、故
障率を０％に維持できる。
Ｂｉ2 Ｏ3 の添加量が０重量％（セラミック層１６が無
い場合と実質的に同じ）の場合には、故障率が０．５％
であるが、Ｂｉ2 Ｏ3 の添加量が外掛けで０．５〜１５
重量％であれば、熱膨張係数が４．９×１０-6／ｄｅｇ
以下となり、半導体チップ１５（Ｓｉ）の熱膨張係数
（３．５×１０-6／ｄｅｇ）に近くなるため、故障率が
０％であり、極めて高い接合信頼性が得られる。Ｂｉ2
Ｏ3 の添加量が外掛けで２０重量％以上になるとＳｉと
の熱膨張係数の差が大きくなるため、故障率が０．２％
以上となり、接合信頼性が低下する。従って、十分な接
合信頼性を確保するには、Ｂｉ2 Ｏ3 の添加量を外掛け
で０．５〜１５重量％の範囲内に設定することが好まし
い。この場合、セラミック層１６とＳｉとの熱膨張係数
の差が１．２〜１．４×１０-6／ｄｅｇであるが、この
程度の差であれば、チップ接合部（Ａｇエポキシ１９）
の弾性によって残留応力や熱応力を十分に緩和でき、故
障率を０％に維持できる。
【００３２】ところで、低温焼成セラミック基板１１と
セラミック層１６との熱膨張係数の差が大きいと、焼成
時の応力によって低温焼成セラミック基板１１が反った
り、セラミック層１６が剥がれてしまうおそれがある。
セラミック層１６との熱膨張係数の差が大きいと、焼成
時の応力によって低温焼成セラミック基板１１が反った
り、セラミック層１６が剥がれてしまうおそれがある。
【００３３】上述したように、Ｂｉ2 Ｏ3 の添加量を外
掛けで０．５〜１５重量％の範囲内に設定すると、セラ
ミック層１６の熱膨張係数が４．６〜５．０×１０-6／
ｄｅｇ（表２参照）となり、セラミック層１６と低温焼
成セラミック基板１１との熱膨張係数の差が０．９×１
０-6／ｄｅｇ以下となる。この程度の熱膨張係数の差で
あれば、焼成時のＢｉ2 Ｏ3 の拡散によってセラミック
層１６の周辺に中間的な熱膨張係数のセラミックを形成
することで、焼成時の応力を十分に緩和でき、低温焼成
セラミック基板１１の反りやセラミック層１６の剥がれ
を十分に抑えることができる。一般には、セラミック層
１６と低温焼成セラミック基板１１との熱膨張係数の差
が１．５×１０-6／ｄｅｇ以下であれば、低温焼成セラ
ミック基板１１の反りやセラミック層１６の剥がれを十
分に抑えることができる。
掛けで０．５〜１５重量％の範囲内に設定すると、セラ
ミック層１６の熱膨張係数が４．６〜５．０×１０-6／
ｄｅｇ（表２参照）となり、セラミック層１６と低温焼
成セラミック基板１１との熱膨張係数の差が０．９×１
０-6／ｄｅｇ以下となる。この程度の熱膨張係数の差で
あれば、焼成時のＢｉ2 Ｏ3 の拡散によってセラミック
層１６の周辺に中間的な熱膨張係数のセラミックを形成
することで、焼成時の応力を十分に緩和でき、低温焼成
セラミック基板１１の反りやセラミック層１６の剥がれ
を十分に抑えることができる。一般には、セラミック層
１６と低温焼成セラミック基板１１との熱膨張係数の差
が１．５×１０-6／ｄｅｇ以下であれば、低温焼成セラ
ミック基板１１の反りやセラミック層１６の剥がれを十
分に抑えることができる。
【００３４】次に、表層抵抗体１８の信頼性について考
察する。一般に、焼成後の表層抵抗体１８は、抵抗値が
ばらついているので、焼成後に表層抵抗体１８をレーザ
トリミング法等でトリミングして抵抗値を調整するよう
にしているが、トリミング時の熱歪により表層抵抗体１
８にマイクロクラックが入ることがあり、このマイクロ
クラックが実使用環境下で徐々に進行して抵抗値が経時
変化し、回路の信頼性を低下させるおそれがある。この
マイクロクラックの進行は、表層抵抗体１８に引張応力
が作用している状態で発生しやすい。従って、マイクロ
クラックの進行を防ぐには、表層抵抗体１８に圧縮力が
加わるように、低温焼成セラミック基板１１の熱膨張係
数＞表層抵抗体１８の熱膨張係数の関係に設定すること
が望ましい。
察する。一般に、焼成後の表層抵抗体１８は、抵抗値が
ばらついているので、焼成後に表層抵抗体１８をレーザ
トリミング法等でトリミングして抵抗値を調整するよう
にしているが、トリミング時の熱歪により表層抵抗体１
８にマイクロクラックが入ることがあり、このマイクロ
クラックが実使用環境下で徐々に進行して抵抗値が経時
変化し、回路の信頼性を低下させるおそれがある。この
マイクロクラックの進行は、表層抵抗体１８に引張応力
が作用している状態で発生しやすい。従って、マイクロ
クラックの進行を防ぐには、表層抵抗体１８に圧縮力が
加わるように、低温焼成セラミック基板１１の熱膨張係
数＞表層抵抗体１８の熱膨張係数の関係に設定すること
が望ましい。
【００３５】一般に、表層抵抗体１８を形成するＲｕＯ
2 系抵抗体ペーストは、ＲｕＯ2 粉末（熱膨張係数：
６．０×１０-6／ｄｅｇ）とガラス粉末との混合物であ
るため、熱膨張係数の小さいガラス粉末を使用しても、
表層抵抗体１８の熱膨張係数を５．０×１０-6／ｄｅｇ
より小さくするのは困難である。従って、表層抵抗体１
８を形成する部分のセラミックは、５．０×１０-6／ｄ
ｅｇ以上の熱膨張係数が望ましい。この観点から、上記
実施形態では、低温焼成セラミック基板１１の表面に表
層抵抗体１８を形成している。
2 系抵抗体ペーストは、ＲｕＯ2 粉末（熱膨張係数：
６．０×１０-6／ｄｅｇ）とガラス粉末との混合物であ
るため、熱膨張係数の小さいガラス粉末を使用しても、
表層抵抗体１８の熱膨張係数を５．０×１０-6／ｄｅｇ
より小さくするのは困難である。従って、表層抵抗体１
８を形成する部分のセラミックは、５．０×１０-6／ｄ
ｅｇ以上の熱膨張係数が望ましい。この観点から、上記
実施形態では、低温焼成セラミック基板１１の表面に表
層抵抗体１８を形成している。
【００３６】尚、Ｂｉ2 Ｏ3 を含むセラミック層１６の
熱膨張係数の影響を受けないように、表層抵抗体１８は
セラミック層１６より０．５ｍｍ以上（好ましくは１ｍ
ｍ以上）の距離をおくのが良い。
熱膨張係数の影響を受けないように、表層抵抗体１８は
セラミック層１６より０．５ｍｍ以上（好ましくは１ｍ
ｍ以上）の距離をおくのが良い。
【００３７】本発明者は、この表層抵抗体１８の信頼性
を評価するために、次のような試験を行った。図２に示
すように、低温焼成セラミック基板２１（熱膨張係数：
５．５×１０-6／ｄｅｇ）の表面に、抵抗体電極用のＡ
ｇ導体２２を２ｍｍ間隔で印刷・焼成し、更に、その上
から、熱膨張係数が５．３×１０-6／ｄｅｇの表層抵抗
体２３（幅１ｍｍ）を印刷・焼成した。この後、表層抵
抗体２３をレーザトリミングして、その抵抗値を初期値
の２倍の値に調整した後、温度サイクル試験（−５５℃
３０分／＋１５０℃３０分：１００サイクル）を行い、
表層抵抗体２３の抵抗値の変化率を測定した。この測定
をサンプル数１００個について行ったところ、次の表４
の結果が得られた。
を評価するために、次のような試験を行った。図２に示
すように、低温焼成セラミック基板２１（熱膨張係数：
５．５×１０-6／ｄｅｇ）の表面に、抵抗体電極用のＡ
ｇ導体２２を２ｍｍ間隔で印刷・焼成し、更に、その上
から、熱膨張係数が５．３×１０-6／ｄｅｇの表層抵抗
体２３（幅１ｍｍ）を印刷・焼成した。この後、表層抵
抗体２３をレーザトリミングして、その抵抗値を初期値
の２倍の値に調整した後、温度サイクル試験（−５５℃
３０分／＋１５０℃３０分：１００サイクル）を行い、
表層抵抗体２３の抵抗値の変化率を測定した。この測定
をサンプル数１００個について行ったところ、次の表４
の結果が得られた。
【００３８】
【表４】
【００３９】この試験で測定された表層抵抗体２３の抵
抗値の変化率は、最大値でも０．２３％と小さく、要求
値（１％以内）を十分に満たす。従って、低温焼成セラ
ミック基板２１の表面に部分的に異なる熱膨張係数のセ
ラミック層が存在していても、表層抵抗体２３の信頼性
に全く影響を及ぼさない。
抗値の変化率は、最大値でも０．２３％と小さく、要求
値（１％以内）を十分に満たす。従って、低温焼成セラ
ミック基板２１の表面に部分的に異なる熱膨張係数のセ
ラミック層が存在していても、表層抵抗体２３の信頼性
に全く影響を及ぼさない。
【００４０】尚、本実施形態（図１）では、低温焼成セ
ラミック基板１１の表面にセラミック層１６を印刷した
が、セラミック層１６と同じ組成の材料で形成したグリ
ーンシートを積層しても良い。
ラミック基板１１の表面にセラミック層１６を印刷した
が、セラミック層１６と同じ組成の材料で形成したグリ
ーンシートを積層しても良い。
【００４１】［第２の実施形態］上記第１の実施形態で
は、低温焼成セラミック基板１１の表面にセラミック層
１６を印刷したが、図３に示す第２の実施形態では、表
層のグリーンシート１２のうちの半導体チップ１５を搭
載する部位に開口部２５を形成し、この開口部２５に、
低温焼成セラミック基板１１と半導体チップ１５との中
間的な熱膨張係数のセラミック層２６を充填して焼成
し、このセラミック層２６上に半導体チップ１５を実装
する。セラミック層２６は、前記第１の実施形態と同じ
組成であり、そのペーストを印刷して形成しても良い
し、後述する第３の実施形態で用いるグリーンシートを
所定寸法に切断して開口部２５に嵌め込んでも良い。こ
れ以外の構成は、前述した第１の実施形態と同じである
ので、同一符号を付して説明を省略する。
は、低温焼成セラミック基板１１の表面にセラミック層
１６を印刷したが、図３に示す第２の実施形態では、表
層のグリーンシート１２のうちの半導体チップ１５を搭
載する部位に開口部２５を形成し、この開口部２５に、
低温焼成セラミック基板１１と半導体チップ１５との中
間的な熱膨張係数のセラミック層２６を充填して焼成
し、このセラミック層２６上に半導体チップ１５を実装
する。セラミック層２６は、前記第１の実施形態と同じ
組成であり、そのペーストを印刷して形成しても良い
し、後述する第３の実施形態で用いるグリーンシートを
所定寸法に切断して開口部２５に嵌め込んでも良い。こ
れ以外の構成は、前述した第１の実施形態と同じである
ので、同一符号を付して説明を省略する。
【００４２】尚、上記第１及び第２の実施形態では、表
層抵抗体１８を形成しているが、これを省いた構成とし
ても良いことは言うまでもない。また、１枚の低温焼成
セラミック基板１１について複数箇所にセラミック層１
６，２６を形成しても良く、また、１箇所のセラミック
層１６，２６に複数個のフリップチップを実装するよう
にしても良い。
層抵抗体１８を形成しているが、これを省いた構成とし
ても良いことは言うまでもない。また、１枚の低温焼成
セラミック基板１１について複数箇所にセラミック層１
６，２６を形成しても良く、また、１箇所のセラミック
層１６，２６に複数個のフリップチップを実装するよう
にしても良い。
【００４３】［第３の実施形態］上記第１及び第２の実
施形態では、低温焼成セラミック基板１１の表面の一部
のみにセラミック層１６，２６を形成したが、図４に示
す第３の実施形態では、低温焼成セラミック基板１１の
最上層（表層）に、低温焼成セラミック基板１１と半導
体チップ１５との中間的な熱膨張係数のグリーンシート
２７を“セラミック層”として積層することで、低温焼
成セラミック基板１１の表面全面に熱膨張係数の異なる
セラミック層２７を形成している。このセラミック層２
７の組成は前記第１の実施形態と同じである。セラミッ
ク層２７を形成するグリーンシートは、Ｂｉ2 Ｏ3 を外
掛けで０．５〜１５重量％含む低温焼成セラミック材料
に、バインダー樹脂、溶剤及び可塑剤を加えて作製した
スラリーをテープ成形したものであり、バインダー樹脂
としては、アクリル樹脂又はポリビニルブチラールを用
いれば良い。
施形態では、低温焼成セラミック基板１１の表面の一部
のみにセラミック層１６，２６を形成したが、図４に示
す第３の実施形態では、低温焼成セラミック基板１１の
最上層（表層）に、低温焼成セラミック基板１１と半導
体チップ１５との中間的な熱膨張係数のグリーンシート
２７を“セラミック層”として積層することで、低温焼
成セラミック基板１１の表面全面に熱膨張係数の異なる
セラミック層２７を形成している。このセラミック層２
７の組成は前記第１の実施形態と同じである。セラミッ
ク層２７を形成するグリーンシートは、Ｂｉ2 Ｏ3 を外
掛けで０．５〜１５重量％含む低温焼成セラミック材料
に、バインダー樹脂、溶剤及び可塑剤を加えて作製した
スラリーをテープ成形したものであり、バインダー樹脂
としては、アクリル樹脂又はポリビニルブチラールを用
いれば良い。
【００４４】この第３の実施形態では、熱膨張係数の異
なる２種類のグリーンシート１２，２７を積層して焼成
するため、通常の焼成方法では、低温焼成セラミック基
板１１が反ったり、セラミック層２７が剥がれてしまう
おそれがある。この対策として、グリーンシート１２，
２７の積層体を加圧しながら焼成すれば良い。この加圧
焼成により、低温焼成セラミック基板１１の反りやセラ
ミック層２７の剥がれを防止できる。
なる２種類のグリーンシート１２，２７を積層して焼成
するため、通常の焼成方法では、低温焼成セラミック基
板１１が反ったり、セラミック層２７が剥がれてしまう
おそれがある。この対策として、グリーンシート１２，
２７の積層体を加圧しながら焼成すれば良い。この加圧
焼成により、低温焼成セラミック基板１１の反りやセラ
ミック層２７の剥がれを防止できる。
【００４５】尚、この第３の実施形態は、基板表面に表
層抵抗体を設けない回路基板に適用することが好まし
い。表層抵抗体を設けると、基板表面の熱膨張係数＜表
層抵抗体の熱膨張係数の関係となり、表層抵抗体に引張
応力が作用して表層抵抗体にマイクロクラックが発生し
やすくなり、表層抵抗体の抵抗値の変化率が大きくなる
ためである。
層抵抗体を設けない回路基板に適用することが好まし
い。表層抵抗体を設けると、基板表面の熱膨張係数＜表
層抵抗体の熱膨張係数の関係となり、表層抵抗体に引張
応力が作用して表層抵抗体にマイクロクラックが発生し
やすくなり、表層抵抗体の抵抗値の変化率が大きくなる
ためである。
【００４６】上記第１乃至第３の各実施形態では、低温
焼成セラミック材料として、ＣａＯ−Ａｌ2 Ｏ3 −Ｓｉ
Ｏ2 −Ｂ2 Ｏ3 系ガラス粉末とアルミナ粉末との混合物
を用いたが、ＭｇＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3
系ガラス粉末とアルミナ粉末との混合物等、８００〜１
０００℃で焼成可能な他の低温焼成セラミックを用いて
も良い。
焼成セラミック材料として、ＣａＯ−Ａｌ2 Ｏ3 −Ｓｉ
Ｏ2 −Ｂ2 Ｏ3 系ガラス粉末とアルミナ粉末との混合物
を用いたが、ＭｇＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3
系ガラス粉末とアルミナ粉末との混合物等、８００〜１
０００℃で焼成可能な他の低温焼成セラミックを用いて
も良い。
【００４７】また、本発明のセラミック回路基板は、低
温焼成セラミック回路基板に限定されず、アルミナ回路
基板等、他のセラミックで形成された回路基板にも適用
可能である。
温焼成セラミック回路基板に限定されず、アルミナ回路
基板等、他のセラミックで形成された回路基板にも適用
可能である。
【００４８】
【発明の効果】以上の説明から明らかなように、本発明
の請求項１の構成によれば、セラミック基板と回路要素
（フリップチップ等）との間にその中間的な熱膨張係数
のセラミック層を介在させることができるので、当該回
路要素の接合部に生じる残留応力や熱応力をセラミック
層によって緩和できて、当該回路要素の信頼性を向上す
ることができる。
の請求項１の構成によれば、セラミック基板と回路要素
（フリップチップ等）との間にその中間的な熱膨張係数
のセラミック層を介在させることができるので、当該回
路要素の接合部に生じる残留応力や熱応力をセラミック
層によって緩和できて、当該回路要素の信頼性を向上す
ることができる。
【００４９】更に、請求項２では、前記セラミック層
を、セラミック基板の実装面に部分的に形成したので、
熱膨張係数が異なる複数種の回路要素を１つのセラミッ
ク基板に配置する場合でも、各々の回路要素とその接合
面との熱膨張係数の差を少なくするように配置すること
ができ、良好な接合性を得ることができる。
を、セラミック基板の実装面に部分的に形成したので、
熱膨張係数が異なる複数種の回路要素を１つのセラミッ
ク基板に配置する場合でも、各々の回路要素とその接合
面との熱膨張係数の差を少なくするように配置すること
ができ、良好な接合性を得ることができる。
【００５０】また、請求項３では、前記セラミック層の
熱膨張係数を、前記セラミック基板の熱膨張係数よりも
小さく且つ半導体チップの熱膨張係数よりも大きく設定
したので、該セラミック層を介して信頼性の高いフリッ
プチップ実装を行うことができる。
熱膨張係数を、前記セラミック基板の熱膨張係数よりも
小さく且つ半導体チップの熱膨張係数よりも大きく設定
したので、該セラミック層を介して信頼性の高いフリッ
プチップ実装を行うことができる。
【００５１】さらに、請求項４では、セラミック基板と
セラミック層との熱膨張係数の差を１．５×１０-6／ｄ
ｅｇ以下に設定したので、加圧焼成しなくても、焼成時
のセラミック基板の反りやセラミック層の剥がれを抑え
ることができ、セラミック回路基板の品質を向上でき
る。
セラミック層との熱膨張係数の差を１．５×１０-6／ｄ
ｅｇ以下に設定したので、加圧焼成しなくても、焼成時
のセラミック基板の反りやセラミック層の剥がれを抑え
ることができ、セラミック回路基板の品質を向上でき
る。
【００５２】また、請求項５では、セラミック基板とセ
ラミック層とを同時焼成するようにしたので、焼成工程
数が増えずに済み、品質の良いセラミック回路基板を能
率良く製造できる。
ラミック層とを同時焼成するようにしたので、焼成工程
数が増えずに済み、品質の良いセラミック回路基板を能
率良く製造できる。
【００５３】また、請求項６では、セラミック基板をＣ
ａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2Ｏ3 系ガラス粉末と
アルミナ粉末との混合物よりなる低温焼成セラミック材
料により形成し、セラミック層を、上記低温焼成セラミ
ック材料に対してＢｉ2 Ｏ3を外掛けで０．５〜１５重
量％配合した低温焼成セラミック材料により形成したの
で、セラミック基板とセラミック層との焼結性を良好に
保ちながら、低温焼成セラミックの利点の１つである低
熱膨張係数の特長を更に向上でき、フリップチップ実装
の信頼性を向上できる。
ａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2Ｏ3 系ガラス粉末と
アルミナ粉末との混合物よりなる低温焼成セラミック材
料により形成し、セラミック層を、上記低温焼成セラミ
ック材料に対してＢｉ2 Ｏ3を外掛けで０．５〜１５重
量％配合した低温焼成セラミック材料により形成したの
で、セラミック基板とセラミック層との焼結性を良好に
保ちながら、低温焼成セラミックの利点の１つである低
熱膨張係数の特長を更に向上でき、フリップチップ実装
の信頼性を向上できる。
【図１】本発明の第１の実施形態におけるセラミック回
路基板の構造を模式的に示す拡大縦断面図
路基板の構造を模式的に示す拡大縦断面図
【図２】表層抵抗体の信頼性評価試験に用いた表層抵抗
体と導体のパターンを示す拡大平面図
体と導体のパターンを示す拡大平面図
【図３】本発明の第２の実施形態におけるセラミック回
路基板の構造を模式的に示す拡大縦断面図
路基板の構造を模式的に示す拡大縦断面図
【図４】本発明の第３の実施形態におけるセラミック回
路基板の構造を模式的に示す拡大縦断面図
路基板の構造を模式的に示す拡大縦断面図
１１…低温焼成セラミック基板、１２…グリーンシー
ト、１３…内層導体パターン、１４…表層導体パター
ン、１５…半導体チップ、１６…セラミック層、１７…
パッド、１８…表層抵抗体、１９…Ａｇエポキシ、２１
…低温焼成セラミック基板、２２…Ａｇ導体、２３…表
層抵抗体、２６…セラミック層、２７…グリーンシート
（セラミック層）。
ト、１３…内層導体パターン、１４…表層導体パター
ン、１５…半導体チップ、１６…セラミック層、１７…
パッド、１８…表層抵抗体、１９…Ａｇエポキシ、２１
…低温焼成セラミック基板、２２…Ａｇ導体、２３…表
層抵抗体、２６…セラミック層、２７…グリーンシート
（セラミック層）。
Claims (6)
- 【請求項１】 セラミック基板の実装面に、該セラミッ
ク基板と異なる熱膨張係数のセラミック層を有するセラ
ミック回路基板。 - 【請求項２】 前記セラミック層は、前記セラミック基
板の実装面に部分的に形成され、熱膨張係数が異なる複
数種の回路要素を、前記セラミック層とそれ以外のセラ
ミック基板の実装面のうち、熱膨張係数が近い方に配置
したこと特徴とする請求項１に記載のセラミック回路基
板。 - 【請求項３】 前記セラミック層の熱膨張係数は、前記
セラミック基板の熱膨張係数よりも小さく且つ該セラミ
ック層に実装する半導体チップの熱膨張係数よりも大き
いことを特徴とする請求項１又は２に記載のセラミック
回路基板。 - 【請求項４】 前記セラミック基板と前記セラミック層
との熱膨張係数の差は、１．５×１０-6／ｄｅｇ以下で
あることを特徴とする請求項１乃至３のいずれかに記載
のセラミック回路基板。 - 【請求項５】 前記セラミック基板と前記セラミック層
は同時焼成されていることを特徴とする請求項１乃至４
のいずれかに記載のセラミック回路基板。 - 【請求項６】 前記セラミック基板は、ＣａＯ−Ａｌ2
Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス粉末とアルミナ粉末
との混合物よりなる低温焼成セラミック材料により形成
され、 前記セラミック層は、前記低温焼成セラミック材料に対
してＢｉ2 Ｏ3 を外掛けで０．５〜１５重量％配合した
低温焼成セラミック材料により形成されていることを特
徴とする請求項１乃至５のいずれかに記載のセラミック
回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00729797A JP3846651B2 (ja) | 1997-01-20 | 1997-01-20 | セラミック回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00729797A JP3846651B2 (ja) | 1997-01-20 | 1997-01-20 | セラミック回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209335A true JPH10209335A (ja) | 1998-08-07 |
| JP3846651B2 JP3846651B2 (ja) | 2006-11-15 |
Family
ID=11662099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00729797A Expired - Lifetime JP3846651B2 (ja) | 1997-01-20 | 1997-01-20 | セラミック回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3846651B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006151727A (ja) * | 2004-11-26 | 2006-06-15 | Sekisui Chem Co Ltd | 焼成体の製造方法 |
| JP2006206378A (ja) * | 2005-01-28 | 2006-08-10 | Murata Mfg Co Ltd | セラミック原料組成物およびセラミック回路部品 |
| CN114956868A (zh) * | 2021-02-27 | 2022-08-30 | Oppo广东移动通信有限公司 | 陶瓷壳体、制备方法及电子设备 |
-
1997
- 1997-01-20 JP JP00729797A patent/JP3846651B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006151727A (ja) * | 2004-11-26 | 2006-06-15 | Sekisui Chem Co Ltd | 焼成体の製造方法 |
| JP2006206378A (ja) * | 2005-01-28 | 2006-08-10 | Murata Mfg Co Ltd | セラミック原料組成物およびセラミック回路部品 |
| CN114956868A (zh) * | 2021-02-27 | 2022-08-30 | Oppo广东移动通信有限公司 | 陶瓷壳体、制备方法及电子设备 |
| CN114956868B (zh) * | 2021-02-27 | 2024-04-02 | Oppo广东移动通信有限公司 | 陶瓷壳体、制备方法及电子设备 |
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| Publication number | Publication date |
|---|---|
| JP3846651B2 (ja) | 2006-11-15 |
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