JPH10209395A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンタクト抵抗のばらつきを小さくすると共
にストレージノードと基板間の電気的耐圧を確保し、且
つ、電気的容量値を確保できるようにする。 【解決手段】 キャパシタセル１０は、円柱状の多結晶
シリコンよりなるストレージノード１２とＳｉ₃ Ｎ₄ よ
りなる容量絶縁膜１３とアルミニウムよりなる上部電極
１４とからなる。ストレージノード１２は、濃度が４×
１０²⁰ｃｍ^-3に制御されるリンがドープされた多結晶シ
リコンよりなるストレージノード１２の底部１２ａと、
濃度が１×１０²⁰ｃｍ^-3に制御されるリンがドープされ
た多結晶シリコンよりなるストレージノード１２の内部
１２ｂと、濃度が７×１０²⁰ｃｍ^-3に制御されるリンが
ドープされた多結晶シリコンよりなるストレージノード
１２の上部１２ｃと、濃度が７×１０²⁰ｃｍ^-3に制御さ
れるリンがドープされた多結晶シリコン層のストレージ
ノード１２の側部１２ｄとからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、スタックトキャパシタセ
ルを有する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体素子は、加工精度の微細化や高集
積化によって、その性能と機能とを向上させている。素
子寸法の微細化は膜厚方向の微細化を伴う必要がある
が、実際には、素子の電気的特性や信頼性を悪化させる
こともある。

【０００３】半導体記憶容量素子においては、微細化と
共に記憶素子のストレージノードの表面積が小さくなる
ため、電気容量値のばらつきが生じやすくなる。

【０００４】この現象を図４に示す従来の半導体記憶装
置のストレージノードを示す断面図を参照しながら説明
する。

【０００５】図４において、１００はシリコンよりなる
基板１０１の上に形成された円柱状のキャパシタセルで
ある。キャパシタセル１００は、多結晶シリコンよりな
るストレージノード１０２とＳｉ₃ Ｎ₄ よりなる容量絶
縁膜１０３とアルミニウムよりなる上部電極１０４とか
ら構成されている。１０７はストレージノード１０２と
基板１０１とが接合する界面の基板コンタクト部であ
る。１０１ａはストレージノード１０２から基板１０１
に不純物のリンが拡散してなるｎ型拡散層である。１０
５は多結晶シリコンよりなる記憶素子と異なる他の素子
であるＦＥＴのゲート電極であり、１０６はゲート電極
１０５と、基板１０１、上部電極１０４及びストレージ
ノード１０２とをそれぞれ絶縁する絶縁性酸化膜であ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置は、微細化が進むにつれて基板コン
タクト部１０７の多結晶シリコンの不純物濃度が小さい
とコンタクト抵抗のばらつきが大きくなり、基板コンタ
クト部１０７の多結晶シリコンの不純物濃度が大きいと
ストレージノード１０２と基板１０１の間の電気的耐圧
が小さくなるという問題を有している。

【０００７】また、基板コンタクト部１０２ａの不純物
濃度を最適化してストレージノード１０２を形成する
と、上部電極１０４に電圧を印加してもストレージノー
ド１０２に十分な多数キャリアが確保できないため、ス
トレージノード１０２の多結晶シリコンが空乏化してし
まうので、電気的容量値が小さくなり、その結果、記憶
装置としての信頼性が低下する。

【０００８】前記の問題に鑑み、本発明の目的は、コン
タクト抵抗のばらつきを小さくすると共にストレージノ
ードと基板間の電気的耐圧を確保し、且つ、電気的容量
値を確保できるようにするものである。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ストレージノードにおける基板コンタク
ト部の不純物濃度と、ストレージノードにおける基板コ
ンタクト部以外の電荷蓄積部の不純物濃度とをそれぞれ
最適化するものである。

【００１０】請求項１の発明が講じた解決手段は、半導
体記憶装置を、半導体基板と、前記半導体基板の上面に
該上面に対して垂直な柱状に形成されており、電荷を蓄
積する半導体よりなるストレージノードと、前記ストレ
ージノードの上面及び側面に全面にわたって形成されて
いる有底筒状の容量絶縁膜と、前記容量絶縁膜の上面及
び外側面に全面にわたって形成されている上部電極とを
備え、前記ストレージノードの底部の不純物濃度は、前
記半導体基板との接合部におけるコンタクト抵抗が安定
し且つ電気的耐圧が確保されるように最適化され、前記
ストレージノードの上部又は側部の不純物濃度は、該ス
トレージノードの底部の不純物濃度よりも大きい構成と
するものである。

【００１１】請求項１の構成により、ストレージノード
の底部の不物濃度は最適化されており、また、上部電極
に対向するストレージノードの上部又は側部の不純物濃
度は該ストレージノードの底部の不純物濃度よりも大き
いため、多数キャリアを十分に確保することができる。

【００１２】請求項２の発明が講じた解決手段は、半導
体記憶装置を、半導体基板と、前記半導体基板の上面に
該上面に対して垂直な柱状に形成されており、電荷を蓄
積するシリコンよりなる柱状のストレージノードと、前
記ストレージノードの上面及び側面の全面にわたって形
成されている有底筒状の容量絶縁膜と、前記容量絶縁膜
の上面及び外側面の全面にわたって形成されている上部
電極とを備え、前記ストレージノードの底部の不純物濃
度は１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3であり、前記
ストレージノードの側部及び上部の不純物濃度は４×１
０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ前記ストレー
ジノードの底部の不純物濃度よりも大きい構成とするも
のである。

【００１３】請求項２の構成により、ストレージノード
の底部の不純物濃度は１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃ
ｍ^-3であるため、該ストレージノードの底部の不純物濃
度が最適化されており、また、上部電極に対向するスト
レージノードの側部及び上部の不純物濃度は４×１０²⁰
ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つストレージノード
の底部の不純物濃度よりも大きいため、ストレージノー
ドの上部又は側部は多数キャリアを十分に確保すること
ができる。

【００１４】請求項３の発明は、請求項２の構成に、前
記ストレージノードを構成するシリコンは、アモルファ
ス、アモルファスと結晶との混晶、多結晶又は単結晶で
ある構成を付加するものである。

【００１５】請求項４の発明は、請求項２又は３の構成
に、前記ストレージノードに添加されている不純物はリ
ン、ヒ素、ホウ素又はアンチモンである構成を付加する
ものである。

【００１６】請求項５の発明が講じた解決手段は、半導
体記憶装置の製造方法を、半導体基板上に、不純物濃度
が１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3の第１のシリコ
ン膜を堆積する工程と、前記第１のシリコン膜の上に全
面にわたって不純物濃度が４×１０²⁰ｃｍ^-3〜８×１０
²⁰ｃｍ^-3であり且つ前記第１のシリコン膜の不純物濃度
よりも大きい第２のシリコン膜を堆積する工程と、前記
第２のシリコン膜の上におけるストレージノード形成領
域にマスクパターンを形成した後、該マスクパターンを
用いて前記第１及び第２のシリコン膜に対して一連のエ
ッチングを行なうことにより柱状のストレージノードを
形成する工程と、前記柱状のストレージノードの上面及
び側面の全面に容量絶縁膜を堆積する工程と、前記容量
絶縁膜に全面にわたって導電膜を堆積する工程と、前記
導電膜の上における上部電極形成領域にマスクパターン
を形成した後、該マスクパターンを用いて前記導電膜に
対してエッチングを行なうことにより上部電極を形成す
る工程とを備えている構成とするものである。

【００１７】請求項５の構成により、半導体基板上に、
不純物濃度が１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3の第
１のシリコン膜を堆積した後、第１のシリコン膜の上に
全面にわたって不純物濃度が４×１０²⁰ｃｍ^-3〜８×１
０²⁰ｃｍ^-3であり且つ第１のシリコン膜の不純物濃度よ
りも大きい第２のシリコン膜を堆積するため、ストレー
ジノードの底部の不純物濃度は最適化され、且つ、上部
電極に対向するストレージノードの上部又は側部は多数
キャリアを十分に確保できる。

【００１８】請求項６の発明が講じた解決手段は、半導
体記憶装置の製造方法を、半導体基板上に、不純物濃度
が１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3の第１のシリコ
ン膜をに堆積する工程と、前記第１のシリコン膜の上に
全面にわたって不純物濃度が０．１×１０²⁰ｃｍ^-3〜１
×１０²⁰ｃｍ^-3の第２のシリコン膜を堆積する工程と、
前記第２のシリコン膜の上に全面にわたって不純物濃度
が４×１０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ前記
第１のシリコン膜の不純物濃度よりも大きい第３のシリ
コン膜を堆積する工程と、前記第３のシリコン膜の上に
おけるストレージノード形成領域にマスクパターンを形
成した後、該マスクパターンを用いて前記第１、第２及
び第３のシリコン膜に対して一連のエッチングを行なう
工程と、前記半導体基板の全面にわたって、不純物濃度
が４×１０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ前記
第１のシリコン膜の不純物濃度よりも大きい第４のシリ
コン膜を堆積した後、該第４のシリコン膜に対してエッ
チバックを行なって柱状のストレージノードを形成する
工程と、前記柱状のストレージノードの上面及び側面の
全面にわたって容量絶縁膜を堆積する工程と、前記容量
絶縁膜に全面にわたって導電膜を堆積する工程と、前記
導電膜の上における上部電極形成領域にマスクパターン
を形成した後、該マスクパターンを用いて前記導電膜に
対してエッチングを行なうことにより上部電極を形成す
る工程とを備えている構成とするものである。

【００１９】請求項６の構成により、半導体基板上のス
トレージノードは、基板面から順次、その不純物濃度が
１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3の第１のシリコ
ン、その不純物濃度が０．１×１０²⁰ｃｍ^-3〜１×１０
²⁰ｃｍ^-3の第２のシリコン膜及びその不純物濃度が４×
１０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ第１のシリ
コン膜の不純物濃度よりも大きい第３のシリコン膜をそ
れぞれ堆積し、ストレージノード形成領域を除いてエッ
チングされてなり、その側部の不純物濃度は４×１０²⁰
ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ底部となる第１の
シリコン膜の不純物濃度よりも大きい第４のシリコン膜
を堆積した後、エッチバックを行なって形成されてい
る。従って、ストレージノードの底部の不純物濃度は最
適化され、且つ、上部電極に対向するストレージノード
の上部又は側部は多数キャリアを十分に確保することが
できる。

【００２０】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態を図面を参
照しながら説明する。

【００２１】図１は本発明の第１の実施形態に係る半導
体記憶装置の構成断面図である。図１において、１０は
シリコンよりなる基板１１の上に形成された円柱状のキ
ャパシタセルである。キャパシタセル１０は、円柱状の
多結晶シリコンよりなるストレージノード１２と該スト
レージノード１２に密着する有底筒状のＳｉ₃ Ｎ₄ より
なる容量絶縁膜１３と該容量絶縁膜１３に密着する有底
筒状のアルミニウムよりなる上部電極１４とから構成さ
れている。ストレージノード１２は、濃度が４×１０²⁰
ｃｍ^-3に制御されているリンがドープされた多結晶シリ
コンよりなるストレージノード１２の底部１２ａと、濃
度が１×１０²⁰ｃｍ^-3に制御されているリンがドープさ
れた多結晶シリコンよりなるストレージノード１２の内
部１２ｂと、濃度が７×１０²⁰ｃｍ^-3に制御されている
リンがドープされた多結晶シリコンよりなるストレージ
ノード１２の上部１２ｃと、濃度が７×１０²⁰ｃｍ^-3に
制御されているリンがドープされた多結晶シリコン層の
ストレージノード１２の側部１２ｄとから構成されてい
る。１１ａはストレージノード１２から基板１１に不純
物のリンが拡散してなるｎ型拡散層である。１５は多結
晶シリコンよりなる記憶素子と異なる他の素子であるＦ
ＥＴのゲート電極であり、１６はゲート電極１５と、基
板１１、上部電極１４及びストレージノード１２とを絶
縁する絶縁性酸化膜である。

【００２２】ストレージノード１２は、該ストレージノ
ード１２におけるゲート電極１５側の底部１２ａが絶縁
性酸化膜１６によりゲート電極１５と絶縁されており、
基板１１と底部１２ａとの界面であるコンタクト部１７
で基板１１と接合している。このコンタクト部１７を介
して、温度が９００℃で３０分程度の熱処理により基板
１１におけるコンタクト領域にｎ型拡散層１１ａが形成
されている。ストレージノード１２の底部１２ａは、リ
ンによる不純物濃度が４×１０²⁰ｃｍ^-3に制御されて最
適化されているため、ｎ型拡散層１１ａは基板１１の上
部に制御されたリン濃度で拡散するため、ストレージノ
ード１２と基板１１とのコンタクト抵抗が安定して形成
されると共に、ストレージノード１２と基板１１との電
気的耐圧を確保することができる。

【００２３】ストレージノード１２の上部１２ｃ及び側
部１２ｄは、容量絶縁膜１３を介して上部電極１４と対
向することにより電気容量を形成している。ストレージ
ノード１２の上部１２ｃ及び側部１２ｄは、その底部１
２ａ及び内部１２ｂよりも不純物濃度が大きいため、多
数キャリアを十分に確保することができるので、ストレ
ージノード１２の電気的空乏化を防止することができ
る。これにより、キャパシタセル１０の電気的容量を十
分に確保することができる。

【００２４】なお、本実施形態においては、ストレージ
ノード１２に接合されるコンタクト領域の下部にシリコ
ンよりなる基板１１を用いたが、ウェルやソース、ドレ
インのような拡散層を用いても同様の効果を得られるこ
とは言うまでもない。

【００２５】また、ゲート電極の絶縁に絶縁性酸化膜１
６を用いたが、基板１１、ストレージノード１２及びゲ
ート電極１５を互いに電気的に絶縁することが可能な部
材よりなる他の絶縁膜を用いても同様の効果を得られる
ことは言うまでもない。

【００２６】また、容量絶縁膜１３にＳｉ₃ Ｎ₄ を用い
たが、ＳｉＯ₂やＯＮＯ層（ストレージノード１２のシ
リコン膜を酸化した後、該酸化膜の上にＳｉ₃ Ｎ₄ 層を
形成し、該Ｓｉ₃ Ｎ₄ 層を酸化した複合膜）やＴａ₂ Ｏ
₅ 等の絶縁層を用いても同様の効果を得られることはい
うまでもない。

【００２７】また、上部電極１４にはアルミニウムを用
いたが、シリサイドや他の金属性材料を用いても同様の
効果を得られることはいうまでもない。

【００２８】また、他の素子のＦＥＴゲート電極１５を
多結晶シリコンとしたが、ソース電極やドレイン電極で
あっても、またシリサイド等の他の材料であっても同様
の効果を得られることは言うまでもない。

【００２９】また、ストレージノード１２に多結晶シリ
コンを用いたが、アモルファスシリコン、アモルファス
と結晶との混晶シリコン、又は単結晶シリコンを用いて
も同様の効果を得られることは言うまでもない。

【００３０】また、ストレージノード１２のシリコン膜
に対する不純物にリンを用いたが、ヒ素、ホウ素又はア
ンチモンを用いても同様の効果を得られることは言うま
でもない。

【００３１】また、ストレージノード１２の形状を円柱
状としたがこれに限らず、角柱であっても同様の効果を
得られることは言うまでもない。

【００３２】（第２の実施形態）以下、本発明の第２の
実施形態を図面を参照しながら説明する。

【００３３】図２は本発明の第２の実施形態に係る半導
体記憶装置の製造方法を示す工程順断面図である。

【００３４】まず、図２（ａ）に示すように、シリコン
よりなる基板２１の上に全面にわたって、絶縁性酸化膜
２２Ａ、多結晶シリコン膜２３Ａ、ＴＥＯＳ酸化膜２４
Ａを順次堆積した後、ＴＥＯＳ酸化膜２４Ａの上におけ
る、記憶素子と異なる他の素子であるＦＥＴのゲート電
極形成領域にフォトリソグラフィーを用いて所定のパタ
ーンに転写された第１のレジストパターン２５を形成す
る。

【００３５】次に、図２（ｂ）に示すように、ＴＥＯＳ
酸化膜２４Ａ及び多結晶シリコン膜２３Ａに対して連続
してエッチングを行なって、ゲート電極２３Ｂ及びキャ
ップＴＥＯＳ２４Ｂを形成する。その後、第１のレジス
トパターン２５を除去し、基板２１の上に全面にわたっ
てＴＥＯＳ酸化膜２６Ａを堆積する。

【００３６】次に、図２（ｃ）に示すように、ＴＥＯＳ
酸化膜２６Ａに対してエッチバックを行なって、各ゲー
ト電極２３Ｂの各側部に酸化膜スペーサー２６Ｂをそれ
ぞれ形成する。その後、希フッ酸を用いてストレージノ
ードとのコンタクト部形成領域の絶縁性酸化膜２２Ａを
除去することにより、各ゲート電極２３Ｂ下にゲート酸
化膜２２Ｂをそれぞれ形成する。次に、温度５３０℃の
下で、濃度が４×１０²⁰ｃｍ^-3に制御されているリンが
ドープされた第１のアモルファスシリコン膜２８を基板
２１の全面にわたって厚さ５０ｎｍに堆積し、同一装置
内で連続して、濃度が７×１０²⁰ｃｍ^-3に制御されてい
るリンがドープされた第２のアモルファスシリコン膜２
９を厚さ６５０ｎｍに堆積する。次に、ストレージノー
ド形成領域にフォトリソグラフィーを用いて所定のパタ
ーンに転写された第２のレジストパターン３０を形成す
る。

【００３７】次に、図２（ｄ）に示すように、第１のア
モルファスシリコン膜２８及び第２のアモルファスシリ
コン膜２９に対して連続してエッチングを行なって、第
１のアモルファスシリコン膜２８よりなる底部３１ａと
第２のアモルファスシリコン膜２９よりなる上部３１ｂ
とから構成される円柱状のストレージノード３１を形成
する。その後、基板２１に対して温度９００℃で且つ３
０分程度の熱処理を行なって基板２１におけるコンタク
ト部２７に、ストレージノード３１の底部３１ａからコ
ンタクト部２７を介してｎ型拡散層２１ａを形成する。
その後、基板２１の上に全面にわたってＳｉ₃ Ｎ₄ より
なる絶縁膜３２Ａ及びアルミニウムよりなる上部電極形
成膜３３Ａを順次堆積した後、上部電極形成領域にフォ
トリソグラフィーを用いて所定のパターンに転写された
第３のレジストパターン３４を形成し、上部電極形成膜
３３Ａ及び絶縁膜３２Ａに対して連続してエッチングを
行なって上部電極３３Ｂと容量絶縁膜３２Ｂとを形成す
る。その後、図２（ｅ）に示すように、第３のレジスト
パターン３４を除去してキャパシタセルを形成する。

【００３８】なお、上部電極形成膜３３Ａに対するエッ
チング時において、絶縁膜３２Ａに対しては、エッチン
グを行なわなくてもよく、また、その一部のみのエッチ
ングであってもよく、容量絶縁膜３２Ｂが形成されてい
れば同様の効果を得ることができる。

【００３９】このように、本実施形態によると、第１の
アモルファスシリコン膜２８をリン濃度が１×１０²⁰ｃ
ｍ^-3〜７×１０²⁰ｃｍ^-3で且つ膜厚が３０ｎｍ〜２００
ｎｍとし、第２のアモルファスシリコン膜２９をリン濃
度が４×１０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3で且つ第１の
アモルファスシリコン膜２８よりも不純物濃度が大きく
なるようにし、膜厚が２００ｎｍ〜９００ｎｍとすれ
ば、コンタクト部２７におけるストレージノード３１と
基板２１とのコンタクト抵抗が安定して形成されると共
に、ストレージノード３１と基板２１との電気的耐圧を
確保することができる。

【００４０】さらに、第２のアモルファスシリコン膜２
９よりなるストレージノード３１の上部３１ｂは、第１
のアモルファスシリコン膜２８よりなる底部３１ａに比
べて不純物濃度が大きいため、多数キャリアをより多く
確保できるので、ストレージノード３１のキャリアの空
乏化を防止することができる。これにより、キャパシタ
セルの電気的容量を十分に確保することができるため、
記憶装置としての信頼性を向上させることができる。

【００４１】また、ストレージノード３１に接合される
コンタクト部２７の下部にシリコンよりなる基板２１を
用いたが、ウェルやソース、ドレインのような拡散層を
用いても同様の効果を得られることは言うまでもない。

【００４２】また、酸化膜スペーサー２６ＢとしてＴＥ
ＯＳ酸化膜を用いたが、基板２１やゲート電極２３Ｂと
電気的に絶縁することが可能な他の絶縁膜を用いても同
様の効果を得られることは言うまでもない。

【００４３】容量絶縁膜３２ＢにＳｉ₃ Ｎ₄ を用いた
が、ＳｉＯ₂ 、ＯＮＯ層又はＴａ₂ Ｏ₅ 等よりなる絶縁
膜を用いても同様の効果を得られることはいうまでもな
い。

【００４４】上部電極３３Ｂにはアルミニウムを用いた
が、シリサイドや他の金属性材料を用いても同様の効果
を得られることはいうまでもない。

【００４５】ストレージノード３１の底部３１ａや上部
３１ｂにアモルファスシリコンを用いたが、単結晶シリ
コン、アモルファスと結晶との混晶シリコン又は単結晶
シリコンを用いても同様の効果を得られることは言うま
でもない。

【００４６】また、ストレージノード２１を構成するシ
リコン膜の不純物にリンを用いたが、ヒ素、ホウ素又は
アンチモンを用いても同様の効果を得られることは言う
までもない。

【００４７】また、ストレージノード２１の形状を円柱
状としたがこれに限らず、角柱であっても同様の効果を
得られることは言うまでもない。

【００４８】また、 （第３の実施形態）以下、本発明の第３の実施形態を図
面を参照しながら説明する。

【００４９】図３は本発明の第３の実施形態に係る半導
体記憶装置の製造方法を示す工程順断面図である。図３
において、まず、図３（ａ）に示すように、シリコンよ
りなる基板４１の上に全面にわたって、絶縁性酸化膜４
２Ａ、多結晶シリコン膜４３Ａ、ＴＥＯＳ酸化膜４４Ａ
を順次堆積した後、ＴＥＯＳ酸化膜４４Ａの上におけ
る、記憶素子と異なる他の素子であるＦＥＴのゲート電
極形成領域にフォトリソグラフィーを用いて所定のパタ
ーンに転写された第１のレジストパターン４５を形成す
る。

【００５０】次に、図３（ｂ）に示すように、ＴＥＯＳ
酸化膜４４Ａ及び多結晶シリコン膜４３Ａに対して連続
してエッチングを行なって、ゲート電極４３Ｂ及びキャ
ップＴＥＯＳ４４Ｂを形成する。その後、第１のレジス
トパターン４５を除去し、基板４１の上に全面にわたっ
てＴＥＯＳ酸化膜４６Ａを堆積する。

【００５１】次に、図３（ｃ）に示すように、ＴＥＯＳ
酸化膜４６Ａに対してエッチバックを行なって、各ゲー
ト電極４３Ｂの各側部に酸化膜スペーサー４６Ｂをそれ
ぞれ形成する。その後、希フッ酸を用いてストレージノ
ードとのコンタクト部形成領域である絶縁性酸化膜４２
Ａを除去することにより、各ゲート電極４３Ｂ下にゲー
ト酸化膜４２Ｂをそれぞれ形成する。次に、温度５３０
℃の下で、濃度が４×１０²⁰ｃｍ^-3に制御されているリ
ンがドープされた第１のアモルファスシリコン膜４８を
基板４１の全面にわたって厚さ５０ｎｍに堆積し、同一
装置内で連続して、濃度が１×１０¹⁹ｃｍ^-3に制御され
ているリンがドープされた第２のアモルファスシリコン
膜４９を厚さ５００ｎｍに堆積し、該第２のアモルファ
スシリコン膜４９の上に全面にわたって濃度が８×１０
²⁰ｃｍ^-3に制御されているリンがドープされた第２のア
モルファスシリコン膜４９を厚さ５０ｎｍに堆積する。
ここで、第１のアモルファスシリコン膜４８よりも第２
のアモルファスシリコン膜４９の濃度を小さくすること
により、第２のアモルファスシリコン膜４９の成長レー
トは第１のアモルファスシリコン膜４８よりも２〜３倍
大きくなる。次に、ストレージノード形成領域にフォト
リソグラフィーを用いて所定のパターンに転写された第
２のレジストパターン５１を形成する。

【００５２】次に、図３（ｄ）に示すように、第１のア
モルファスシリコン膜４８、第２のアモルファスシリコ
ン膜４９及び第３のアモルファスシリコン膜５０に対し
て連続してエッチングを行なった後、第２のレジストパ
ターン５１を除去する。その後、基板４１の上に全面に
わたって、濃度が８×１０²⁰ｃｍ^-3に制御されているリ
ンがドープされた第４のアモルファスシリコン膜５２を
温度５３０℃で膜厚１００ｎｍに堆積し、基板４１の上
の全面を１００ｎｍの厚さでエッチバックすることによ
り、側部５３ｄを形成し、その結果、第１のアモルファ
スシリコン膜４８よりなる底部５３ａ、第２のアモルフ
ァスシリコン膜４９よりなる内部５３ｂ、第３のアモル
ファスシリコン膜５０よりなる上部５３ｃ及び第４のア
モルファスシリコン膜４２よりなる側部５３ｄとから構
成される円柱状のストレージノード５３を形成する。

【００５３】次に、図３（ｅ）に示すように、基板４１
に対して温度９００℃で且つ３０分程度の熱処理を行な
って基板４１におけるコンタクト部４７に、ストレージ
ノード５３の底部５３ａからコンタクト部４７を介して
ｎ型拡散層４１ａを形成する。その後、基板４１の上に
全面にわたってＳｉ₃ Ｎ₄ よりなる絶縁膜５４Ａ及びア
ルミニウムよりなる上部電極形成膜５５Ａを順次堆積し
た後、上部電極形成領域にフォトリソグラフィーを用い
て所定のパターンに転写された第３のレジストパターン
５６を形成し、上部電極形成膜５５Ａ及び絶縁膜５４Ａ
に対して連続してエッチングを行なって上部電極５５Ｂ
と容量絶縁膜５４Ｂとを形成する。その後、図３（ｆ）
に示すように、第３のレジストパターン５６を除去して
キャパシタセルを形成する。

【００５４】なお、上部電極形成膜５５Ａに対するエッ
チング時において、絶縁膜５４Ａに対しては、エッチン
グを行なわなくてもよく、また、その一部のみのエッチ
ングであっても容量絶縁膜５４Ｂが形成されていれば同
様の効果を得ることができる。

【００５５】このように、本実施形態によると、第１の
アモルファスシリコン膜４８をリン濃度が１×１０²⁰ｃ
ｍ^-3〜７×１０²⁰ｃｍ^-3で且つ膜厚が３０ｎｍ〜２００
ｎｍとし、第２のアモルファスシリコン膜４９をリン濃
度が０．１×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3で且つ膜
厚が３０ｎｍ〜７００ｎｍとし、第３及び第４のアモル
ファスシリコン膜５０，５２をリン濃度が４×１０²⁰ｃ
ｍ^-3〜８×１０²⁰ｃｍ^-3で且つ第１のアモルファスシリ
コン膜４８よりも不純物濃度が大きくなるようにし、膜
厚が５０ｎｍ〜１５０ｎｍとすれば、コンタクト部４７
におけるストレージノード５３と基板４１とのコンタク
ト抵抗が安定して形成されると共に、ストレージノード
５３と基板４１との電気的耐圧を確保することができ
る。

【００５６】さらに、第３のアモルファスシリコン膜５
０よりなるストレージノード５３の上部５３ｃと第４の
アモルファスシリコン膜５２よりなるストレージノード
５３の側部５３ｄとは、第１のアモルファスシリコン膜
４８よりなる底部５３ａに比べて不純物濃度がそれぞれ
大きいため、多数キャリアをより多く確保できるので、
ストレージノード５３のキャリアの空乏化を防止するこ
とができる。その結果、キャパシタセルの電気的容量を
十分に確保することができる。

【００５７】また、ストレージノード５３に接合される
コンタクト部４７の下部にシリコンよりなる基板４１を
用いたが、ウェルやソース、ドレインのような拡散層を
用いても同様の効果を得られることは言うまでもない。

【００５８】また、酸化膜スペーサー４６ＢとしてＴＥ
ＯＳ酸化膜を用いたが、基板４１やゲート電極４３Ｂと
電気的に絶縁することが可能な他の絶縁膜を用いても同
様の効果を得られることは言うまでもない。

【００５９】容量絶縁膜５４ＢにＳｉ₃ Ｎ₄ を用いた
が、ＳｉＯ₂ 、ＯＮＯ層又はＴａ₂ Ｏ₅ 等よりなる絶縁
膜を用いても同様の効果を得られることはいうまでもな
い。

【００６０】上部電極５５Ｂにはアルミニウムを用いた
が、シリサイドや他の金属性材料を用いても同様の効果
を得られることはいうまでもない。

【００６１】ストレージノード５３の底部５３ａや上部
５３ｂにアモルファスシリコンを用いたが、単結晶シリ
コン、アモルファスと結晶との混晶シリコン又は単結晶
シリコンを用いても同様の効果を得られることは言うま
でもない。

【００６２】また、ストレージノード５３を構成するシ
リコン膜の不純物にリンを用いたが、ヒ素、ホウ素又は
アンチモンを用いても同様の効果を得られることは言う
までもない。

【００６３】また、ストレージノード５３の形状を円柱
状としたがこれに限らず、角柱であっても同様の効果を
得られることは言うまでもない。

【００６４】ここで、本発明に直接関係はしないが、リ
ンドープしたアモルファスシリコンの成膜条件を以下に
一例として示す。

【００６５】 装置名 縦型減圧ＣＶＤ ガス ＳｉＨ₄，ＰＨ₃，Ｎ₂ 真空度 １００Ｐａ

【００６６】

【発明の効果】請求項１の発明に係る半導体記憶装置に
よると、ストレージノードの底部の不物濃度は最適化さ
れているため、ストレージノードの底部と基板上部の拡
散層とのコンタクト抵抗のばらつきが小さくなると共
に、ストレージノードと拡散層との間の電気的耐圧を確
保することができる。また、上部電極に対向するストレ
ージノードの上部又は側部の不純物濃度は、該ストレー
ジノードの底部の不純物濃度よりも大きいため、多数キ
ャリアを十分に確保することができるので、キャパシタ
セルの電気的容量を十分に確保することができる。これ
により、半導体記憶装置の信頼性を向上させることがで
きる。

【００６７】請求項２の発明に係る半導体記憶装置によ
ると、請求項１の発明に係る半導体記憶装置の効果が得
られる上に、ストレージノードの底部の不純物濃度は１
×１０²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3であるため、該スト
レージノードの底部の不純物濃度が確実に最適化され
る。また、上部電極に対向するストレージノードの側部
及び上部の不純物濃度は４×１０²⁰ｃｍ^-3〜８×１０²⁰
ｃｍ^-3であり且つストレージノードの底部の不純物濃度
よりも大きいため、ストレージノードの上部又は側部は
多数キャリアを確実に確保することができる。

【００６８】請求項３の発明に係る半導体記憶装置によ
ると、ストレージノードを構成するシリコンは、アモル
ファス、アモルファスと結晶との混晶、多結晶又は単結
晶により構成されているため、ストレージノードの底部
は不純物がドーピングされることにより確実に最適化さ
れるので、コンタクト抵抗が確実に安定すると共に、ス
トレージノードの上部又は側部は不純物がドーピングさ
れることにより多数キャリアを確実に確保することがで
きる。

【００６９】請求項４の発明に係る半導体記憶装置によ
ると、ストレージノードに添加されている不純物はリ
ン、ヒ素、ホウ素又はアンチモンであるため、ストレー
ジノードの底部の不純物濃度が確実に最適化されるの
で、コンタクト抵抗が確実に安定すると共に、ストレー
ジノードの上部又は側部の多数キャリアを確実に増大さ
せることができる。

【００７０】請求項５又は６の発明に係る半導体記憶装
置の製造方法によると、ストレージノードの底部の不純
物濃度が最適化されるように制御しているため、ストレ
ージノードの底部と基板上部の拡散層とのコンタクト抵
抗のばらつきが小さくなると共に、ストレージノードと
拡散層との間の電気的耐圧を十分に確保することができ
る。また、上部電極に対向するストレージノードの上部
又は側部の不純物濃度を該ストレージノードの底部の不
純物濃度よりも大きくなるように制御しているため、多
数キャリアが十分に確保されるので、キャパシタセルの
電気的容量を十分に確保することができる。その結果、
半導体記憶装置の信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体記憶装置
の構成断面図である。

【図２】本発明の第２の実施形態に係る半導体記憶装置
の製造方法を示す工程順断面図である。

【図３】本発明の第３の実施形態に係る半導体記憶装置
の製造方法を示す工程順断面図である。

【図４】従来の半導体記憶装置の構成断面図である。

【符号の説明】

１０ キャパシタセル １１ 基板 １２ ストレージノード １３ 容量絶縁膜 １４ 上部電極 １５ ゲート電極 １６ 絶縁性酸化膜 １７ コンタクト部 ２１ 基板 ２２Ａ 絶縁性酸化膜 ２２Ｂ ゲート酸化膜 ２３Ａ 多結晶シリコン膜 ２３Ｂ ゲート電極 ２４Ａ ＴＥＯＳ酸化膜 ２４Ｂ キャップＴＥＯＳ ２５ 第１のレジストパターン ２６Ａ ＴＥＯＳ酸化膜 ２６Ｂ 酸化膜スペーサー ２７ コンタクト部 ２８ 第１のアモルファスシリコン膜 ２９ 第２のアモルファスシリコン膜 ３０ 第２のレジストパターン ３１ ストレージノード ３１ａ 底部 ３１ｂ 上部 ３２Ａ 絶縁膜 ３２Ｂ 容量絶縁膜 ３３Ａ 上部電極形成膜 ３３Ｂ 上部電極 ３４ 第３のレジストパターン ４１ 基板 ４２Ａ 絶縁性酸化膜 ４２Ｂ ゲート酸化膜 ４３Ａ 多結晶シリコン膜 ４３Ｂ ゲート電極 ４４Ａ ＴＥＯＳ酸化膜 ４４Ｂ キャップＴＥＯＳ ４５ 第１のレジストパターン ４６Ａ ＴＥＯＳ酸化膜 ４６Ｂ 酸化膜スペーサー ４７ コンタクト部 ４８ 第１のアモルファスシリコン膜 ４９ 第２のアモルファスシリコン膜 ５０ 第３のアモルファスシリコン膜 ５１ 第２のレジストパターン ５２ 第４のアモルファスシリコン膜 ５３ ストレージノード ５３ａ 底部 ５３ｂ 内部 ５３ｃ 上部 ５３ｄ 側部 ５４Ａ 絶縁膜 ５４Ｂ 容量絶縁膜 ５５Ａ 上部電極形成膜 ５５Ｂ 上部電極 ５６ 第３のレジストパターン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板の上面に
   該上面に対して垂直な柱状に形成されており、電荷を蓄
   積する半導体よりなるストレージノードと、 前記ストレージノードの上面及び側面に全面にわたって
   形成されている有底筒状の容量絶縁膜と、 前記容量絶縁膜の上面及び外側面に全面にわたって形成
   されている有底筒状の上部電極とを備え、 前記ストレージノードの底部の不純物濃度は、前記半導
   体基板との接合部におけるコンタクト抵抗が安定し且つ
   電気的耐圧が確保されるように最適化され、 前記ストレージノードの上部又は側部の不純物濃度は、
   該ストレージノードの底部の不純物濃度よりも大きいこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板と、 前記半導体基板の上面に該上面に対して垂直な柱状に形
   成されており、電荷を蓄積するシリコンよりなる柱状の
   ストレージノードと、 前記ストレージノードの上面及び側面の全面にわたって
   形成されている有底筒状の容量絶縁膜と、 前記容量絶縁膜の上面及び該側面に全面にわたって形成
   されている上部電極とを備え、 前記ストレージノードの底部の不純物濃度は１×１０²⁰
   ｃｍ^-3〜７×１０²⁰ｃｍ^-3であり、前記ストレージノー
   ドの側部及び上部の不純物濃度は４×１０²⁰ｃｍ^-3〜８
   ×１０²⁰ｃｍ^-3であり且つ前記ストレージノードの底部
   の不純物濃度よりも大きいことを特徴とする半導体記憶
   装置。
3. 【請求項３】 前記ストレージノードを構成するシリコ
   ンは、 アモルファス、アモルファスと結晶との混晶、多結晶又
   は単結晶であることを特徴とする請求項２に記載の半導
   体記憶装置。
4. 【請求項４】 前記ストレージノードに添加されている
   不純物はリン、ヒ素、ホウ素又はアンチモンであること
   を特徴とする請求項２又は３に記載の半導体記憶装置。
5. 【請求項５】 半導体基板上に、不純物濃度が１×１０
   ²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3の第１のシリコン膜を堆積
   する工程と、 前記第１のシリコン膜の上に全面にわたって不純物濃度
   が４×１０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ前記
   第１のシリコン膜の不純物濃度よりも大きい第２のシリ
   コン膜を堆積する工程と、 前記第２のシリコン膜の上におけるストレージノード形
   成領域にマスクパターンを形成した後、該マスクパター
   ンを用いて前記第１及び第２のシリコン膜に対して一連
   のエッチングを行なうことにより柱状のストレージノー
   ドを形成する工程と、 前記ストレージノードの上面及び側面に全面にわたって
   容量絶縁膜を堆積する工程と、 前記容量絶縁膜に全面にわたって導電膜を堆積する工程
   と、 前記導電膜の上における上部電極形成領域にマスクパタ
   ーンを形成した後、該マスクパターンを用いて前記導電
   膜に対してエッチングを行なうことにより上部電極を形
   成する工程とを備えていることを特徴とする半導体記憶
   装置の製造方法。
6. 【請求項６】 半導体基板上に、不純物濃度が１×１０
   ²⁰ｃｍ^-3〜７×１０²⁰ｃｍ^-3の第１のシリコン膜を堆積
   する工程と、 前記第１のシリコン膜の上に全面にわたって不純物濃度
   が０．１×１０²⁰ｃｍ^-3〜１×１０²⁰ｃｍ^-3の第２のシ
   リコン膜を堆積する工程と、 前記第２のシリコン膜の上に全面にわたって不純物濃度
   が４×１０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ前記
   第１のシリコン膜の不純物濃度よりも大きい第３のシリ
   コン膜を堆積する工程と、 前記第３のシリコン膜の上におけるストレージノード形
   成領域にマスクパターンを形成した後、該マスクパター
   ンを用いて前記第１、第２及び第３のシリコン膜に対し
   て一連のエッチングを行なう工程と、 前記半導体基板の全面にわたって、不純物濃度が４×１
   ０²⁰ｃｍ^-3〜８×１０²⁰ｃｍ^-3であり且つ前記第１のシ
   リコン膜の不純物濃度よりも大きい第４のシリコン膜を
   堆積した後、該第４のシリコン膜に対してエッチバック
   を行なって柱状のストレージノードを形成する工程と、 前記柱状のストレージノードの上面及び側面に全面にわ
   たって容量絶縁膜を堆積する工程と、 前記容量絶縁膜に全面にわたって導電膜を堆積する工程
   と、 前記導電膜の上における上部電極形成領域にマスクパタ
   ーンを形成した後、該マスクパターンを用いて前記導電
   膜に対してエッチングを行なうことにより上部電極を形
   成する工程とを備えていることを特徴とする半導体記憶
   装置の製造方法。