JPH08330543A - 半導体素子のキャパシター製造方法 - Google Patents
半導体素子のキャパシター製造方法Info
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- JPH08330543A JPH08330543A JP8040014A JP4001496A JPH08330543A JP H08330543 A JPH08330543 A JP H08330543A JP 8040014 A JP8040014 A JP 8040014A JP 4001496 A JP4001496 A JP 4001496A JP H08330543 A JPH08330543 A JP H08330543A
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 半導体素子の高集積化に十分な静電容量を有
するキャパシターを形成する。 【解決手段】 半導体基板１１上にコンタクトホールを
形成し、その上部に不純物をドープした第１非晶質導電
層と、不純物をドープしない第１非晶質導電層を交互に
複数層形成し、最上部にはドープした第１非晶質導電層
を形成する。最上部の第１非晶質導電層上部に貯蔵電極
２９マスクを用いたエッチング工程で絶縁膜パターンを
形成する。同様に全体表面上部に不純物をドープしない
第２非晶質導電層と不純物をドープした第２非晶質導電
層を交互に複数層形成し、前記絶縁膜と下部絶縁層１３
をエッチング障壁にして第１、第２非晶質導電層を全面
エッチングし、第１、第２非晶質導電層をアニーリング
で結晶化して第１、第２導電層を形成する。湿式方法で
前記導電層を一定幅エッチングして凹凸状で表面積の増
加した貯蔵電極２９を形成して誘電体膜とプレート電極
を形成する。
するキャパシターを形成する。 【解決手段】 半導体基板１１上にコンタクトホールを
形成し、その上部に不純物をドープした第１非晶質導電
層と、不純物をドープしない第１非晶質導電層を交互に
複数層形成し、最上部にはドープした第１非晶質導電層
を形成する。最上部の第１非晶質導電層上部に貯蔵電極
２９マスクを用いたエッチング工程で絶縁膜パターンを
形成する。同様に全体表面上部に不純物をドープしない
第２非晶質導電層と不純物をドープした第２非晶質導電
層を交互に複数層形成し、前記絶縁膜と下部絶縁層１３
をエッチング障壁にして第１、第２非晶質導電層を全面
エッチングし、第１、第２非晶質導電層をアニーリング
で結晶化して第１、第２導電層を形成する。湿式方法で
前記導電層を一定幅エッチングして凹凸状で表面積の増
加した貯蔵電極２９を形成して誘電体膜とプレート電極
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のキャパシタ
ー製造方法に関し、特に高集積化された半導体素子でキ
ャパシターの静電容量を確保するために不純物がドーピ
ングされた層と、ドーピングされない層のエッチング選
択比の差を用いたエッチング工程を用いて表面積が増加
したキャパシターを形成する技術に関する。
ー製造方法に関し、特に高集積化された半導体素子でキ
ャパシターの静電容量を確保するために不純物がドーピ
ングされた層と、ドーピングされない層のエッチング選
択比の差を用いたエッチング工程を用いて表面積が増加
したキャパシターを形成する技術に関する。
【０００２】
【従来の技術】最近、半導体素子の高集積化に伴うセル
の大きさの減少により貯蔵電極の表面積に比例する静電
容量を充分に確保することが次第に難しくなっている。
の大きさの減少により貯蔵電極の表面積に比例する静電
容量を充分に確保することが次第に難しくなっている。
【０００３】特に、一つのモス（ＭＯＳ）トランジスタ
とキャパシターで構成されるディーラム（ＤＲＡＭ）素
子においては、静電容量を増加させながらキャパシター
が占める面積を低減することが高集積化の重要な課題と
して現われている。
とキャパシターで構成されるディーラム（ＤＲＡＭ）素
子においては、静電容量を増加させながらキャパシター
が占める面積を低減することが高集積化の重要な課題と
して現われている。
【０００４】キャパシターの静電容量は誘電体の誘電常
数とキャパシターの面積に比例し誘電体の厚さに反比例
するので、キャパシターの静電容量を増加させるため誘
電常数が高い誘電体を用いたり、誘電体の厚さを薄く形
成したり又は、キャパシターの表面積を増加させる等の
方法を用いてきた。
数とキャパシターの面積に比例し誘電体の厚さに反比例
するので、キャパシターの静電容量を増加させるため誘
電常数が高い誘電体を用いたり、誘電体の厚さを薄く形
成したり又は、キャパシターの表面積を増加させる等の
方法を用いてきた。
【０００５】
【発明が解決しようとする課題】しかし、このような方
法等は全て夫々の問題点を有している。
法等は全て夫々の問題点を有している。
【０００６】即ち、高い誘電常数を有する誘電物質、例
えば、Ｔａ2 Ｏ5 、ＴｉＯ2 、又は、ＳｒＴｉＯ3 等は
信頼度及び薄膜特性等が確実に明らかにされておらず、
実際素子への適用が困難な問題があり、誘電体の厚さを
減少させる方法は素子動作の際、誘電体が破壊されキャ
パシターの信頼度に深刻な影響を及ぼす問題があった。
えば、Ｔａ2 Ｏ5 、ＴｉＯ2 、又は、ＳｒＴｉＯ3 等は
信頼度及び薄膜特性等が確実に明らかにされておらず、
実際素子への適用が困難な問題があり、誘電体の厚さを
減少させる方法は素子動作の際、誘電体が破壊されキャ
パシターの信頼度に深刻な影響を及ぼす問題があった。
【０００７】従来のこのような問題点を解決しキャパシ
ターの表面積を増加させるためシリンダ型キャパシター
を形成する方法が開発されている。
ターの表面積を増加させるためシリンダ型キャパシター
を形成する方法が開発されている。
【０００８】以下、従来技術によるシリンダ型キャパシ
ター製造工程を説明する。
ター製造工程を説明する。
【０００９】先ず、コンタクト マスクを用いたエッチ
ング工程で下部絶縁層が形成された半導体基板の予定部
分を露出するコンタクトホールを形成する。また、前記
コンタクトホールを介して前記半導体基板に接続する第
１導電層を形成する。さらに、貯蔵電極マスクを用いた
エッチング工程で前記第１導電層上部に酸化膜パターン
を形成する。また、前記酸化膜をマスクにし、前記下部
絶縁層をエッチング障壁にして前記第１導電層をエッチ
ングする。さらに、全体表面の上部に第２導電層を一定
厚さに蒸着する。その次に、前記第２導電層を異方性エ
ッチングして前記酸化膜側壁に前記第１導電層に接続す
る第２導電層スペーサーを形成する。また、前記酸化膜
を除去してシリンダ型貯蔵電極を形成した。後工程で、
前記シリンダ型貯蔵電極表面に誘電体膜とプレート電極
を形成することによりシリンダ型キャパシターを形成し
た。また、前記シリンダ型キャパシターを形成する工程
を用いて多数のシリンダを有するキャパシターを形成し
た。しかし、このような方法では半導体素子の高集積化
に必要な静電容量を充足させることができない問題点が
あった。
ング工程で下部絶縁層が形成された半導体基板の予定部
分を露出するコンタクトホールを形成する。また、前記
コンタクトホールを介して前記半導体基板に接続する第
１導電層を形成する。さらに、貯蔵電極マスクを用いた
エッチング工程で前記第１導電層上部に酸化膜パターン
を形成する。また、前記酸化膜をマスクにし、前記下部
絶縁層をエッチング障壁にして前記第１導電層をエッチ
ングする。さらに、全体表面の上部に第２導電層を一定
厚さに蒸着する。その次に、前記第２導電層を異方性エ
ッチングして前記酸化膜側壁に前記第１導電層に接続す
る第２導電層スペーサーを形成する。また、前記酸化膜
を除去してシリンダ型貯蔵電極を形成した。後工程で、
前記シリンダ型貯蔵電極表面に誘電体膜とプレート電極
を形成することによりシリンダ型キャパシターを形成し
た。また、前記シリンダ型キャパシターを形成する工程
を用いて多数のシリンダを有するキャパシターを形成し
た。しかし、このような方法では半導体素子の高集積化
に必要な静電容量を充足させることができない問題点が
あった。
【００１０】従って、本発明の目的は従来技術の前記問
題点を解決し、湿式エッチング比の差を用いたエッチン
グ工程を用いて表面積が増加した貯蔵電極を形成し、後
工程で半導体素子の高集積化に充分な静電容量を有する
キャパシターを形成することにより、半導体素子の高集
積化を可能にする半導体素子のキャパシター製造方法を
提供することにある。
題点を解決し、湿式エッチング比の差を用いたエッチン
グ工程を用いて表面積が増加した貯蔵電極を形成し、後
工程で半導体素子の高集積化に充分な静電容量を有する
キャパシターを形成することにより、半導体素子の高集
積化を可能にする半導体素子のキャパシター製造方法を
提供することにある。
【００１１】
【問題点を解決するための手段】前記目的達成のための
本発明の半導体素子のキャパシター製造方法は、半導体
基板の予定部分が露出するよう半導体基板上部に形成さ
れた下部絶縁層を除去してコンタクトホールを形成する
工程と、前記全体構造の上部に不純物がドーピングされ
た第１非晶質導電層と、不純物がドーピングされない第
１非晶質導電層を交互に複数層形成するが、最上部には
ドーピングされた第１非晶質導電層が来るよう形成する
工程と、前記最上部の第１非晶質導電層上部に貯蔵電極
マスクを用いたエッチング工程で一つの絶縁膜パターン
を形成する工程と、全体表面上部に不純物がドーピング
されない第２非晶質導電層と、不純物がドーピングされ
た第２非晶質導電層を交互に複数層形成する工程と、前
記絶縁膜と下部絶縁層をエッチング障壁にして前記第
１、第２非晶質導電層の全体厚さほど全面エッチングす
る工程と、前記絶縁膜を湿式方法で除去する工程と、前
記第１、第２非晶質導電層を予定温度で一定時間アニー
リングして結晶化された第１、第２導電層を形成する
が、不純物が拡散しないようにする工程と、湿式方法で
前記不純物がドーピングされた導電層を一定幅エッチン
グして凹凸状を形成する工程と、前記不純物がドーピン
グされない第１、第２導電層に不純物をドーピングさせ
ることにより、側壁に凹凸が形成されたシリンダ型の貯
蔵電極を形成する工程を含むことにある。
本発明の半導体素子のキャパシター製造方法は、半導体
基板の予定部分が露出するよう半導体基板上部に形成さ
れた下部絶縁層を除去してコンタクトホールを形成する
工程と、前記全体構造の上部に不純物がドーピングされ
た第１非晶質導電層と、不純物がドーピングされない第
１非晶質導電層を交互に複数層形成するが、最上部には
ドーピングされた第１非晶質導電層が来るよう形成する
工程と、前記最上部の第１非晶質導電層上部に貯蔵電極
マスクを用いたエッチング工程で一つの絶縁膜パターン
を形成する工程と、全体表面上部に不純物がドーピング
されない第２非晶質導電層と、不純物がドーピングされ
た第２非晶質導電層を交互に複数層形成する工程と、前
記絶縁膜と下部絶縁層をエッチング障壁にして前記第
１、第２非晶質導電層の全体厚さほど全面エッチングす
る工程と、前記絶縁膜を湿式方法で除去する工程と、前
記第１、第２非晶質導電層を予定温度で一定時間アニー
リングして結晶化された第１、第２導電層を形成する
が、不純物が拡散しないようにする工程と、湿式方法で
前記不純物がドーピングされた導電層を一定幅エッチン
グして凹凸状を形成する工程と、前記不純物がドーピン
グされない第１、第２導電層に不純物をドーピングさせ
ることにより、側壁に凹凸が形成されたシリンダ型の貯
蔵電極を形成する工程を含むことにある。
【００１２】本発明の半導体素子のキャパシター製造方
法の他の特徴は、半導体基板の予定部分が露出するよう
半導体基板上部に形成された下部絶縁層を除去してコン
タクトホールを形成する工程と、前記全体構造の上部に
不純物がドーピングされた第１非晶質導電層と、不純物
がドーピングされない第１非晶質導電層を交互に複数層
形成するが、最上部にはドーピングされた第１非晶質導
電層が来るよう形成する工程と、前記最上部の第１非晶
質導電層上部に貯蔵電極マスクを用いたエッチング工程
で多数の絶縁膜パターンを形成する工程と、全体表面上
部に不純物がドーピングされない第２非晶質導電層と、
不純物がドーピングされた第２非晶質導電層を交互に複
数層形成する工程と、前記絶縁膜と下部絶縁層をエッチ
ング障壁にして前記第１、第２非晶質導電層の全体厚さ
ほど全面エッチングする工程と、前記絶縁膜を湿式方法
で除去する工程と、前記第１、第２非晶質導電層を予定
温度で一定時間アニーリングして結晶化された第１、第
２導電層を形成するが、不純物が拡散しないようにする
工程と、湿式方法で前記不純物がドーピングされた導電
層を一定幅エッチングして凹凸状を形成する工程と、前
記不純物がドーピングされない第１、第２導電層に不純
物をドーピングさせることにより、側壁に凹凸が形成さ
れた多重シリンダ型の貯蔵電極を形成する工程とを含む
ことにある。
法の他の特徴は、半導体基板の予定部分が露出するよう
半導体基板上部に形成された下部絶縁層を除去してコン
タクトホールを形成する工程と、前記全体構造の上部に
不純物がドーピングされた第１非晶質導電層と、不純物
がドーピングされない第１非晶質導電層を交互に複数層
形成するが、最上部にはドーピングされた第１非晶質導
電層が来るよう形成する工程と、前記最上部の第１非晶
質導電層上部に貯蔵電極マスクを用いたエッチング工程
で多数の絶縁膜パターンを形成する工程と、全体表面上
部に不純物がドーピングされない第２非晶質導電層と、
不純物がドーピングされた第２非晶質導電層を交互に複
数層形成する工程と、前記絶縁膜と下部絶縁層をエッチ
ング障壁にして前記第１、第２非晶質導電層の全体厚さ
ほど全面エッチングする工程と、前記絶縁膜を湿式方法
で除去する工程と、前記第１、第２非晶質導電層を予定
温度で一定時間アニーリングして結晶化された第１、第
２導電層を形成するが、不純物が拡散しないようにする
工程と、湿式方法で前記不純物がドーピングされた導電
層を一定幅エッチングして凹凸状を形成する工程と、前
記不純物がドーピングされない第１、第２導電層に不純
物をドーピングさせることにより、側壁に凹凸が形成さ
れた多重シリンダ型の貯蔵電極を形成する工程とを含む
ことにある。
【００１３】上述した目的及び其の他の目的と本発明の
特徴及び利点は添付図面と関連した次の詳細な説明を通
じて一層明らかになる。
特徴及び利点は添付図面と関連した次の詳細な説明を通
じて一層明らかになる。
【００１４】
【発明の実施の形態】以下、添付図面を参考して本発明
の一実施形態を詳細に説明する。
の一実施形態を詳細に説明する。
【００１５】図１乃至図８は、本発明の一実施形態であ
る半導体素子のキャパシター製造工程を示した断面図で
ある。
る半導体素子のキャパシター製造工程を示した断面図で
ある。
【００１６】図１を参照すると、半導体基板（１１）上
部に下部絶縁層（１３）を形成する。この際、前記下部
絶縁層（１３）は素子分離絶縁膜（図示せず）、ゲート
電極（図示せず）及び不純物拡散領域（図示せず）が形
成されたものである。その次に、コンタクト マスク
（図示せず）を用いたエッチング工程で前記下部絶縁層
（１３）をエッチングし、前記半導体基板（１１）の予
定部分が露出するようコンタクトホール（１５）を形成
する。
部に下部絶縁層（１３）を形成する。この際、前記下部
絶縁層（１３）は素子分離絶縁膜（図示せず）、ゲート
電極（図示せず）及び不純物拡散領域（図示せず）が形
成されたものである。その次に、コンタクト マスク
（図示せず）を用いたエッチング工程で前記下部絶縁層
（１３）をエッチングし、前記半導体基板（１１）の予
定部分が露出するようコンタクトホール（１５）を形成
する。
【００１７】図２を参照すると、前記コンタクトホール
（１５）を介して前記半導体基板（１１）に接続するよ
う高濃度のｎ型不純物がドーピングされた第１非晶質シ
リコン膜（１７）と、不純物がドーピングされない第１
非晶質シリコン膜（１９）を交互に積層する。この際、
前記高濃度のｎ型不純物がドーピングされた第１非晶質
シリコン膜（１７）と、不純物がドーピングされない第
１非晶質シリコン膜（１９）は望む厚さで望む層数だけ
形成する。また、最上部には不純物がドーピングされた
第１非晶質シリコン膜（１７）を形成する。
（１５）を介して前記半導体基板（１１）に接続するよ
う高濃度のｎ型不純物がドーピングされた第１非晶質シ
リコン膜（１７）と、不純物がドーピングされない第１
非晶質シリコン膜（１９）を交互に積層する。この際、
前記高濃度のｎ型不純物がドーピングされた第１非晶質
シリコン膜（１７）と、不純物がドーピングされない第
１非晶質シリコン膜（１９）は望む厚さで望む層数だけ
形成する。また、最上部には不純物がドーピングされた
第１非晶質シリコン膜（１７）を形成する。
【００１８】ここで、前記第１非晶質シリコン膜（１
７、１９）形成工程はシリコン ソース ガスのＳｉＨ
4 、Ｓｉ2 Ｈ6 又は、Ｓｉ3 Ｈ8 と不純物ソース ガス
のＰＨ3 ガス（ｇａｓ）を用いて４５０乃至５５０℃の
温度でｉｎ−ｓｉｔｕ工程のＬＰＣＶＤ方法により行わ
れたものである。さらに、ＰＨ3 ガスのオン−オフ フ
ローを介したｉｎ−ｓｉｔｕ工程で除去する。この際、
前記ＰＨ3 に含まれた燐（Ｐ：Phosphorus）が不純物に
用いられる。
７、１９）形成工程はシリコン ソース ガスのＳｉＨ
4 、Ｓｉ2 Ｈ6 又は、Ｓｉ3 Ｈ8 と不純物ソース ガス
のＰＨ3 ガス（ｇａｓ）を用いて４５０乃至５５０℃の
温度でｉｎ−ｓｉｔｕ工程のＬＰＣＶＤ方法により行わ
れたものである。さらに、ＰＨ3 ガスのオン−オフ フ
ローを介したｉｎ−ｓｉｔｕ工程で除去する。この際、
前記ＰＨ3 に含まれた燐（Ｐ：Phosphorus）が不純物に
用いられる。
【００１９】前記第１非晶質シリコン膜（１７、１９）
を形成する他の方法としてプラズマ蒸着方法を用いたＰ
ＥＣＶＤ方法がある。前記第１非晶質シリコン膜（１
７、１９）は相当する蒸着装備を用いて不純物がドーピ
ングされたものとドーピングされないものに夫々形成す
る。
を形成する他の方法としてプラズマ蒸着方法を用いたＰ
ＥＣＶＤ方法がある。前記第１非晶質シリコン膜（１
７、１９）は相当する蒸着装備を用いて不純物がドーピ
ングされたものとドーピングされないものに夫々形成す
る。
【００２０】図３を参照すると、前記図２の最上部に形
成された不純物がドーピングされた第１非晶質シリコン
膜（１７）上部に酸化膜（２１）を形成する。この際、
前記酸化膜（２１）は前記下部絶縁膜（１３）よりエッ
チングが容易な酸化膜で形成されたものである。例え
ば、前記下部絶縁層（１３）をＨ．Ｔ．Ｏ（ＨＴＯ：Hi
gh Temperature Oxide、以下でＨＴＯという）で形成す
ると前記酸化膜（２１）はＰ．Ｓ．Ｇ（ＰＳＧ：Phosph
o Silicate glass、以下でＰＳＧという）で形成する。
さらに、前記酸化膜（２１）は前記第１非晶質シリコン
膜（１７、１９）の全体厚さより厚く形成する。その次
に、前記酸化膜（２１）上部に貯蔵電極マスク（図示せ
ず）を用いたエッチング工程で感光膜パターン（２３）
を形成する。
成された不純物がドーピングされた第１非晶質シリコン
膜（１７）上部に酸化膜（２１）を形成する。この際、
前記酸化膜（２１）は前記下部絶縁膜（１３）よりエッ
チングが容易な酸化膜で形成されたものである。例え
ば、前記下部絶縁層（１３）をＨ．Ｔ．Ｏ（ＨＴＯ：Hi
gh Temperature Oxide、以下でＨＴＯという）で形成す
ると前記酸化膜（２１）はＰ．Ｓ．Ｇ（ＰＳＧ：Phosph
o Silicate glass、以下でＰＳＧという）で形成する。
さらに、前記酸化膜（２１）は前記第１非晶質シリコン
膜（１７、１９）の全体厚さより厚く形成する。その次
に、前記酸化膜（２１）上部に貯蔵電極マスク（図示せ
ず）を用いたエッチング工程で感光膜パターン（２３）
を形成する。
【００２１】図４を参照すると、前記感光膜パターン
（２３）をマスクにして前記酸化膜パターン（２１′）
を形成する。また、前記感光膜パターン（２３）を除去
する。
（２３）をマスクにして前記酸化膜パターン（２１′）
を形成する。また、前記感光膜パターン（２３）を除去
する。
【００２２】図５を参照すると、全体表面上部に不純物
がドーピングされない第２非晶質シリコン膜（２５）
と、高濃度のｎ型不純物がドーピングされた第２非晶質
シリコン膜（２７）を交互に積層して望む厚さだけ形成
する。この際、前記第２非晶質シリコン膜（２５、２
７）は前記第１非晶質シリコン膜（１７、１９）と同様
な方法で形成する。また、前記第２非晶質シリコン膜
（２５、２７）は側面に形成されたセルとの距離を考慮
して層数及び厚さを決定する。唯、この際、前記第２非
晶質シリコン膜（２５、２７）の全体厚さは、側面に形
成された他のセルとの短絡を防止するため側面のセルと
の距離の半分より少なく形成しなければならない。
がドーピングされない第２非晶質シリコン膜（２５）
と、高濃度のｎ型不純物がドーピングされた第２非晶質
シリコン膜（２７）を交互に積層して望む厚さだけ形成
する。この際、前記第２非晶質シリコン膜（２５、２
７）は前記第１非晶質シリコン膜（１７、１９）と同様
な方法で形成する。また、前記第２非晶質シリコン膜
（２５、２７）は側面に形成されたセルとの距離を考慮
して層数及び厚さを決定する。唯、この際、前記第２非
晶質シリコン膜（２５、２７）の全体厚さは、側面に形
成された他のセルとの短絡を防止するため側面のセルと
の距離の半分より少なく形成しなければならない。
【００２３】図６を参照すると、酸化膜（２１）が露出
するよう前記第２非晶質シリコン膜（２５、２７）をそ
の全体厚さだけ乾式方法で全面エッチングする。その次
に、前記第１非晶質シリコン膜（１７、１９）を乾式方
法で全面エッチングして前記下部絶縁層（１３）を露出
させる。この際、前記酸化膜（２１）は前記非晶質シリ
コン膜（１７、１９、２５、２７）とのエッチング選択
比の差が非常に大きいので、殆どエッチングされずマス
クの役割を果たす。
するよう前記第２非晶質シリコン膜（２５、２７）をそ
の全体厚さだけ乾式方法で全面エッチングする。その次
に、前記第１非晶質シリコン膜（１７、１９）を乾式方
法で全面エッチングして前記下部絶縁層（１３）を露出
させる。この際、前記酸化膜（２１）は前記非晶質シリ
コン膜（１７、１９、２５、２７）とのエッチング選択
比の差が非常に大きいので、殆どエッチングされずマス
クの役割を果たす。
【００２４】図７を参照すると、前記非晶質シリコン膜
（１７、１９、２５、２７）と酸化膜（２１）とのエッ
チング選択比の差を用いた湿式方法で前記酸化膜（２
１）を除去する。この際、前記酸化膜（２１）除去工程
はＨＦ又はＢ．Ｏ．Ｅ．（ＢＯＥ：Buffered Oxide Etc
hant）溶液を用いて行う。
（１７、１９、２５、２７）と酸化膜（２１）とのエッ
チング選択比の差を用いた湿式方法で前記酸化膜（２
１）を除去する。この際、前記酸化膜（２１）除去工程
はＨＦ又はＢ．Ｏ．Ｅ．（ＢＯＥ：Buffered Oxide Etc
hant）溶液を用いて行う。
【００２５】図８を参照すると、不活性ガス雰囲気で６
００乃至７００℃の温度範囲に３０分乃至５時間の間、
図７の全体構造をアニーリング（annealing ）させる。
この際、前記非晶質シリコン膜（１７、２７）に含まれ
ている不純物が活性化される。この過程で前記非晶質シ
リコン等（１７、１９、２５、２７）は結晶化された多
結晶シリコン状態となる。
００乃至７００℃の温度範囲に３０分乃至５時間の間、
図７の全体構造をアニーリング（annealing ）させる。
この際、前記非晶質シリコン膜（１７、２７）に含まれ
ている不純物が活性化される。この過程で前記非晶質シ
リコン等（１７、１９、２５、２７）は結晶化された多
結晶シリコン状態となる。
【００２６】結果的に半導体基板（１１）に積層される
多結晶シリコン膜（１７、１９、２５、２７）の全体的
な構造はシリンダ型となる。
多結晶シリコン膜（１７、１９、２５、２７）の全体的
な構造はシリンダ型となる。
【００２７】図８を参照すると、ＨＮＯ3 ／ＣＨ3 ＣＯ
ＯＨ／ＨＦ溶液でエッチング選択比の差を用いて前記不
純物がドーピングされた多結晶シリコン膜（１７、２
７）を一定幅エッチングする。その結果、前記シリンダ
型構造の側壁はピン型のように凹凸が形成される。その
次に、６００乃至１５００℃温度で充分な熱工程を加え
て前記多結晶シリコン膜（１７、２７）に含まれた不純
物を前記多結晶シリコン膜（１９、２５）に拡散させド
ーピングすることにより表面積が増加したシリコン型貯
蔵電極（２９）を形成する。
ＯＨ／ＨＦ溶液でエッチング選択比の差を用いて前記不
純物がドーピングされた多結晶シリコン膜（１７、２
７）を一定幅エッチングする。その結果、前記シリンダ
型構造の側壁はピン型のように凹凸が形成される。その
次に、６００乃至１５００℃温度で充分な熱工程を加え
て前記多結晶シリコン膜（１７、２７）に含まれた不純
物を前記多結晶シリコン膜（１９、２５）に拡散させド
ーピングすることにより表面積が増加したシリコン型貯
蔵電極（２９）を形成する。
【００２８】ここで、前記多結晶シリコン膜（１９、２
５）のドーピング工程はポクル（ＰＯＣｌ3 ）ドーピン
グを行ったり、６００乃至１５００℃の高温で不純物ソ
ースガスのＰＨ3 ガスをフローさせて燐を前記多結晶シ
リコン膜（１９、２５）にドーピングさせる。
５）のドーピング工程はポクル（ＰＯＣｌ3 ）ドーピン
グを行ったり、６００乃至１５００℃の高温で不純物ソ
ースガスのＰＨ3 ガスをフローさせて燐を前記多結晶シ
リコン膜（１９、２５）にドーピングさせる。
【００２９】後工程で、前記貯蔵電極表面に誘電体膜
（図示せず）とプレート電極を順次形成することによ
り、半導体素子の高集積化に充分な静電容量を確保する
ことができるキャパシターを形成する。この際、前記誘
電体膜は誘電特性が優秀な物質で形成する。ここで、前
記誘電体膜はＮＯ又は、ＯＮＯ複合構造に形成されたも
のである。また、プレート電極は多結晶シリコン、ポリ
サイド、又はこれと類似な電導物質に形成することがで
きる。
（図示せず）とプレート電極を順次形成することによ
り、半導体素子の高集積化に充分な静電容量を確保する
ことができるキャパシターを形成する。この際、前記誘
電体膜は誘電特性が優秀な物質で形成する。ここで、前
記誘電体膜はＮＯ又は、ＯＮＯ複合構造に形成されたも
のである。また、プレート電極は多結晶シリコン、ポリ
サイド、又はこれと類似な電導物質に形成することがで
きる。
【００３０】一方、貯蔵電極マスクを用いたエッチング
工程で形成した酸化膜（２１）の大きさを調節して多数
個形成し、前記実施形態のような工程で貯蔵電極（図示
せず）を形成することにより凹凸構造を有する二つ乃至
四つのシリンダを有する多重シリンダ型貯蔵電極を形成
することができる。
工程で形成した酸化膜（２１）の大きさを調節して多数
個形成し、前記実施形態のような工程で貯蔵電極（図示
せず）を形成することにより凹凸構造を有する二つ乃至
四つのシリンダを有する多重シリンダ型貯蔵電極を形成
することができる。
【００３１】さらに、上記実施形態では第１非晶質シリ
コン膜の最上部層を不純物がドーピングされた層を用
い、第２非晶質シリコン膜の最下部層を不純物がドーピ
ングされない層を用いているがそれと逆に用いることも
できる。
コン膜の最上部層を不純物がドーピングされた層を用
い、第２非晶質シリコン膜の最下部層を不純物がドーピ
ングされない層を用いているがそれと逆に用いることも
できる。
【００３２】
【発明の効果】以上で説明したように、本発明による半
導体素子のキャパシター製造方法に伴い、不純物がドー
ピングされたシリコン層とドーピングされないシリコン
層のエッチング選択比の差を用いたエッチング方法で側
壁に凹凸を形成して表面積が増加した貯蔵電極を形成
し、後工程で誘電体膜とプレート電極を形成することに
より半導体素子の高集積化が可能になり信頼性が向上す
る効果を得るようになる。
導体素子のキャパシター製造方法に伴い、不純物がドー
ピングされたシリコン層とドーピングされないシリコン
層のエッチング選択比の差を用いたエッチング方法で側
壁に凹凸を形成して表面積が増加した貯蔵電極を形成
し、後工程で誘電体膜とプレート電極を形成することに
より半導体素子の高集積化が可能になり信頼性が向上す
る効果を得るようになる。
【００３３】本発明の好ましい実施形態は例示の目的の
ため開示されたものであり、当業者であれば添付の特許
請求の範囲に開示された本発明の思想の範囲内において
各種修正、変更、代替及び付加が可能であろう。
ため開示されたものであり、当業者であれば添付の特許
請求の範囲に開示された本発明の思想の範囲内において
各種修正、変更、代替及び付加が可能であろう。
【図１】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図２】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図３】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図４】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図５】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図６】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図７】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
【図８】本発明の実施例に伴う半導体素子のキャパシタ
ー製造工程を示した断面図。
ー製造工程を示した断面図。
１１…半導体基板、１３…下部絶縁層、１５…コンタク
トホール、１７…不純物がドーピングされた第１非晶質
シリコン膜、１９…不純物がドーピングされない第１非
晶質シリコン膜、２１…酸化膜、２３…感光膜パター
ン、２５…不純物がドーピングされた第２非晶質シリコ
ン膜、２７…不純物がドーピングされない第２非晶質シ
リコン膜、２９…貯蔵電極
トホール、１７…不純物がドーピングされた第１非晶質
シリコン膜、１９…不純物がドーピングされない第１非
晶質シリコン膜、２１…酸化膜、２３…感光膜パター
ン、２５…不純物がドーピングされた第２非晶質シリコ
ン膜、２７…不純物がドーピングされない第２非晶質シ
リコン膜、２９…貯蔵電極
Claims (16)
- 【請求項１】 半導体基板の予定された部分が露出する
よう半導体基板上部に形成された下部絶縁層を除去して
コンタクトホールを形成する工程と、 前記全体構造の上部に不純物がドーピングされた第１非
晶質導電層と不純物がドーピングされない第１非晶質導
電層を交互に複数層を形成するが、最上部にはドーピン
グされた第１非晶質導電層が来るよう形成する工程と、 前記最上部の第１非晶質導電層上部に貯蔵電極マスクを
用いたエッチング工程で一つの絶縁膜パターンを形成す
る工程と、 全体表面上部に不純物がドーピングされない第２非晶質
導電層と不純物がドーピングされた第２非晶質導電層を
交互に複数層形成する工程と、 前記絶縁膜と下部絶縁層をエッチング障壁にして前記第
１、第２非晶質導電層の全体厚さほど全面エッチングす
る工程と、 前記絶縁膜を湿式方法で除去する工程と、 前記第１、第２非晶質導電層を予定された温度で一定時
間アニーリングして結晶化された第１、第２導電層を形
成するが、不純物が拡散しないようにする工程と、 湿式方法で前記不純物がドーピングされた導電層を一定
幅エッチングして凹凸状を形成する工程と、 前記不純物がドーピングされない第１、第２導電層に不
純物をドーピングさせることにより側壁に凹凸が形成さ
れたシリンダ型の貯蔵電極を形成する工程を含む半導体
素子のキャパシター製造方法。 - 【請求項２】 前記不純物がドーピングされない第１、
第２非晶質導電層はＬＰＣＶＤ方法でシリコン ソース
ガスを注入しながら形成することを特徴とする請求項
１記載の半導体素子のキャパシター製造方法。 - 【請求項３】 前記シリコン ソース ガスはＳｉＨ
4 、Ｓｉ2 Ｈ6 又はＳｉ3 Ｈ8 含むことを特徴とする請
求項２記載の半導体素子のキャパシター製造方法。 - 【請求項４】 前記不純物がドーピングされた第１、第
２非晶質導電層はＬＰＣＶＤ方法でシリコン ソース
ガスと不純物ソース ガスであるＰＨ3 を同時に注入し
ながら形成することを特徴とする請求項１記載の半導体
素子のキャパシター製造方法。 - 【請求項５】 前記第１、第２非晶質導電層はＰＥＣＶ
Ｄ方法で形成することを特徴とする請求項１記載の半導
体素子のキャパシター製造方法。 - 【請求項６】 前記絶縁膜は前記下部絶縁層よりエッチ
ングが容易な酸化膜で形成することを特徴とする請求項
１記載の半導体素子のキャパシター製造方法。 - 【請求項７】 前記下部絶縁層にはＨＴＯが用いられ、
前記絶縁膜にはＰＳＧが用いられることを特徴とする請
求項１記載の半導体素子のキャパシター製造方法。 - 【請求項８】 前記絶縁膜は前記第１非晶質導電層より
厚く形成されることを特徴とする請求項１記載の半導体
素子のキャパシター製造方法。 - 【請求項９】 前記第２非晶質導電層は、全体厚さが隣
接した他のセルとの距離の半分より小さく形成されるこ
とを特徴とする請求項１記載の半導体素子のキャパシタ
ー製造方法。 - 【請求項１０】 前記不純物がドーピングされない第
１、第２導電層に不純物をドーピングさせる段階は、６
００乃至１５００℃の高温で不純物ソース ガスをフロ
ーさせる工程を含むことを特徴とする請求項１記載の半
導体素子のキャパシター製造方法。 - 【請求項１１】 前記不純物がドーピングされない第
１、第２導電層に不純物をドーピングさせる段階は、Ｐ
ＯＣｌ3 をドーピングする段階を含むことを特徴とする
請求項１記載の半導体素子のキャパシター製造方法。 - 【請求項１２】 前記第１非晶質導電層最上部にさらに
不純物がドーピングされない第１非晶質導電層が形成さ
れることを特徴とする請求項１記載の半導体素子のキャ
パシター製造方法。 - 【請求項１３】 前記第２非晶質導電層最下部に不純物
がドーピングされた第２非晶質導電層が形成されること
を特徴とする請求項１２記載の半導体素子のキャパシタ
ー製造方法。 - 【請求項１４】 前記不純物がドーピングされた導電層
をエッチングして凹凸状を形成する工程は、前記不純物
がドーピングされない導電層と前記不純物がドーピング
された導電層とのエッチング選択比の差を用いてＨＮＯ
3 ／ＣＨ3 ＣＯＯＨ／ＨＦ溶液でエッチングする段階を
含むことを特徴とする請求項１記載の半導体素子のキャ
パシター製造方法。 - 【請求項１５】 半導体基板の予定された部分が露出さ
れるよう半導体基板上部に形成された下部絶縁層を除去
してコンタクトホールを形成する工程と、 前記全体構造の上部に不純物がドーピングされた第１非
晶質導電層と、不純物がドーピングされない第１非晶質
導電層を交互に複数層形成するが、最上部にはドーピン
グされた第１非晶質導電層が来るよう形成する工程と、 前記最上部の第１非晶質導電層上部に貯蔵電極マスクを
用いたエッチング工程で多数の絶縁膜パターンを形成す
る工程と、 全体表面上部に不純物がドーピングされない第２非晶質
導電層と、不純物がドーピングされた第２非晶質導電層
を交互に複数層形成する工程と、 前記絶縁膜と下部絶縁層をエッチング障壁にして前記第
１、第２非晶質導電層の全体厚さほど全面エッチングす
る工程と、 前記絶縁膜を湿式方法で除去する工程と、 前記第１、第２非晶質導電層を予定された温度で一定時
間アニーリングして結晶化された第１、第２導電層を形
成するが、不純物が拡散しないようにする工程と、 湿式方法で前記不純物がドーピングされた導電層を一定
幅エッチングして凹凸状を形成する工程と、 前記不純物がドーピングされない第１、第２導電層に不
純物をドーピングさせることにより側壁に凹凸が形成さ
れた多重シリンダ型の貯蔵電極を形成する工程を含む半
導体素子のキャパシター製造方法。 - 【請求項１６】 前記多数の絶縁膜パターンを２〜４個
形成することを特徴とする請求項１５記載の半導体素子
のキャパシター製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950003907A KR0180779B1 (ko) | 1995-02-27 | 1995-02-27 | 반도체소자의 캐패시터 제조방법 |
| KR95-03907 | 1995-02-27 | ||
| KR95-3907 | 1995-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330543A true JPH08330543A (ja) | 1996-12-13 |
| JP2771964B2 JP2771964B2 (ja) | 1998-07-02 |
Family
ID=19408885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8040014A Expired - Fee Related JP2771964B2 (ja) | 1995-02-27 | 1996-02-27 | 半導体素子のキャパシター製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5573968A (ja) |
| JP (1) | JP2771964B2 (ja) |
| KR (1) | KR0180779B1 (ja) |
| CN (1) | CN1056472C (ja) |
| DE (1) | DE19607351C2 (ja) |
| GB (1) | GB2298313B (ja) |
| TW (1) | TW307893B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869389A (en) * | 1996-01-18 | 1999-02-09 | Micron Technology, Inc. | Semiconductor processing method of providing a doped polysilicon layer |
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| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
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| KR101027485B1 (ko) | 2001-02-12 | 2011-04-06 | 에이에스엠 아메리카, 인코포레이티드 | 반도체 박막 증착을 위한 개선된 공정 |
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| US8012876B2 (en) | 2008-12-02 | 2011-09-06 | Asm International N.V. | Delivery of vapor precursor from solid source |
| US7833906B2 (en) | 2008-12-11 | 2010-11-16 | Asm International N.V. | Titanium silicon nitride deposition |
| JP5873270B2 (ja) * | 2011-08-31 | 2016-03-01 | 富士フイルム株式会社 | エッチング方法、これに用いられるシリコンエッチング液、及び半導体基板製品の製造方法 |
| CN113496954B (zh) * | 2020-04-08 | 2023-08-29 | 长鑫存储技术有限公司 | 存储器的形成方法及存储器 |
| CN113889572A (zh) * | 2020-07-02 | 2022-01-04 | 无锡华润上华科技有限公司 | 半导体器件及其制作方法 |
| CN112864097B (zh) * | 2021-01-14 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| US12127389B2 (en) | 2021-01-14 | 2024-10-22 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
| KR102773345B1 (ko) | 2024-01-04 | 2025-02-27 | 김진성 | 킥 보드 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192871A (en) * | 1991-10-15 | 1993-03-09 | Motorola, Inc. | Voltage variable capacitor having amorphous dielectric film |
| KR960006745B1 (ko) * | 1991-12-31 | 1996-05-23 | 현대전자산업주식회사 | 반도체 기억장치의 전하저장전극 제조방법 |
| TW227628B (ja) * | 1992-12-10 | 1994-08-01 | Samsung Electronics Co Ltd | |
| US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
| KR940022841A (ko) * | 1993-03-22 | 1994-10-21 | 김광호 | 반도체장치의 커패시터 및 그 제조방법 |
| KR0131744B1 (ko) * | 1993-12-28 | 1998-04-15 | 김주용 | 반도체 소자의 캐패시터 제조방법 |
| KR0120547B1 (ko) * | 1993-12-29 | 1997-10-27 | 김주용 | 캐패시터 제조방법 |
| JP2817645B2 (ja) * | 1995-01-25 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-02-27 KR KR1019950003907A patent/KR0180779B1/ko not_active Expired - Fee Related
-
1996
- 1996-02-23 US US08/606,199 patent/US5573968A/en not_active Expired - Lifetime
- 1996-02-24 TW TW085102138A patent/TW307893B/zh not_active IP Right Cessation
- 1996-02-27 CN CN96104317A patent/CN1056472C/zh not_active Expired - Fee Related
- 1996-02-27 GB GB9604052A patent/GB2298313B/en not_active Expired - Fee Related
- 1996-02-27 JP JP8040014A patent/JP2771964B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| GB2298313A (en) | 1996-08-28 |
| TW307893B (ja) | 1997-06-11 |
| US5573968A (en) | 1996-11-12 |
| CN1056472C (zh) | 2000-09-13 |
| GB2298313B (en) | 1999-03-31 |
| GB9604052D0 (en) | 1996-05-01 |
| JP2771964B2 (ja) | 1998-07-02 |
| DE19607351A1 (de) | 1996-08-29 |
| KR960032719A (ko) | 1996-09-17 |
| DE19607351C2 (de) | 2001-04-26 |
| CN1148731A (zh) | 1997-04-30 |
| KR0180779B1 (ko) | 1999-03-20 |
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