JPH10209401A - 半導体メモリ素子及びその製造方法 - Google Patents
半導体メモリ素子及びその製造方法Info
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- JPH10209401A JPH10209401A JP9354525A JP35452597A JPH10209401A JP H10209401 A JPH10209401 A JP H10209401A JP 9354525 A JP9354525 A JP 9354525A JP 35452597 A JP35452597 A JP 35452597A JP H10209401 A JPH10209401 A JP H10209401A
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- forming
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- H10D84/01—Manufacture or treatment
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Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 セルアレイ部と周辺回路部との段差を減少さ
せることが可能な半導体メモリ素子及びその製造方法を
提供する。 【解決手段】 半導体メモリ素子は、情報を蓄積するた
めの複数のセル及びセルと接続されるワードライン、ビ
ットラインが形成されたセルアレイ部３６と、セルに対
する情報の書き込み／読み出し制御のための周辺回路が
形成された周辺回路部３７とを有し、セルアレイ部３６
と周辺回路部３７との境界部分に設けられた隔離層上に
ワードライン、ビットラインのダミーラインを備える。
せることが可能な半導体メモリ素子及びその製造方法を
提供する。 【解決手段】 半導体メモリ素子は、情報を蓄積するた
めの複数のセル及びセルと接続されるワードライン、ビ
ットラインが形成されたセルアレイ部３６と、セルに対
する情報の書き込み／読み出し制御のための周辺回路が
形成された周辺回路部３７とを有し、セルアレイ部３６
と周辺回路部３７との境界部分に設けられた隔離層上に
ワードライン、ビットラインのダミーラインを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
に係り、特にセルアレイ部と周辺回路部との段差を減少
させることが可能な半導体メモリ素子及びその製造方法
に関するものである。
に係り、特にセルアレイ部と周辺回路部との段差を減少
させることが可能な半導体メモリ素子及びその製造方法
に関するものである。
【０００２】
【従来の技術】以下、添付図面に基づき従来の半導体メ
モリ素子について説明する。図１〜図８は、従来の半導
体メモリ素子の工程断面図である。従来の半導体メモリ
素子のセルアレイ部と周辺回路部との境界における製造
工程について説明する。まず、図１（ａ）に示すよう
に、Ｐ（燐）ドープのｎ型ウェル２とＢＦ2 をイオン注
入したｐ型ウェル１を半導体基板上に形成する。そし
て、ｎ型ウェル１とｐ型ウェル２が形成された半導体基
板の所定領域に、セルアレイ部と周辺回路部とを隔離す
るための隔離層４、セルアレイ部内のセルとセルとの間
を隔離するための素子隔離層３を形成する（図８
（ｂ））。
モリ素子について説明する。図１〜図８は、従来の半導
体メモリ素子の工程断面図である。従来の半導体メモリ
素子のセルアレイ部と周辺回路部との境界における製造
工程について説明する。まず、図１（ａ）に示すよう
に、Ｐ（燐）ドープのｎ型ウェル２とＢＦ2 をイオン注
入したｐ型ウェル１を半導体基板上に形成する。そし
て、ｎ型ウェル１とｐ型ウェル２が形成された半導体基
板の所定領域に、セルアレイ部と周辺回路部とを隔離す
るための隔離層４、セルアレイ部内のセルとセルとの間
を隔離するための素子隔離層３を形成する（図８
（ｂ））。
【０００３】続いて、図２（ｃ）に示すように、隔離層
４及び素子隔離層３によって区分された各活性領域に素
子のしきい値電圧を調節するためのイオン注入を実施す
る（このとき、ＮＭＯＳトランジスタが形成されるかＰ
ＭＯＳトランジスタが形成されるかは注入されるイオン
の種類によって決定される）。次いで、ｎ型ウェル１、
ｐ型ウェル２、隔離層４、素子隔離層３を含む全面を覆
うように、ゲート絶縁膜５を形成し、この絶縁膜５上に
ゲートとなるポリシリコン層６を形成し、ポリシリコン
層６上にキャップ酸化膜７を形成する。そして、セルア
レイ部に形成されたゲート絶縁膜５、ポリシリコン層
６、キャップ酸化膜７を選択的にパターニングして、メ
モリ素子のワードラインを形成すると共に、周辺回路部
に形成されたゲート絶縁膜５、ポリシリコン層６、キャ
ップ酸化膜７を選択的にパターニングして、周辺回路を
構成するトランジスタのゲートラインを形成する（図２
（ｄ））。
４及び素子隔離層３によって区分された各活性領域に素
子のしきい値電圧を調節するためのイオン注入を実施す
る（このとき、ＮＭＯＳトランジスタが形成されるかＰ
ＭＯＳトランジスタが形成されるかは注入されるイオン
の種類によって決定される）。次いで、ｎ型ウェル１、
ｐ型ウェル２、隔離層４、素子隔離層３を含む全面を覆
うように、ゲート絶縁膜５を形成し、この絶縁膜５上に
ゲートとなるポリシリコン層６を形成し、ポリシリコン
層６上にキャップ酸化膜７を形成する。そして、セルア
レイ部に形成されたゲート絶縁膜５、ポリシリコン層
６、キャップ酸化膜７を選択的にパターニングして、メ
モリ素子のワードラインを形成すると共に、周辺回路部
に形成されたゲート絶縁膜５、ポリシリコン層６、キャ
ップ酸化膜７を選択的にパターニングして、周辺回路を
構成するトランジスタのゲートラインを形成する（図２
（ｄ））。
【０００４】続いて、図３（ｅ）に示すように、ワード
ラインが形成されていない半導体基板の表面にバッファ
酸化膜８を形成する。このバッファ酸化膜８は、イオン
注入工程で基板に加えられるストレスを軽減させるため
のものである。そして、ワードラインをマスクとして用
いて低濃度の不純物イオン注入を行い、セルトランジス
タのソース／ドレインとなる不純物拡散領域５１を形成
する。図３（ｆ）に示すように、セルアレイ部のワード
ライン４９、周辺回路部のワードラインの各側面に側壁
酸化膜１０を形成する。側壁酸化膜１０が形成されたワ
ードラインをマスクとして用いて、ＬＤＤ構造の不純物
拡散領域を形成するための高濃度の不純物イオン注入を
実施する。こうして、ゲート、ドレイン、ソースからな
るセルトランジスタ及び周辺回路のトランジスタが形成
される。
ラインが形成されていない半導体基板の表面にバッファ
酸化膜８を形成する。このバッファ酸化膜８は、イオン
注入工程で基板に加えられるストレスを軽減させるため
のものである。そして、ワードラインをマスクとして用
いて低濃度の不純物イオン注入を行い、セルトランジス
タのソース／ドレインとなる不純物拡散領域５１を形成
する。図３（ｆ）に示すように、セルアレイ部のワード
ライン４９、周辺回路部のワードラインの各側面に側壁
酸化膜１０を形成する。側壁酸化膜１０が形成されたワ
ードラインをマスクとして用いて、ＬＤＤ構造の不純物
拡散領域を形成するための高濃度の不純物イオン注入を
実施する。こうして、ゲート、ドレイン、ソースからな
るセルトランジスタ及び周辺回路のトランジスタが形成
される。
【０００５】続いて、このようなトランジスタが形成さ
れた半導体基板の全面を覆うように第１絶縁層１１を形
成し、この絶縁層５３上に平坦化用ＢＰＳＧ層を蒸着し
て第２絶縁層１２を形成する。そして、セルトランジス
タのワードラインの両側に形成された不純物拡散領域の
うち、一方の不純物拡散領域上の絶縁層１１，１２を選
択的に除去して、ビットラインコンタクトホール１３を
形成する。次に、図４（ｇ）に示すように、ｎ型不純物
がドープされたポリシリコン層１４とタングステンシリ
サイド層１５をビットラインコンタクトホール５５が完
全に埋まるように順次蒸着し、これらを選択的にパター
ニングしてビットラインを形成する。そして、図４
（ｈ）に示すように、ビットラインが形成された全面を
覆うように酸化膜を蒸着して第３絶縁層１６を形成し、
この絶縁層５９上に窒化膜を蒸着して第４絶縁層１７を
形成する。さらに、第４絶縁層１７上に平坦化用ＢＰＳ
Ｇ層を蒸着して第５絶縁層１８を形成し、この絶縁層１
８上に酸化膜を再び蒸着して第６絶縁層１９を形成す
る。
れた半導体基板の全面を覆うように第１絶縁層１１を形
成し、この絶縁層５３上に平坦化用ＢＰＳＧ層を蒸着し
て第２絶縁層１２を形成する。そして、セルトランジス
タのワードラインの両側に形成された不純物拡散領域の
うち、一方の不純物拡散領域上の絶縁層１１，１２を選
択的に除去して、ビットラインコンタクトホール１３を
形成する。次に、図４（ｇ）に示すように、ｎ型不純物
がドープされたポリシリコン層１４とタングステンシリ
サイド層１５をビットラインコンタクトホール５５が完
全に埋まるように順次蒸着し、これらを選択的にパター
ニングしてビットラインを形成する。そして、図４
（ｈ）に示すように、ビットラインが形成された全面を
覆うように酸化膜を蒸着して第３絶縁層１６を形成し、
この絶縁層５９上に窒化膜を蒸着して第４絶縁層１７を
形成する。さらに、第４絶縁層１７上に平坦化用ＢＰＳ
Ｇ層を蒸着して第５絶縁層１８を形成し、この絶縁層１
８上に酸化膜を再び蒸着して第６絶縁層１９を形成す
る。
【０００６】そして、セルトランジスタのワードライン
４９の両側に形成された不純物拡散領域のうち、他方の
不純物拡散領域上の絶縁層１９，１８，１７、１６、１
２、１１を選択的に除去してストレージノードコンタク
トホール２０を形成する。次いで、ストレージノードコ
ンタクトホール２０の側面に窒化側壁２１を形成する。
そして、図５（ｉ）に示すように、ストレージノードコ
ンタクトホール２０によって露出した上記他方の不純物
拡散領域と接する円筒状のストレージノード電極２２を
形成し、絶縁層１８，１９を湿式エッチングで除去し、
ストレージノード電極２２の表面に高誘電率の誘電体か
らなる誘電体層２３を形成する。さらに、誘電体層２３
を挟んでストレージノード電極２２と対向するプレート
電極２４を誘電体層６６上に形成する（図５（ｂ））。
こうして、ストレージノード電極６５、誘電体層６６、
プレート電極６７によりキャパシタが形成される。
４９の両側に形成された不純物拡散領域のうち、他方の
不純物拡散領域上の絶縁層１９，１８，１７、１６、１
２、１１を選択的に除去してストレージノードコンタク
トホール２０を形成する。次いで、ストレージノードコ
ンタクトホール２０の側面に窒化側壁２１を形成する。
そして、図５（ｉ）に示すように、ストレージノードコ
ンタクトホール２０によって露出した上記他方の不純物
拡散領域と接する円筒状のストレージノード電極２２を
形成し、絶縁層１８，１９を湿式エッチングで除去し、
ストレージノード電極２２の表面に高誘電率の誘電体か
らなる誘電体層２３を形成する。さらに、誘電体層２３
を挟んでストレージノード電極２２と対向するプレート
電極２４を誘電体層６６上に形成する（図５（ｂ））。
こうして、ストレージノード電極６５、誘電体層６６、
プレート電極６７によりキャパシタが形成される。
【０００７】次いで、図６に示すように、多層配線を形
成するために、セルトランジスタ及びキャパシタが形成
された全面を覆うように酸化膜を蒸着して第７絶縁層２
５を形成し、この絶縁層６８上にアルミニウムと表面反
射防止膜層を順次形成する。そして、このアルミニウム
及び表面反射防止膜層を選択的にエッチングして下部配
線層２６を形成する。この際、周辺回路部にも下部配線
層が形成される。図７に示すように、下部配線層６９が
形成された全面を覆うように層間絶縁層２７を形成し、
その上側にＳＯＧ（Spin On Glass ）層２８を塗布し、
エッチバック工程によりステップ・カバレージを向上さ
せる。ＳＯＧ層２８上に酸化膜を蒸着して第８絶縁層２
９を形成する。次いで、周辺回路部の下部配線層２６が
露出するように絶縁層２９、ＳＯＧ層２８、層間絶縁層
２７を選択的に除去して、層間コンタクトホール３０を
形成する。そして、図８に示すように、層間コンタクト
ホール７３内に配線特性を向上させるためのプラグ層７
４を形成する。最後に、アルミニウムと反射防止膜とか
らなる上部配線層３２をプラグ層３１と接するように絶
縁層２９上に形成する。
成するために、セルトランジスタ及びキャパシタが形成
された全面を覆うように酸化膜を蒸着して第７絶縁層２
５を形成し、この絶縁層６８上にアルミニウムと表面反
射防止膜層を順次形成する。そして、このアルミニウム
及び表面反射防止膜層を選択的にエッチングして下部配
線層２６を形成する。この際、周辺回路部にも下部配線
層が形成される。図７に示すように、下部配線層６９が
形成された全面を覆うように層間絶縁層２７を形成し、
その上側にＳＯＧ（Spin On Glass ）層２８を塗布し、
エッチバック工程によりステップ・カバレージを向上さ
せる。ＳＯＧ層２８上に酸化膜を蒸着して第８絶縁層２
９を形成する。次いで、周辺回路部の下部配線層２６が
露出するように絶縁層２９、ＳＯＧ層２８、層間絶縁層
２７を選択的に除去して、層間コンタクトホール３０を
形成する。そして、図８に示すように、層間コンタクト
ホール７３内に配線特性を向上させるためのプラグ層７
４を形成する。最後に、アルミニウムと反射防止膜とか
らなる上部配線層３２をプラグ層３１と接するように絶
縁層２９上に形成する。
【０００８】以上のような従来の半導体メモリ素子の製
造工程は、ＤＲＡＭ素子の量産体制において多く適用さ
れているＣＯＢ（Capacitor Over Bit Line ）構造を有
するメモリ素子の製造工程を示したものである。メモリ
素子においては、高集積化、超微細化の傾向に伴い、金
属配線の断線に起因した素子の不良が数多く発生する
が、特にセルアレイが構成されるセルアレイ部と、セル
アレイ部のワードライン又はビットラインに信号を印加
してデータの入出力を制御する周辺回路が構成される周
辺回路部との段差の部分で、金属配線が薄くなる等の理
由により発生する断線が一番多い。セルアレイ部と周辺
回路部とが段差を有して形成される理由は、セルアレイ
部にデータを蓄積するためのキャパシタなどが形成され
るからである。
造工程は、ＤＲＡＭ素子の量産体制において多く適用さ
れているＣＯＢ（Capacitor Over Bit Line ）構造を有
するメモリ素子の製造工程を示したものである。メモリ
素子においては、高集積化、超微細化の傾向に伴い、金
属配線の断線に起因した素子の不良が数多く発生する
が、特にセルアレイが構成されるセルアレイ部と、セル
アレイ部のワードライン又はビットラインに信号を印加
してデータの入出力を制御する周辺回路が構成される周
辺回路部との段差の部分で、金属配線が薄くなる等の理
由により発生する断線が一番多い。セルアレイ部と周辺
回路部とが段差を有して形成される理由は、セルアレイ
部にデータを蓄積するためのキャパシタなどが形成され
るからである。
【０００９】
【発明が解決しようとする課題】以上のように従来の半
導体メモリ素子では、セルアレイ部と周辺回路部とに段
差が存在するため、この段差部で金属配線の断線が数多
く発生するという問題点があった。その理由は、セルア
レイ部の金属配線より周辺回路部の金属配線の高さが低
く、また絶縁層（第８絶縁層２９、ＳＯＧ層２８、層間
絶縁層２７）を正確にパターニングするのが難しいた
め、上部配線層を形成する際に、段差の部分で金属配線
の断線が発生するからである。本発明は、上記課題を解
決するためになされたもので、セルアレイ部と周辺回路
部との段差を減少させることが可能な半導体メモリ素子
及びその製造方法を提供することを目的とする。
導体メモリ素子では、セルアレイ部と周辺回路部とに段
差が存在するため、この段差部で金属配線の断線が数多
く発生するという問題点があった。その理由は、セルア
レイ部の金属配線より周辺回路部の金属配線の高さが低
く、また絶縁層（第８絶縁層２９、ＳＯＧ層２８、層間
絶縁層２７）を正確にパターニングするのが難しいた
め、上部配線層を形成する際に、段差の部分で金属配線
の断線が発生するからである。本発明は、上記課題を解
決するためになされたもので、セルアレイ部と周辺回路
部との段差を減少させることが可能な半導体メモリ素子
及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ素
子は、請求項１に記載のように、セルアレイ部と周辺回
路部との境界部分にワードライン、ビットラインのダミ
ーラインを備えるものである。このように、セルアレイ
部と周辺回路部との境界部分にダミーラインを設けるこ
とにより、セルアレイ部と周辺回路部との段差を小さく
することができる。また、請求項２に記載のように、上
記ダミーラインは、セルアレイ部と周辺回路部とを隔離
するための隔離層上に形成されるものである。また、請
求項３に記載のように、上記ダミーラインは、ポリシリ
コンゲート、このゲート上に形成されたキャップ酸化
膜、ゲート及びキャップ酸化膜の側面に形成された側壁
酸化膜からなるダミーワードラインとポリシリコン層、
このポリシリコン層上に形成されたタングステンシリサ
イド層からなるダミービットラインとが積層されたもの
である。また、請求項４に記載のように、セルアレイ部
と周辺回路部とに区分される半導体基板と、セルアレイ
部に形成された複数のワードラインと、ワードラインの
両側の半導体基板内に形成された不純物拡散領域と、セ
ルアレイ部と周辺回路部との境界部分に設けられた隔離
層上に形成されたダミーワードラインと、ワードライ
ン、ダミーワードラインを含む全面を覆うように形成さ
れた第１絶縁層と、ワードラインの両側に形成された不
純物拡散領域の内の一方の不純物拡散領域と接するよう
に形成された複数のビットラインと、ダミーワードライ
ンが設けられた位置の第１絶縁層上に形成されたダミー
ビットラインと、ビットライン、ダミービットラインを
含む全面を覆うように形成された第２絶縁層と、ワード
ラインの両側に形成された不純物拡散領域の内の他方の
不純物拡散領域に電極が接するように形成されたキャパ
シタと、キャパシタを含む全面を覆うように形成された
第３絶縁層と、第３絶縁層上に選択的に連結されて形成
された多層の金属配線とを備えるものである。
子は、請求項１に記載のように、セルアレイ部と周辺回
路部との境界部分にワードライン、ビットラインのダミ
ーラインを備えるものである。このように、セルアレイ
部と周辺回路部との境界部分にダミーラインを設けるこ
とにより、セルアレイ部と周辺回路部との段差を小さく
することができる。また、請求項２に記載のように、上
記ダミーラインは、セルアレイ部と周辺回路部とを隔離
するための隔離層上に形成されるものである。また、請
求項３に記載のように、上記ダミーラインは、ポリシリ
コンゲート、このゲート上に形成されたキャップ酸化
膜、ゲート及びキャップ酸化膜の側面に形成された側壁
酸化膜からなるダミーワードラインとポリシリコン層、
このポリシリコン層上に形成されたタングステンシリサ
イド層からなるダミービットラインとが積層されたもの
である。また、請求項４に記載のように、セルアレイ部
と周辺回路部とに区分される半導体基板と、セルアレイ
部に形成された複数のワードラインと、ワードラインの
両側の半導体基板内に形成された不純物拡散領域と、セ
ルアレイ部と周辺回路部との境界部分に設けられた隔離
層上に形成されたダミーワードラインと、ワードライ
ン、ダミーワードラインを含む全面を覆うように形成さ
れた第１絶縁層と、ワードラインの両側に形成された不
純物拡散領域の内の一方の不純物拡散領域と接するよう
に形成された複数のビットラインと、ダミーワードライ
ンが設けられた位置の第１絶縁層上に形成されたダミー
ビットラインと、ビットライン、ダミービットラインを
含む全面を覆うように形成された第２絶縁層と、ワード
ラインの両側に形成された不純物拡散領域の内の他方の
不純物拡散領域に電極が接するように形成されたキャパ
シタと、キャパシタを含む全面を覆うように形成された
第３絶縁層と、第３絶縁層上に選択的に連結されて形成
された多層の金属配線とを備えるものである。
【００１１】また、請求項５に記載のように、半導体基
板にセルアレイ部と周辺回路部とを隔離するための隔離
層、セルとセルとの間を隔離するための素子隔離層を形
成する工程と、隔離層によって区分された活性領域に複
数のワードラインを形成すると共に、セルアレイ部と周
辺回路部との境界部分に１つ以上のダミーワードライン
を形成する工程と、ワードラインの両側に不純物拡散領
域を形成し、ワードライン、ダミーワードライン、不純
物拡散領域を含む全面を覆うように第１絶縁層を形成す
る工程と、第１絶縁層を選択的に除去して、ワードライ
ンの両側に形成された不純物拡散領域の内の一方の不純
物拡散領域を露出させる工程と、露出した不純物拡散領
域と接する複数のビットラインを形成すると共に、ダミ
ーワードラインが設けられた位置の第１絶縁層上に１つ
以上のダミービットラインを形成する工程と、ビットラ
イン、ダミービットラインを含む全面を覆うように第２
絶縁層を形成する工程と、ワードラインの両側に形成さ
れた不純物拡散領域の内の他方の不純物拡散領域を露出
させる工程と、露出した他方の不純物拡散領域に電極が
接するようにキャパシタを形成する工程とを備えるもの
である。
板にセルアレイ部と周辺回路部とを隔離するための隔離
層、セルとセルとの間を隔離するための素子隔離層を形
成する工程と、隔離層によって区分された活性領域に複
数のワードラインを形成すると共に、セルアレイ部と周
辺回路部との境界部分に１つ以上のダミーワードライン
を形成する工程と、ワードラインの両側に不純物拡散領
域を形成し、ワードライン、ダミーワードライン、不純
物拡散領域を含む全面を覆うように第１絶縁層を形成す
る工程と、第１絶縁層を選択的に除去して、ワードライ
ンの両側に形成された不純物拡散領域の内の一方の不純
物拡散領域を露出させる工程と、露出した不純物拡散領
域と接する複数のビットラインを形成すると共に、ダミ
ーワードラインが設けられた位置の第１絶縁層上に１つ
以上のダミービットラインを形成する工程と、ビットラ
イン、ダミービットラインを含む全面を覆うように第２
絶縁層を形成する工程と、ワードラインの両側に形成さ
れた不純物拡散領域の内の他方の不純物拡散領域を露出
させる工程と、露出した他方の不純物拡散領域に電極が
接するようにキャパシタを形成する工程とを備えるもの
である。
【００１２】また、請求項６に記載のように、上記ワー
ドラインとダミーワードラインは、半導体基板に素子の
しきい値電圧を調節するためのイオンを注入し、ゲート
絶縁膜を形成する工程と、ゲート絶縁膜上にポリシリコ
ン層を形成する工程と、ポリシリコン層上にキャップ酸
化膜を形成し、活性領域に複数のワードラインが残るよ
うにパターニングすると共に、セルアレイ部と周辺回路
部との境界部分に１つ以上のダミーワードラインが残る
ようにパターニングする工程と、不純物拡散領域を形成
するためのイオン注入工程後にワードラインとダミーワ
ードラインの側面に側壁酸化膜を形成する工程とによっ
て形成されるものである。また、請求項７に記載のよう
に、ビットラインとダミービットラインは、露出した一
方の不純物拡散領域を含む全面を覆うように不純物のド
ープされたポリシリコン層を形成する工程と、ポリシリ
コン層上にタングステンシリサイド層を蒸着する工程
と、活性領域に複数のビットラインが残るようにパター
ニングすると共に、セルアレイ部と周辺回路部との境界
部分に１つ以上のダミービットラインが残るようにパタ
ーニングする工程とによって形成されるものである。
ドラインとダミーワードラインは、半導体基板に素子の
しきい値電圧を調節するためのイオンを注入し、ゲート
絶縁膜を形成する工程と、ゲート絶縁膜上にポリシリコ
ン層を形成する工程と、ポリシリコン層上にキャップ酸
化膜を形成し、活性領域に複数のワードラインが残るよ
うにパターニングすると共に、セルアレイ部と周辺回路
部との境界部分に１つ以上のダミーワードラインが残る
ようにパターニングする工程と、不純物拡散領域を形成
するためのイオン注入工程後にワードラインとダミーワ
ードラインの側面に側壁酸化膜を形成する工程とによっ
て形成されるものである。また、請求項７に記載のよう
に、ビットラインとダミービットラインは、露出した一
方の不純物拡散領域を含む全面を覆うように不純物のド
ープされたポリシリコン層を形成する工程と、ポリシリ
コン層上にタングステンシリサイド層を蒸着する工程
と、活性領域に複数のビットラインが残るようにパター
ニングすると共に、セルアレイ部と周辺回路部との境界
部分に１つ以上のダミービットラインが残るようにパタ
ーニングする工程とによって形成されるものである。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図９〜図１５は本発
明の実施の形態を示す半導体メモリ素子の工程断面図で
ある。まず、図９（ａ）に示すように、Ｐ（燐）ドープ
のｎ型ウェル４１とＢＦ2 をイオン注入したｐ型ウェル
４２を半導体基板１上に形成する。そして、ｎ型ウェル
４１とｐ型ウェル４２が形成された半導体基板の所定領
域に、セルアレイ部と周辺回路部とを隔離するための隔
離層４４、セルアレイ部内のセルとセルとの間を隔離す
るための素子隔離層４３を形成する（図９（ｂ））。
て図面を参照して詳細に説明する。図９〜図１５は本発
明の実施の形態を示す半導体メモリ素子の工程断面図で
ある。まず、図９（ａ）に示すように、Ｐ（燐）ドープ
のｎ型ウェル４１とＢＦ2 をイオン注入したｐ型ウェル
４２を半導体基板１上に形成する。そして、ｎ型ウェル
４１とｐ型ウェル４２が形成された半導体基板の所定領
域に、セルアレイ部と周辺回路部とを隔離するための隔
離層４４、セルアレイ部内のセルとセルとの間を隔離す
るための素子隔離層４３を形成する（図９（ｂ））。
【００１４】なお、後述のように、セルアレイ部には、
セル（セルトランジスタ）、ワードライン及びビットラ
インが形成され、周辺回路部には、セルに対する情報の
書き込み／読み出し制御のための周辺回路が形成され
る。続いて、図９（ｃ）に示すように、隔離層４４及び
素子隔離層４３によって区分された各活性領域に素子の
しきい値電圧を調節するためのイオン注入を実施する
（このとき、ＮＭＯＳトランジスタが形成されるかＰＭ
ＯＳトランジスタが形成されるかは注入されるイオンの
種類によって決定される）。
セル（セルトランジスタ）、ワードライン及びビットラ
インが形成され、周辺回路部には、セルに対する情報の
書き込み／読み出し制御のための周辺回路が形成され
る。続いて、図９（ｃ）に示すように、隔離層４４及び
素子隔離層４３によって区分された各活性領域に素子の
しきい値電圧を調節するためのイオン注入を実施する
（このとき、ＮＭＯＳトランジスタが形成されるかＰＭ
ＯＳトランジスタが形成されるかは注入されるイオンの
種類によって決定される）。
【００１５】次いで、ｎ型ウェル４１、ｐ型ウェル４
２、隔離層４４、素子隔離層４３を含む全面を覆うよう
に、ゲート絶縁膜６を形成し、この絶縁膜６上にゲート
となるポリシリコン層４５を形成し、ポリシリコン層４
６上にキャップ酸化膜４７を形成する。そして、セルア
レイ部に形成されたゲート絶縁膜４５、ポリシリコン層
４６、キャップ酸化膜４７を選択的にパターニングし
て、メモリ素子のワードラインを形成すると共に、周辺
回路部に形成されたゲート絶縁膜、ポリシリコン層、キ
ャップ酸化膜を選択的にパターニングして、周辺回路を
構成するトランジスタのゲートラインを形成する（図１
０（ｄ））。
２、隔離層４４、素子隔離層４３を含む全面を覆うよう
に、ゲート絶縁膜６を形成し、この絶縁膜６上にゲート
となるポリシリコン層４５を形成し、ポリシリコン層４
６上にキャップ酸化膜４７を形成する。そして、セルア
レイ部に形成されたゲート絶縁膜４５、ポリシリコン層
４６、キャップ酸化膜４７を選択的にパターニングし
て、メモリ素子のワードラインを形成すると共に、周辺
回路部に形成されたゲート絶縁膜、ポリシリコン層、キ
ャップ酸化膜を選択的にパターニングして、周辺回路を
構成するトランジスタのゲートラインを形成する（図１
０（ｄ））。
【００１６】このとき、セルアレイ部と周辺回路部とを
隔離するための隔離層４４の上にもワードライン（周辺
回路のトランジスタのゲートライン）が形成されるが、
隔離層４４上でワードラインが全く形成されていない部
分には１つ以上のダミーワードラインが残るようにパタ
ーニングする。続いて、図１０（ｅ）に示すように、ワ
ードライン９が形成されていない半導体基板の表面にバ
ッファ酸化膜４８を形成する。このバッファ酸化膜４８
は、イオン注入工程で基板に加えられるストレスを軽減
させるためのものである。そして、ワードラインをマス
クとして用いて低濃度の不純物イオン注入を行い、セル
トランジスタのソース／ドレインとなる不純物拡散領域
４９を形成する。
隔離するための隔離層４４の上にもワードライン（周辺
回路のトランジスタのゲートライン）が形成されるが、
隔離層４４上でワードラインが全く形成されていない部
分には１つ以上のダミーワードラインが残るようにパタ
ーニングする。続いて、図１０（ｅ）に示すように、ワ
ードライン９が形成されていない半導体基板の表面にバ
ッファ酸化膜４８を形成する。このバッファ酸化膜４８
は、イオン注入工程で基板に加えられるストレスを軽減
させるためのものである。そして、ワードラインをマス
クとして用いて低濃度の不純物イオン注入を行い、セル
トランジスタのソース／ドレインとなる不純物拡散領域
４９を形成する。
【００１７】図１０（ｆ）に示すように、セルアレイ部
のワードライン、周辺回路部のワードライン、隔離層４
４上のダミーワードラインの各側面に側壁酸化膜５０を
形成する。側壁酸化膜５０が形成されたワードラインを
マスクとして用いて、ＬＤＤ構造の不純物拡散領域を形
成するための高濃度の不純物イオン注入を実施する。こ
うして、ゲート、ドレイン、ソースからなるセルトラン
ジスタ及び周辺回路のトランジスタが形成される。
のワードライン、周辺回路部のワードライン、隔離層４
４上のダミーワードラインの各側面に側壁酸化膜５０を
形成する。側壁酸化膜５０が形成されたワードラインを
マスクとして用いて、ＬＤＤ構造の不純物拡散領域を形
成するための高濃度の不純物イオン注入を実施する。こ
うして、ゲート、ドレイン、ソースからなるセルトラン
ジスタ及び周辺回路のトランジスタが形成される。
【００１８】続いて、このようなトランジスタが形成さ
れた半導体基板の全面を覆うように第１絶縁層５１を形
成し、この絶縁層５１上に平坦化用ＢＰＳＧ層を蒸着し
て第２絶縁層５２を形成する。そして、セルトランジス
タのワードラインの両側に形成された不純物拡散領域の
うち、一方の不純物拡散領域上の絶縁層５１，５２を選
択的に除去して、ビットラインコンタクトホール５３を
形成する。
れた半導体基板の全面を覆うように第１絶縁層５１を形
成し、この絶縁層５１上に平坦化用ＢＰＳＧ層を蒸着し
て第２絶縁層５２を形成する。そして、セルトランジス
タのワードラインの両側に形成された不純物拡散領域の
うち、一方の不純物拡散領域上の絶縁層５１，５２を選
択的に除去して、ビットラインコンタクトホール５３を
形成する。
【００１９】次に、図１１（ｇ）に示すように、ｎ型不
純物がドープされたポリシリコン層５４とタングステン
シリサイド層５５をビットラインコンタクトホール５３
が完全に埋まるように順次蒸着し、これらを選択的にパ
ターニングしてビットラインを形成する。このとき、ポ
リシリコン層５４及びキャップ酸化膜からなるダミーワ
ードラインが設けられた隔離層４４上の位置にある絶縁
層５１上には、ポリシリコン層５４及びタングステンシ
リサイド層５５からなるダミービットラインが残るよう
にパターニングする。
純物がドープされたポリシリコン層５４とタングステン
シリサイド層５５をビットラインコンタクトホール５３
が完全に埋まるように順次蒸着し、これらを選択的にパ
ターニングしてビットラインを形成する。このとき、ポ
リシリコン層５４及びキャップ酸化膜からなるダミーワ
ードラインが設けられた隔離層４４上の位置にある絶縁
層５１上には、ポリシリコン層５４及びタングステンシ
リサイド層５５からなるダミービットラインが残るよう
にパターニングする。
【００２０】そして、図１１（ｈ）に示すように、ビッ
トライン及びダミービットラインが形成された全面を覆
うように酸化膜を蒸着して第３絶縁層５６を形成し、こ
の絶縁層５６上に窒化膜を蒸着して第４絶縁層５７を形
成する。さらに、第４絶縁層５７上に平坦化用ＢＰＳＧ
層を蒸着して第５絶縁層５８を形成し、この絶縁層５８
上に酸化膜を再び蒸着して第６絶縁層５９を形成する。
トライン及びダミービットラインが形成された全面を覆
うように酸化膜を蒸着して第３絶縁層５６を形成し、こ
の絶縁層５６上に窒化膜を蒸着して第４絶縁層５７を形
成する。さらに、第４絶縁層５７上に平坦化用ＢＰＳＧ
層を蒸着して第５絶縁層５８を形成し、この絶縁層５８
上に酸化膜を再び蒸着して第６絶縁層５９を形成する。
【００２１】そして、セルトランジスタのワードライン
９の両側に形成された不純物拡散領域のうち、他方の不
純物拡散領域上の絶縁層５９、５８、５７、５６、５
２、５１を選択的に除去してストレージノードコンタク
トホール２３を形成する。次いで、ストレージノードコ
ンタクトホール６０の側面に窒化側壁６１を形成する。
９の両側に形成された不純物拡散領域のうち、他方の不
純物拡散領域上の絶縁層５９、５８、５７、５６、５
２、５１を選択的に除去してストレージノードコンタク
トホール２３を形成する。次いで、ストレージノードコ
ンタクトホール６０の側面に窒化側壁６１を形成する。
【００２２】そして、図１２（ｉ）に示すように、スト
レージノードコンタクトホール６０によって露出した上
記他方の不純物拡散領域と接する円筒状のストレージノ
ード電極６２を形成し、絶縁層５８、５９を湿式エッチ
ングで除去し、ストレージノード電極２５の表面に高誘
電率の誘電体からなる誘電体層６３を形成する。さら
に、誘電体層６３を挟んでストレージノード電極６２と
対向するプレート電極６４を誘電体層６３上に形成する
（図１２（ｉ））。こうして、ストレージノード電極６
２、誘電体層６３及びプレート電極６４によりキャパシ
タが形成される。
レージノードコンタクトホール６０によって露出した上
記他方の不純物拡散領域と接する円筒状のストレージノ
ード電極６２を形成し、絶縁層５８、５９を湿式エッチ
ングで除去し、ストレージノード電極２５の表面に高誘
電率の誘電体からなる誘電体層６３を形成する。さら
に、誘電体層６３を挟んでストレージノード電極６２と
対向するプレート電極６４を誘電体層６３上に形成する
（図１２（ｉ））。こうして、ストレージノード電極６
２、誘電体層６３及びプレート電極６４によりキャパシ
タが形成される。
【００２３】次いで、図１３に示すように、多層配線を
形成するために、セルトランジスタ及びキャパシタが形
成された全面を覆うように酸化膜を蒸着して第７絶縁層
６５を形成し、そ上にアルミニウムと表面反射防止膜層
を順次形成する。そして、このアルミニウム及び表面反
射防止膜層を選択的にエッチングして下部配線層６６を
形成する。この際、周辺回路部にも下部配線層６６が形
成される。
形成するために、セルトランジスタ及びキャパシタが形
成された全面を覆うように酸化膜を蒸着して第７絶縁層
６５を形成し、そ上にアルミニウムと表面反射防止膜層
を順次形成する。そして、このアルミニウム及び表面反
射防止膜層を選択的にエッチングして下部配線層６６を
形成する。この際、周辺回路部にも下部配線層６６が形
成される。
【００２４】図１４に示すように、下部配線層６６が形
成された全面を覆うように層間絶縁層６７を形成し、そ
の上側にＳＯＧ層６８を塗布し、エッチバック工程によ
りステップ・カバレージを向上させる。ＳＯＧ層６８上
に酸化膜を蒸着して第８絶縁層６９を形成する。次い
で、周辺回路部の下部配線層６６が露出するように絶縁
層６９、ＳＯＧ層６８、層間絶縁層６７を選択的に除去
して、層間コンタクトホール３３を形成する。
成された全面を覆うように層間絶縁層６７を形成し、そ
の上側にＳＯＧ層６８を塗布し、エッチバック工程によ
りステップ・カバレージを向上させる。ＳＯＧ層６８上
に酸化膜を蒸着して第８絶縁層６９を形成する。次い
で、周辺回路部の下部配線層６６が露出するように絶縁
層６９、ＳＯＧ層６８、層間絶縁層６７を選択的に除去
して、層間コンタクトホール３３を形成する。
【００２５】そして、図１５に示すように、層間コンタ
クトホール７０内に配線特性を向上させるためのプラグ
層７１を形成する。最後に、アルミニウムと反射防止膜
とからなる上部配線層３５をプラグ層３４と接するよう
に絶縁層３２上に形成する。これで、半導体メモリ素子
の製造工程が終了する。
クトホール７０内に配線特性を向上させるためのプラグ
層７１を形成する。最後に、アルミニウムと反射防止膜
とからなる上部配線層３５をプラグ層３４と接するよう
に絶縁層３２上に形成する。これで、半導体メモリ素子
の製造工程が終了する。
【００２６】以上のように本実施の形態の半導体メモリ
素子では、セルアレイ部とそれより低く形成される周辺
回路部との境界部分の段差を減少させるために、製造工
程の進行中に、上記境界部分にダミーラインを形成して
いる。特に、セルアレイ部のワードラインとビットライ
ンの形成時に、その層を全て除去することなく、セルア
レイ部と周辺回路部との境界部分にダミーラインを残す
ことにより、セルアレイ部と周辺回路部の段差を小さく
して、後続する金属配線（上部配線層３５）の形成時に
工程の容易性を確保している。
素子では、セルアレイ部とそれより低く形成される周辺
回路部との境界部分の段差を減少させるために、製造工
程の進行中に、上記境界部分にダミーラインを形成して
いる。特に、セルアレイ部のワードラインとビットライ
ンの形成時に、その層を全て除去することなく、セルア
レイ部と周辺回路部との境界部分にダミーラインを残す
ことにより、セルアレイ部と周辺回路部の段差を小さく
して、後続する金属配線（上部配線層３５）の形成時に
工程の容易性を確保している。
【００２７】また、従来の半導体メモリ素子では、層間
コンタクトホール内の中間部分で露出されるＳＯＧ物質
が層間コンタクトホール内へ吸湿されてプラグ層を腐食
させ、このようなプラグ層の腐食により、上部配線と下
部配線間の電気的特性が低下するという問題があった。
これに対し、本実施の形態では、図６に示すようにＳＯ
Ｇ層３１をエッチバックすることにより、層間コンタク
トホール３３内においてＳＯＧ層３１が露出しないの
で、ＳＯＧ層３１の吸湿によるプラグ層３４の腐食を防
止することができ、上部配線層３５と下部配線層２９と
の連結部分における電気的特性の低下を防ぐことができ
る。
コンタクトホール内の中間部分で露出されるＳＯＧ物質
が層間コンタクトホール内へ吸湿されてプラグ層を腐食
させ、このようなプラグ層の腐食により、上部配線と下
部配線間の電気的特性が低下するという問題があった。
これに対し、本実施の形態では、図６に示すようにＳＯ
Ｇ層３１をエッチバックすることにより、層間コンタク
トホール３３内においてＳＯＧ層３１が露出しないの
で、ＳＯＧ層３１の吸湿によるプラグ層３４の腐食を防
止することができ、上部配線層３５と下部配線層２９と
の連結部分における電気的特性の低下を防ぐことができ
る。
【００２８】
【発明の効果】本発明によれば、セルアレイ部と周辺回
路部との境界部分にワードライン、ビットラインのダミ
ーラインを設けることにより、セルアレイ部にＣＯＢ構
造のキャパシタ等が形成されても、セルアレイ部と周辺
回路部との段差を従来よりも小さくすることができる。
その結果、金属配線の形成時に、セルアレイ部と周辺回
路部の境界部分における金属配線を断線することなく、
正確にパターニングすることができる。
路部との境界部分にワードライン、ビットラインのダミ
ーラインを設けることにより、セルアレイ部にＣＯＢ構
造のキャパシタ等が形成されても、セルアレイ部と周辺
回路部との段差を従来よりも小さくすることができる。
その結果、金属配線の形成時に、セルアレイ部と周辺回
路部の境界部分における金属配線を断線することなく、
正確にパターニングすることができる。
【図１】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図２】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図３】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図４】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図５】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図６】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図７】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図８】 従来の半導体メモリ素子の工程断面図であ
る。
る。
【図９】 本発明の実施の形態を示す半導体メモリ素子
の工程断面図である。
の工程断面図である。
【図１０】 本発明の実施の形態を示す半導体メモリ素
子の工程断面図である。
子の工程断面図である。
【図１１】 本発明の実施の形態を示す半導体メモリ素
子の工程断面図である。
子の工程断面図である。
【図１２】 本発明の実施の形態を示す半導体メモリ素
子の工程断面図である。
子の工程断面図である。
【図１３】 本発明の実施の形態を示す半導体メモリ素
子の工程断面図である。
子の工程断面図である。
【図１４】 本発明の実施の形態を示す半導体メモリ素
子の工程断面図である。
子の工程断面図である。
【図１５】 本発明の実施の形態を示す半導体メモリ素
子の工程断面図である。
子の工程断面図である。
４４…隔離層、４３…素子隔離層、４５…ゲート絶縁
膜、４６…ポリシリコン層（ゲート）、４７…キャップ
酸化膜、４９…不純物拡散領域。
膜、４６…ポリシリコン層（ゲート）、４７…キャップ
酸化膜、４９…不純物拡散領域。
Claims (7)
- 【請求項１】 情報を蓄積するための複数のセル及びセ
ルと接続されるワードライン、ビットラインが形成され
たセルアレイ部と、セルに対する情報の書き込み／読み
出し制御のための周辺回路が形成された周辺回路部とを
有する半導体メモリ素子において、 前記セルアレイ部と周辺回路部との境界部分に前記ワー
ドライン、ビットラインのダミーラインを備えることを
特徴とする半導体メモリ素子。 - 【請求項２】 請求項１記載の半導体メモリ素子におい
て、 前記ダミーラインは、セルアレイ部と周辺回路部とを隔
離するための隔離層上に形成されることを特徴とする半
導体メモリ素子。 - 【請求項３】 請求項１記載の半導体メモリ素子におい
て、 前記ダミーラインは、ポリシリコンゲート、このゲート
上に形成されたキャップ酸化膜、ゲート及びキャップ酸
化膜の側面に形成された側壁酸化膜からなるダミーワー
ドインと、 ポリシリコン層、このポリシリコン層上に形成されたタ
ングステンシリサイド層からなるダミービットラインと
が積層されたものであることを特徴とする半導体メモリ
素子。 - 【請求項４】 セルアレイ部と周辺回路部とに区分され
る半導体基板と、 前記セルアレイ部に形成された複数のワードラインと、 前記ワードラインの両側の半導体基板内に形成された不
純物拡散領域と、 前記セルアレイ部と周辺回路部との境界部分に設けられ
た隔離層上に形成されたダミーワードラインと、 前記ワードライン、ダミーワードラインを含む全面を覆
うように形成された第１絶縁層と、 前記ワードラインの両側に形成された不純物拡散領域の
内の一方の不純物拡散領域と接するように形成された複
数のビットラインと、 前記ダミーワードラインが設けられた位置の第１絶縁層
上に形成されたダミービットラインと、 前記ビットライン、ダミービットラインを含む全面を覆
うように形成された第２絶縁層と、 前記ワードラインの両側に形成された不純物拡散領域の
内の他方の不純物拡散領域に電極が接するように形成さ
れたキャパシタと、 前記キャパシタを含む全面を覆うように形成された第３
絶縁層と、 前記第３絶縁層上に選択的に連結されて形成された多層
の金属配線とを備えることを特徴とする半導体メモリ素
子。 - 【請求項５】 半導体基板にセルアレイ部と周辺回路部
とを隔離するための隔離層、セルとセルとの間を隔離す
るための素子隔離層を形成する工程と、 前記隔離層によって区分された活性領域に複数のワード
ラインを形成すると共に、前記セルアレイ部と周辺回路
部との境界部分に１つ以上のダミーワードラインを形成
する工程と、 前記ワードラインの両側に不純物拡散領域を形成し、前
記ワードライン、ダミーワードライン、不純物拡散領域
を含む全面を覆うように第１絶縁層を形成する工程と、 前記第１絶縁層を選択的に除去して、ワードラインの両
側に形成された不純物拡散領域の内の一方の不純物拡散
領域を露出させる工程と、 露出した不純物拡散領域と接する複数のビットラインを
形成すると共に、ダミーワードラインが設けられた位置
の第１絶縁層上に１つ以上のダミービットラインを形成
する工程と、 前記ビットライン、ダミービットラインを含む全面を覆
うように第２絶縁層を形成する工程と、 ワードラインの両側に形成された不純物拡散領域の内の
他方の不純物拡散領域を露出させる工程と、 露出した他方の不純物拡散領域に電極が接するようにキ
ャパシタを形成する工程とを備えることを特徴とする半
導体メモリ素子の製造方法。 - 【請求項６】 請求項５記載の半導体メモリ素子の製造
方法において、 前記ワードラインとダミーワードラインは、半導体基板
に素子のしきい値電圧を調節するためのイオンを注入
し、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン層を形成する工程
と、 前記ポリシリコン層上にキャップ酸化膜を形成し、活性
領域に複数のワードラインが残るようにパターニングす
ると共に、セルアレイ部と周辺回路部との境界部分に１
つ以上のダミーワードラインが残るようにパターニング
する工程と、 不純物拡散領域を形成するためのイオン注入工程後に前
記ワードラインとダミーワードラインの側面に側壁酸化
膜を形成する工程とによって形成されることを特徴とす
る半導体メモリ素子の製造方法。 - 【請求項７】 請求項５記載の半導体メモリ素子の製造
方法において、 前記ビットラインとダミービットラインは、露出した一
方の不純物拡散領域を含む全面を覆うように不純物のド
ープされたポリシリコン層を形成する工程と、 前記ポリシリコン層上にタングステンシリサイド層を蒸
着する工程と、 活性領域に複数のビットラインが残るようにパターニン
グすると共に、セルアレイ部と周辺回路部との境界部分
に１つ以上のダミービットラインが残るようにパターニ
ングする工程とによって形成されることを特徴とする半
導体メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR79244/1996 | 1996-12-31 | ||
| KR1019960079244A KR100223890B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 소자 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209401A true JPH10209401A (ja) | 1998-08-07 |
Family
ID=19493092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9354525A Pending JPH10209401A (ja) | 1996-12-31 | 1997-12-24 | 半導体メモリ素子及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5972747A (ja) |
| JP (1) | JPH10209401A (ja) |
| KR (1) | KR100223890B1 (ja) |
| CN (1) | CN1104054C (ja) |
| DE (1) | DE19740950B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346723B2 (en) | 1997-11-05 | 2002-02-12 | Nec Corporation | Semiconductor memory device having memory cell area and peripheral circuit area |
Families Citing this family (10)
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|---|---|---|---|---|
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