JP3545768B2 - Ｓｏｉ型トランジスタの製造方法 - Google Patents

Description

技術分野
本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、セミコンダクタ・オン・インシュレータ型トランジスタを用いたDRAM及びその他の回路、及びセミコンダクタ・オン・インシュレータ型トランジスタを用いたメモリ回路の製造方法に関する。
背景技術
電界効果型トランジスタは、典型的には、半導体基板内で所定の間隔を以って離れて位置する、一般的にはソース、ドレインと称される一対の拡散領域を有する。そのようなトランジスタは、拡散領域の間の分離領域に隣接して、拡散領域の間に電流を流すための電界を形成するためのゲートを有する。このゲートに隣接し、拡散領域の間に位置する基板領域はチャネルと称される。
半導体基板は、通常、低不純物濃度のバルク単結晶シリコン基板からなる。拡散領域は、典型的には、反対導電型の導電性増強不純物をかなり高い不純物濃度で有している。これに代えて、基板は、下層絶縁層の上に低不純物濃度半導体物質の薄い層が設けられた形式とすることもできる。そのようなものは、一般的には、セミコンダクタ・オン・インシュレータ（SOI）型構造と称されている。SOI構造における拡散領域は、薄いシリコン層を完全に通して延在することができ、そのようなものは、一般的には、完全ディプリーション型SOI構造と呼ばれている。これに代えて、拡散領域は、薄いシリコン層の厚さの一部だけに入り込んで、又は全部を通して延在してもよく、そのようなものは、一般的には、一部ディプリーション型SOI構造と呼ばれている。何れにしても、導電ゲートは、ほぼ水平方向に向けられたトランジスタ内の拡散領域の間にゲート作用をもたらすように、SOI構造層の上側又は下側の何れか一方に配置される。
電界効果トランジスタは、集積回路に用いられる一つの典型的な電子装置又は部品を構成する。高密度集積回路は、主として、半導体ウェーハから製造される。製造工程が完了した半導体ウェーハには、個々のチップを形成するために最終的にはウェーハから切り離される、複数個の全く同一の分割可能なダイ領域が含まれる。ダイ領域又は切断されたダイは動作試験が行われ、良品ダイは、最終製品又は装置で使用される封止パッケージ内に組み込まれる。
集積回路の一形態はメモリである。半導体メモリの基本単位はメモリセルである。１ビットの情報を記憶することができるメモリセルのサイズは、半導体基板又はウェーハの単位面積当りのセル数をより多くするために、どんどん小さくなってきている。そうすることにより、集積メモリ回路をよりコンパクトにできると共に、その動作速度をより速くすることができる。
半導体メモリの例には、ROM,RAM,PROM,EPROM,EEPROMが含まれる。それらの内ある種のものは、速度よりも小型化及び経済性に重きが置かれている。他のものではまた、電光のような超高速性に重きが置かれている。ある種のメモリはデータを永久的に保持し、他のものでは、一時的にデータを保持し、毎秒数百回の割合で保持内容がリフレッシュされなければならない。最も小さいメモリセルの一つは、ダイナミック型ランダムアクセスメモリ（DRAM）の単一トランジスタと単一コンデンサからなる。
【図面の簡単な説明】
以下、本発明の好ましい実施例を添付図面を参照しながら説明する。
図１は、本発明による半導体ウェーハ片の、ある製造工程における断面図である。
図２は、図１のウェーハ片の図１に示す工程に続く工程の断面図である。
図３は、図２における概略上面図である。
図４は、図１のウェーハ片の図２に示す工程に続く工程の断面図である。
図５は、図１のウェーハ片の図４に示す工程に続く工程の断面図である。
図６は、図１のウェーハ片の図５に示す工程に続く工程の断面図である。
図７は、図６における概略上面図である。
図８は、図１のウェーハ片の図６に示す工程に続く工程の断面図である。
図９は、図６における概略図上面図である。
図10は、図１のウェーハ片の図８に示す工程に続く工程の断面図である。
図11は、図１のウェーハ片の図10に示す工程に続く工程の断面図である。
図12は、図11における概略図上面図である。
図13は、本発明によるウェーハ片の他の実施例を示す概略上面図である。
図14は、図13のウェーハ片において線14−14で切断した断面図である。
図15は、図13のウェーハ片において線15−15で切断した断面図である。
図16は、本発明によるウェーハ片の更に他の実施例を示す断面図ある。
図17は、図16における概略上面図である。
本発明を実施するための最良の形態及び発明の詳細な説明
本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、メモリ回路及びアレイ、トランジスタゲートアレイ、及びその製造方法に関するいくつかの特徴を有する。一つの特徴として、本発明のセミコンダクタ・オン・インシュレータ型トランジスタは、
絶縁層と、
該絶縁層上の半導体物質の層と、
該半導体物質層内に設けられたトランジスタゲートと、
該トランジスタゲートに対して動作上近接した位置で前記半導体物質層内に設けられた、上下方向外側のソース／ドレイン拡張領域と上下方向側の拡散領域とから成るトランジスタである。
他の特徴として、メモリ回路は、シーケンシャルアクセスの必要がない複数個のメモリセルを有し、複数個のうちの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。
更に他の特徴として、複数個のメモリセルから成るメモリアレイは、複数個のワード線、ソース領域、ドレイン領域、ドレイン領域に電気的に接続されたビット線、ソース領域に電気的に接続された蓄積コンデンサとを有し、異なるメモリセルの少なくとも二つのドレイン領域は、前記ワード線の一つの下側で互いに接続されている。
本発明のこれら及び他の特徴は、図１〜図12に示す第一実施例のウェーハ片10について先ず最初に話を進める以下の説明によって明らかとなるであろう。ウェーハ片10は、その上面全体に絶縁層14（例えば、酸化シリコン層）が設けられたバルク単結晶シリコン基板12を有する。絶縁層14の厚さは、例えば、2000Å〜5000Åである。絶縁層14の上には半導体物質の層16が設けられる。半導体物質層16の厚さは、例えば、3000Å〜8000Åである。それは、典型的且つ好ましくは、単結晶シリコンである。したがって、酸化層14及びバルクシリコン12は基板を構成し、その上に半導体物質層16が堆積される。説明を更に進める目的で、セミコンダクタ・オン・インシュレータ層16は、外側面（上部面）18と内側面（下部面）20を有するものとする。好ましくは酸化シリコン（SiO₂）である保護及びエッチング停止層22が、セミコンダクタ・オン・インシュレータ層16の外側方向に設けられる。層22の厚さは、例えば2000Åから5000Åであり、例としての材料は不純物の無い酸化シリコンである。
図２及び図３を参照すると、トランジスタゲート線開口24が、保護層22を通して及び保護層22の中に、パターンエッチングされ、それにより、ゲート線開口側壁25が画定される。図示実施例では、ゲート線開口24は、セミコンダクタ・オン・インシュレータ層16を完全に貫通して設けられる。
図４を参照すると、ゲート線開口側壁25には、好ましくは熱酸化又は堆積処理によって設けられる酸化シリコン状のゲート絶縁層26が設けられる。その後、トランジスタゲート開口24の残りの部分を完全に充填するように、層28が堆積される。
図５を参照すると分かるように、層28は、最終的には電気的に導体である細長い導電性トランジスタゲート線30を画定するために、例えば化学・機械研磨法又はレジストエッチバック法によって、好ましくは平坦化エッチングされる。ゲート線30は、それが形成されると同時に基本的には電気的に導電性を有するように、堆積されたままの層28は、好ましくは、その位置で導電的に不純物をドープしたポリシリコン、又はタングステン（Ｗ），タングステンシリコン（WSi_x）等の他の導電物質からなる。このようにして、トランジスタゲート30は、半導体物質層16内に設けられ、そして、図示実施例においては、その層を完全に通して延在する。話を更に進める目的で、細長い導電性ゲート線30は、対向した横側面32、33を有するものとする。したがって、トランジスタゲート30は、セミコンダクタ・オン・インシュレータ層16内に、その外側面18から内側面20まで設けられることになる。
図６及び図７を参照すると、第１の注入マスク34が設けられ、その後、ウェーハ10はｎ＋導電型不純物のイオン注入が行われ、それにより、セミコンダクタ・オン・インシュレータ層16内部で且つ内側面20の所に、第一の上下方向内側拡散領域35が形成される。
図８及び図９を参照すると、第二のフォトレジストマスク36が、ウェーハ片10に対して設けられ、第一の上下方向内側拡散領域35に対して所定の間隔離れた位置であってセミコンダクタ・オン・インシュレータ層16の外側面18の位置にｎ＋型物質からなる第二の上下方向外側拡散領域38を形成するために、イオン注入が実施される。当業者ならば、注入不純物の量及びエネルギーを適当に変えることにより、所定の二つの異なる上下方向の位置に、図示するようなイオン注入を得られることが理解できるであろう。電界効果トランジスタのチャネル領域39は、このようにして、外側拡散領域38と内側拡散領域35との間に、上下方向の関係をもって画定される。したがって、図示したソース／ドレイン拡散領域35及び38は、チャネル39およびゲート線30に対して、動作上近接して設けられる。トランジスタゲート線30は、セミコンダクタ・オン・インシュレータ層16内で、効果的に且つ動作上チャネル領域39に隣接して配置されることにより、ゲート線30に適当な電圧が印加されると、チャネル領域39内に電界が形成される。ゲート線30はこのようにまた、それに電圧が印加されたとき電界を形成するように、上下方向に間隔をもって設けられたソース／ドレイン拡散領域35と38との間に位置すると共に、好適実施例では、ソース／ドレイン拡散領域の両方に沿って上下方向に延在している。これに代えて、ゲート線は、ソース／ドレイン拡散領域の一方又は双方の一部分だけに沿って上下方向に延在するように製造してもよい。
ゲート線への電圧の印加により、主となる拡散領域内に形成される電界は、ソース／ドレイン拡散領域35,38が本来的に高不純物濃度（例えば、10²⁰−10²¹ ions/cm³）であるために、回路動作に悪い影響をもたらすものとは思えない。
図10を参照すると、もう一つのマスク層40が、そこを通してセミコンダクタ・オン・インシュレータ層16に対してイオン注入が行われる非マスク部分41を残して設けられている。イオン注入が行われることにより、セミコンダクタ・オン・インシュレータ層16を通って内側拡散領域35まで、ｎ＋型導電性プラグコンタクト42が形成される。
図11及び図12を参照すると、絶縁性誘電体層43が、エッチング停止層22の外側に設けられている。該層43は、好ましくは、ボロフォスフォシリケイトグラス（BPSG）から成る。第一のコンタクト用開口44がBPSG層43及びエッチング停止層22を介して導電性プラグ42までエッチングされ、その開口後、内側即ち第一拡散領域35に対して有効的に電気的に接続されるように導電性材料が充填される。第二のコンタクト用開口45は、BPSG層43及びエッチング停止層22を通過して第二ソース／ドレイン拡散領域38に達するまでエッチングされ、導電性材料が充填される。したがって、この実施例では、第一コンタクト44及び第二コンタクト45は、ゲート線30の一方の横側面（横側面32）側に埋設され、且つ、ゲート線30の長手方向に対してほぼ垂直に走る平面11−11（図12参照）内に設けられる。
図13〜図15は、他の実施例であるウェーハ片10aを示す。既に説明した第一実施例で用いた参照符号を適切であればそのまま使用し、差があるものについては元の符号に追加記号“a"を付加して、または異なる参照符号により示すものとする。ここで、第一の電気コンタクト44aと第二の電気コンタクト45aは、ゲート線30の横側面32側であって、且つゲート線30に対してほぼ平行に走る面50（図13参照）内に埋設される。
次に、本発明によるDRAM回路などのメモリ回路について、図16及び図17を参照しながら説明する。同図には、バルク単結晶シリコン基板56及びその上に横設された絶縁酸化層58を有した半導体ウェーハ片55が示されている。セミコンダクタ・オン・インシュレータ層60は、絶縁酸化層58の外側に設けられ、例示的に示した外側部分61と内側部分62を有する。ｎ＋型導電性増強不純物が層60の内側部分62にイオン注入されることにより、少なくとも二つであって、より好ましくはより多い数のメモリセルに対して共通のドレイン領域となる植込領域64が形成される。
上に説明した第一実施例の特徴によれば、一連の横長且つ電気的導電性を有したゲート線／ワード線65a,64b,65c等は最終的には、セミコンダクタ・オン・インシュレータ層60内に設けられる。ゲート線がそこから形成されるトラフ又は開口は、セミコンダクタ・オン・インシュレータ層60内に向かって部分的にエッチングを行うことにより形成され、そのエッチングには典型的には、層60の共通ドレイン領域64を貫通せず且つ遮断しないように、時間規制エッチング法が用いられる。その後、ゲート絶縁層66がワード線開口に設けられる。それに続き、ワード線開口は、ワード線トラフの残りの部分を充填するように、導電性材料65が充填される。その後、セミコンダクタ・オン・インシュレータ層60の最も外側に対して窪み部分を形成するために時間規制エッチングが実施される。こうして形成された窪みは次に電気的絶縁材料が充填されることにより、図示の導電部分65上に電気的絶縁キャップ68が形成される。
続いて、適切なマスキングを行い、そして、セミコンダクタ・オン・インシュレータ層60の外側部61にｎ＋型導電性増強不純物を用いてイオン注入を実施し、図に示すソース領域70a,70b,70c等を形成する。したがって、セミコンダクタ・オン・インシュレータ層60の領域71が複数のソース70とドレイン64の間に形成され、これが、関連したワード線によってゲート制御される個々の電界効果トランジスタのチャネル領域を構成する。
二つの絶縁誘電体層72、74がセミコンダクタ・オン・インシュレータ層60の外側に設けられる。コンデンサ構造体76a,76b,76c等が、セミコンダクタ・オン・インシュレータ層60の外側に図示の如く絶縁誘電体層72に関連して設けられる。コンデンサはそれぞれ、蓄積ノード77とコンデンサ誘電体層78を有する。共通コンデンサセル板ノード80がコンデンサ誘電体層の外側に設けられ、これは、アレイ全体を通して全てのコンデンサに共通に接続されている。したがって、各蓄積コンデンサ76は、関連する各電界効果トランジスタのソース領域70の一つと電気的に接続される。そのように接続されたコンデンサと電界効果トランジスタは、DRAMアレイの単一メモリセルを構成する。
共通ドレイン領域64と電気的接続をとるために、導電性埋込プラグ79がセミコンダクタ・オン・インシュレータ層60内に設けられる。絶縁誘導体層72、74内に導電性プラグ82が設けられ、ドレインプラグ79と電気的に接続される。一連のビット線84が絶縁誘電体層74の外側に設けられる。ビット線はワード線に直交して走り、各ビット線は導電性ドレインプラグ82/79と電気的に接続される。
シーケンシャルアクセスを必要としない、ワード線に直交する線に沿って設けられた複数個のメモリセルを有した従来のメモリアレイは、単一のビット線コンタクトを共有するメモリセルを最大で二つ有していた。しかしながら、上に説明した本発明の好ましい実施例によれば、線に沿った二つ以上のメモリセルを単一のビット線コンタクトに対して関連付けさせることができる。図示の共通ドレイン埋込体64は、関連したビット線コンタクトの下をそれにほぼ平行に走る線の形状にパターン化すればよい。任意の関連したコンデンサに要求されるコンタクトの数は、各共通ドレイン線領域64に関連した相対抵抗値によって制限されるであろう。共通ドレイン線領域64の導電性増強不純物濃度が約10²⁰ions/cm³である場合、単一のビット線コンタクト79/82に対して、８個までのコンデンサを線に沿って関係付けることが期待できる。したがって、好ましい実施例では、４個、５個、６個、７個、８個又はそれ以上のメモリセルを単一のビット線に関連付けることができる。本願の発明者は、メモリセルのシーケンシャルアクセスを必要としないもので、そのようなことが可能なメモリアレイ構造を有したものを従来技術として知らない。
上に説明した好適実施例はまた、DRAM回路等のメモリ回路にとって好ましい構造を提供する。そのメモリ回路は、セミコンダクタ・オン・インシュレータ層内にほぼ垂直方向に形成された電界効果トランジスタを有した複数個のメモリセルを有するものである。
更に、上で説明した好ましい実施例によれば、メモリアレイは、互いに電気的に接続されると共に、メモリセルの一つのワード線の少なくとも一つの下を走るドレイン領域を有した少なくとも二つのメモリセルを有する。
更に、好ましい実施例による新規な点は、アレイ内の複数個のワード線がセミコンダクタ・オン・インシュレータ層内にそれを通って形成された、メモリセルのメモリアレイにあると言える。また、上記実施例によるメモリセルによれば、各メモリセルが必要とする占有面積が6f²以下であるDRAMアレイの製造を可能とする。ここで、“f"はアレイを製造するときの、最小フォトリソグラフィック特性寸法である。6f²は、これまで、一連のワード線に対して垂直に走る線に沿ってシーケンシャルアクセスを必要としない単一のDRAMメモリセルのサイズとしては、実際に可能な最小限度として理解されていたものである。
さらに具体的には、上で説明した実施例によれば、アレイの一部分内に、それぞれが2f×（2f＋f/N）と同様又はそれ以下の占有面積しか必要としない複数個の個々のメモリセルの形成を可能とする。ここで、“N"は特定部分又は線内における単一ビット線コンタクト当りのメモリセルの数である。したがって、“f"の値が小さく且つ“N"の値が大きくなればなるほど、任意DRAMメモリセルに要求される占有面積は少なくなる。例えば、Ｎ＝８のときは、個々のメモリセルのサイズはおよそ4.25f²まで減少させることができる。
DRAMであるか他のメモリ回路であるかに拘わらず、上述した実施例によれば、アレイのゲート線がセミコンダクタ・オン・インシュレータ内に、好ましくはそこを完全に通って設けられ、そのゲート線がセミコンダクタ・オン・インシュレータ層内で互いにほぼ平行して走るようになったトランジスタゲートアレイの提供が可能となる。図示した実施例におけるそのようなゲートのアレイは、好ましくは、図示したDRAM回路に示すように、セミコンダクタ・オン・インシュレータ層の全体を通して延在するものではない。

Claims (10)

1. セミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、該方法は、
   基板上に半導体物質層を形成する過程と、
   側壁を有するトランジスタゲート線開口を前記半導体物質層の内部にパターンニングする過程と、
   前記ゲート線開口の側壁上にゲート誘電体層を形成する過程と、
   前記ゲート誘電体層を形成後、前記トランジスタゲート線開口を導電性物質で充填する過程と、
   前記トランジスタゲート線開口に作動上隣接して半導体物質層の内部にチャネル領域を設ける過程と、
   前記トランジスタゲート線開口を充填後、前記チャネル領域に作動上近接する一対のソース／ドレイン領域を形成する過程と、
   からなることを特徴とするセミコンダクタ・オン・インシュレータ型トランジスタ形成方法。
2. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層の内部に設けられることを特徴とするトランジスタ形成方法。
3. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層の内部の二つの異なる上下位置へ導電性増強不純物をイオン注入することより、半導体物質層の内部に設けられることを特徴とするトランジスタ形成方法。
4. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層の内部の二つの異なる上下位置へ二つの異なるマスク過程を用いて導電性増強不純物をイオン注入することにより、半導体物質層の内部に設けられることを特徴とするトランジスタ形成方法。
5. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記ゲート線開口は、前記半導体物質層を完全に貫通して設けられることを特徴とするトランジスタ形成方法。
6. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記ゲート線開口は、前記半導体物質層を部分的にのみ貫通して設けられることを特徴とするトランジスタ形成方法。
7. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層の内部に設けられ、前記ゲート線開口は、前記半導体物質層を完全に貫通して設けられることを特徴とするトランジスタ形成方法。
8. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層の内部に設けられ、前記ゲート線開口は、前記半導体物質層を部分的にのみ貫通して設けられることを特徴とするトランジスタ形成方法。
9. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層の内部に設けられ、前記ソース／ドレイン拡散領域のうちの一方は外側領域を有し、前記ソース／ドレイン拡散層のうちの他方は内側領域を有するトランジスタ形成方法において、該方法は更に、
   マスク部分と非マスク部分とを画定するために半導体物質層をマスクする過程と、
   内部拡散領域へ半導体物質層を貫通して導電性プラグコンタクトを形成するために半導体物質層の非マスク部分にイオン注入する過程と、
   からなることを特徴とするセミコンダクタ・オン・インシュレータ型トランジスタ形成方法。
10. 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタの形成方法は、半導体層の中にトランジスタゲート線開口を形成する前に、半導体層の外側にエッチング停止層を形成する過程を更に有することを特徴とするトランジスタ形成方法。

Images