JPH10209440A - 半導体デバイス製造方法及びこの方法によるｐｍｏｓトランジスタ - Google Patents

半導体デバイス製造方法及びこの方法によるｐｍｏｓトランジスタ

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JPH10209440A
JPH10209440A JP10023749A JP2374998A JPH10209440A JP H10209440 A JPH10209440 A JP H10209440A JP 10023749 A JP10023749 A JP 10023749A JP 2374998 A JP2374998 A JP 2374998A JP H10209440 A JPH10209440 A JP H10209440A
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doping
dopant
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substrate
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T Grider Douglas
ティ．グリダー ダグラス
P Ashburn Stant
ピー．アシュバーン スタントン
E Violet Catherine
イー．バイオレット キャサリン
Scott Johnson F
ジョンソン エフ．スコット
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Abstract

(57)【要約】 【課題】 製造の際デバイスの性能を劣化させることな
くゲート絶縁物を通しての基板内へのホウ素の透過を禁
止する。 【解決手段】 半導体基板１２上に誘電体層１４を形成
するステップ、誘電体層上にポリシリコン層１６、１
８、２８を含む導電構造（ゲート構造）を形成するステ
ップ、ホウ素で以て導電構造をドープするステップ、及
びホウ素の拡散を禁止するドーパント２２で以て導電構
造をドープするステップを含む。半導体デバイス１０
は、ＰＭＯＳトランジスタ又はキャパシタであってよ
い。誘電体層１４、２６は、酸化物、酸化物／酸化物ス
タック、酸化物／窒化物スタック、又は窒化酸化物であ
る。ドーパント２２は、III 又はIV族元素、好適には、
炭素、ゲルマニウムを含む。ホウ素でドープするステッ
プは、ドーパント２２でドープするステップと実質的に
同時に遂行されてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス及
びデバイス製造、特に薄膜ゲート誘電体を通してのホウ
素の拡散を禁止／減速するプロセスに関する。
【０００２】半導体チップ上に、高速でありかつ電力消
費の少ないデバイスを高密度で提供するために半導体デ
バイスの寸法を縮小することが、現在、大きな需要を生
じている。横方向寸法におけるデバイスの拡大縮小は、
適当なデバイス性能を達成するように同様に縦方向の拡
大縮小を必要とする。この縦方向の拡大縮小は、要求さ
れたデバイス性能を提供するようにゲート誘電体の厚さ
を減らすことを必要とする。しかしながら、ゲート誘電
体を薄くすることは、ゲート構造から誘電体を通して基
板内へのドーパントの拡散に対して小さな障壁を生じ
る。
【０００３】低電圧供給を使用し、電力消費を減らし、
かつトランジスタ性能を最大限高めるために、ホウ素ド
ープト・ゲートがリンドープト・ゲートより良好な短チ
ャネル制御のゆえにＰＭＯＳデバイスにとって好適であ
る。リンドープト・ゲートが埋込みチャネルＰＭＯＳデ
バイスを生じるのに対して、ホウ素ドープト・ゲートは
表面チャネルデバイスを生じる。
【０００４】ゲート構造のホウ素ドーピングは或るいく
つかの問題を解決するが、ホウ素はポリシリコン（「ポ
リ」とも呼ばれる）及び酸化物内の敏速な拡散物である
ので、このホウ素ドーピングは他のいくつかの問題を生
じる。特に、ゲート誘電体の連続縮小と一緒に今日の処
理に必要とされる熱サイクルのゆえに、ポリシリコン・
ゲート構造及び薄膜ゲート誘電体を通してのホウ素拡散
が下に横たわるチャネル領域を損傷し、これと一緒にそ
の誘電体の信頼性を劣化させ、かつデバイスのしきい電
圧への制御を弱めることがある。それゆえ、薄膜ゲート
酸化物及び短チャネル長を用いると、チャネル領域内へ
のなんらかのホウ素透過がデバイスのしきい電圧への制
御の喪失を起こさせえるおそれがあり、最悪の場合、チ
ャネル領域の短絡を引き起こす。
【０００５】この問題を解決するに当たっての１つの企
図は、ポリシリコン・ゲート内へ窒素を組み入れること
に係わる。しかしながら、この方法は問題を抱える。第
１に、窒素はシリコン内でドナーであり、したがって、
窒素はポリシリコン／ゲート絶縁物界面でｎ形層を生じ
る。それゆえ、これは、ポリシリコン・ゲート構造内に
ホウ素を有することの利点を打ち消すことになろう。第
２に、窒素ドーピングにとっての通常ソース（ｃｏｍｍ
ｏｎ ｓｏｕｒｃｅ）はＮＨ3 であり、これが誘電体内
へＨトラップ及びＯＨトラップを導入し、このことが誘
電体の電荷対絶縁破壊（ｃｈａｒｇｅ−ｔｏ−ｂｒｅａ
ｋｄｏｗｎ）を下げかつホット・キャリヤ安定性を劣化
させるおそれがある。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、デバイスの性能を劣化させることなく、ゲート
絶縁物を通しての基板内へのホウ素の透過を適正に減速
するゲート構造を提供することにある。より一般的に
は、本発明の目的は、ゲート構造をより導電性にするた
めに使用されるドーパントがチャネル領域内へ透過する
のを禁止することにある。
【０００７】
【課題を解決するための手段】本発明の実施例は、基本
的には、ホウ素がゲート構造に入った後かつそれがゲー
ト誘電体に入る前にホウ素の拡散を制御する方法を提供
する。これは、本発明の方法を使用して、好適には、誘
電体を通して基板内へのホウ素の拡散を減速させるよう
にポリシリコン・ゲート構造の部分内へホウ素以外のド
ーパントを導入することによって完遂される。
【０００８】本発明の利点は、これらの実施例の各々に
利用されるドーパントがシリコン内で有効ドナー又は有
効アクセプタでないと云うことにある。更に、これらの
ドーパントは、標準化学気相成長又はイオン打込みを使
用してシリコン内に容易に組み入れることができる。な
お更に、本発明の方法は、ホウ素が下に横たわる誘電体
層を透過するのを防止し、それによって誘電体層への損
傷を減少させる。換言すれば、ホウ素が誘電体層に到達
するのが望ましいと云ってよく、その理由はこのことが
逆キャパシタンスを最大にし、逆キャパシタンスを最大
にすることが大きな駆動電流にとっては重要であるから
である。しかしながら、標準処理（これは高温及びこれ
らの高温での延長時間を必要とする）では、ホウ素は誘
電体に到達するだけでなく、ホウ素は誘電体を敏速に通
過し、かつデバイスの性能及び誘電体の信頼性の両方を
劣化させる。それゆえ、本発明の実施例は、後続の標準
処理ステップに必要な時間及び温度をそれほど短縮及び
下げることを要せず、ホウ素が誘電体層を通して敏速に
拡散しないことを保証する。
【０００９】本発明の１実施例は、導電構造と半導体基
板との間に位置した誘電体層を含む半導体デバイスの製
造方法であり、この方法は、半導体基板上に誘電体層を
形成するステップ、誘電体層上に導電構造を形成するス
テップ、ホウ素で以て導電構造をドープするステップ、
及びホウ素の拡散を禁止するドーパントで以て導電構造
をドープするステップを含む。半導体デバイスは、ＰＭ
ＯＳトランジスタ又はキャパシタであってよい。好適に
は、導電構造は、ゲート構造である。誘電体層は、好適
には、酸化物、酸化物／酸化物スタック、酸化物／窒化
物スタック、及び窒化酸化物で構成される群から選択さ
れた材料を含む。好適には、ホウ素の拡散を禁止するド
ーパントは、少なくとも１つのIII 族元素又はIV族元素
を含む。特に、このドーパントは、好適には、炭素、ゲ
ルマニウム、及びこれらなんらかの組合わせを含む。好
適には、ホウ素で以て導電構造をドープするステップ、
及びホウ素の拡散を禁止するドーパントで以て導電構造
をドープするステップは実質的に同時に完遂されるか、
又はホウ素で以て導電構造をドープするステップがホウ
素の拡散を禁止するドーパントで以て導電構造をドープ
するステップに先立ち遂行される。
【００１０】本発明の他の実施例は、ＰＭＯＳトランジ
スタであり、これは、基板、すなわち、表面を有する基
板、基板の表面上に形成されたソース領域、基板の表面
に形成されかつチャネル領域によってソース領域から隔
てられたドレイン領域、チャネル領域の上に横たわるゲ
ート構造であって、ホウ素ドープト・ポリシリコンを含
むゲート構造、ゲート構造と基板との間に位置した薄膜
絶縁層を含み、ここで、ゲート構造がホウ素の拡散を禁
止する少なくとも１つのドーパントを含む。好適には、
ホウ素の拡散を禁止するドーパントは、少なくとも１つ
のIII 族元素又はIV族元素を含む。特に、ホウ素の拡散
を禁止するドーパントは、好適には、炭素、ゲルマニウ
ム、及びこれらのなんらかの組合わせを含む。
【００１１】
【発明の実施の形態】図１、２、３ａ、４ａ、及び５ａ
は、本発明の１実施例の方法を示す。図１、２、３ｂ、
４ｂ、及び５ｂは、本発明の他の実施例の方法を示す。
図１、２、３ｃ、４ｃ、及び５ｃは、本発明の更に他の
実施例の方法を示す。図１、２に示されたステップは、
これら３つの実施例の全てに共通であるから、これを一
回だけ説明する。
【００１２】図１及び２で、デバイス１０用に基板１２
が提供され、薄膜誘電体材料が基板１２上に形成され
て、誘電体層１４を形成する。誘電体層１４は、好適に
は、酸化物で構成されるが、しかし酸化物／酸化物スタ
ック又は酸化物／窒化物スタック又は酸化窒化物を含ん
でよい。好適には、誘電体層１４は、０．１８から０．
５μｍのゲート長に対して約５から１００Åの程度の厚
さである（より好適には、０．１８μｍのゲート長のト
ランジスタに対して５から４５Å、０．２５μｍのゲー
ト長のトランジスタに対して３５から６０Å、０．３５
μｍのゲート長のトランジスタに対して５０から８０
Å、又は０．５μｍのゲート長のトランジスタに対して
７０から１００Å）。
【００１３】図３ａ、４ａ、及び５ａに示された実施例
で、１つの連続処理ステップ又は一連の処理ステップの
どちらかにおいて、（好適には、低圧化学気相成長又は
短時間化学気相成長を使用して）ドープト・ポリシリコ
ン層１６及び非ドープト・ポリシリコン層１８が形成さ
れる。好適には、これは、ドープト・ポリシリコン層１
６を形成するようにポリシリコンを堆積する際に原位置
でポリシリコンをドープし、かつ非ドープト・ポリシリ
コン層１８を形成するように、ポリシリコンを依然堆積
しつつある際に、ドーパントのソースをターンオフする
ことによって達成される。ドープト・ポリシリコン層１
６は、好適には、炭素（好適には、０．１から１．０原
子パーセント（ａｔｏｍｉｃ ｐｅｒｃｅｎｔ）の程
度）で以て又はゲルマニウム（好適には、１から３０原
子パーセントの程度）で以て、又は炭素とゲルマニウム
の或る組合わせ（炭素０．１から１．０原子パーセント
の程度及びゲルマニウム１から３０原子パーセントの程
度）で以てドープされ、かつ、好適には、１０から６０
Åの程度の厚さである。層１６を炭素又はゲルマニウム
で以てドープすることが好適であるが、ほとんどどのIV
族元素を（又はIII 族元素であっても）使用することで
きる。ゲルマニウム・ドーパントのソースは、好適に
は、ＧｅＨ4 （ＳｉＣｌ2 Ｈ2 ：ＧｅＨ4 ）であり、及
び炭素ドーパントのソースは、好適には、Ｓｉ（Ｃ
Ｈ3 ）Ｈ2 （又はおそらくＣ（ＳｉＨ3 ）4 ）である。
好適には、温度は、６０から２００ｓの期間にわたって
圧力約０．２７から１３．３ｋＰａ（より好適には、約
０．４０から１０．６４ｋＰａ）で５５０から７００℃
（より好適には、約６２５℃）である。更に、Ｇｅ
Ｈ4 ：ＤＣＳ比は、好適には、温度に依存して約０．０
５から０．２（より好適には約０．１）あり、及びＳｉ
（ＣＨ3 ）Ｈ3 ：ＤＣＳ比は温度に依存して約０．００
１から０．１（より好適には、それぞれ、約０．１から
０．００２）である。薄膜中のゲルマニウムの濃度は好
適には約２５％、及び薄膜中の炭素の濃度は約１％であ
る。
【００１４】図５ａで、非ドープト・ポリシリコン層１
８が形成された後、ゲート絶縁物１５、ドープト・ポリ
シリコン層１７、及び非ドープト・ポリシリコン層１９
を含むゲート構造を形成するように層１４、１６、及び
１８がパターン形成されかつエッチングされる。次い
で、層１９の導電率を増強するようにＰＭＯＳデバイス
の層１９内へホウ素が打ち込まれる（好適には、選択打
込みされる）。このホウ素ドーピングは分離処理ステッ
プであってよく、それはソース領域／ドレイン領域が形
成されると同時に完遂されてもよく、又は層１８のパタ
ーン形成及びエッチングに先立ち完遂されてよい。
【００１５】図３ｂ、４ｂ、及び５ｂに示された実施例
で、ポリシリコン層２０が誘電体層１４上に形成され
る。好適には、これは、低圧化学気相成長（ＬＰＣＶ
Ｄ）又は短時間化学気相成長（ＲＴＣＶＤ）によって完
遂される。次いで、ホウ素の拡散を減速するドーパント
２２がポリシリコン層２０内へ打ち込みされる。上に述
べたように、これは、好適には、炭素又はゲルマニウム
のどちらかであるが、しかし事実上どのIII 族元素（も
しＰＭＯＳデバイスに限定されるならば）を、又はIV族
元素を含んでもよい。打込みは、好適には、イオン打込
みによって完遂され、かつ層２０をホウ素で以てドープ
するのに直ぐ先立ち行われてよい。好適には、ゲルマニ
ウムは１×１０14から１×１０16イオン／ｃｍ2 の打込
み量（ｄｏｓｅ）で約１０から２００ｋｅＶのエネルギ
ーで以て打ち込まれ、及び炭素は１×１０13から１×１
０15イオン／ｃｍ2 の打込み量で約２から４０ｋｅＶの
エネルギーで以て打ち込まれる。
【００１６】図５ｂで、ホウ素の拡散を減速するドーパ
ントが打ち込まれた後、ゲート構造（ポリシリコン層２
１及びゲート絶縁物１５を含む）を形成するように、層
２０がパターン形成されかつエッチングされる。次い
で、ポリシリコン構造２１の導電率を増強するように構
造２１内へホウ素が打ち込まれる。このホウ素ドーピン
グは分離処理ステップであってよく、それはソース領域
／ドレイン領域が形成されると同時に完遂されてもよ
く、又は層２０のパターン化及びエッチングに先立ち完
遂されてよい。
【００１７】図３ｃ、４ｃ、及び５ｃに示された実施例
で、ポリシリコン層２４が誘電体層１４上に形成され
る。好適には、これは、低圧化学気相成長（ＬＰＣＶ
Ｄ）又は短時間化学気相成長（ＲＴＣＶＤ）によって完
遂される。ゲート構造（これはポリシリコン層２８及び
ゲート絶縁物２６を含む）を形成するように層２４がパ
ターン形成されかつエッチングされる。次いで、パター
ン形成層がデバイス全体の上に形成され、それによっ
て、ＰＭＯＳデバイスのゲート構造及びソース領域／ド
レイン領域内へのみホウ素の拡散を減速するドーパント
３０が打ち込まれるように、ＰＯＭＳデバイスのみが露
出される。上に述べたように、ドーパント３０は、好適
には、炭素又はゲルマニウムのどちらかであるが、しか
し事実上どのIII 族元素又はIV族元素を含んでもよい。
打込みは、好適には、イオン打込みによって完遂され、
かつ、好適には、ポリシリコン層２８をホウ素で以てド
ープするのに先立ち行われる。好適には、炭素の打込み
に対してはそのエネルギー・レベルは２から４０ｋｅＶ
の程度（より好適には２０ｋｅＶの程度）でありかつ打
込み量は約１×１０13から１×１０15イオン／ｃｍ
2 （より好適には１×１０14イオン／ｃｍ2 ）であり、
これは、ポリシリコン全体を通して比較的均一炭素分布
を得るためにいくつかのエネルギー・レベルでの連鎖打
込みで以て得られる。好適には、ゲルマニウムの打込み
に対してはそのエネルギー・レベルは１０から２００ｋ
ｅＶの程度（より好適には１００ｋｅＶの程度）であり
かつ打込み量は約１×１０14から１×１０16イオン／ｃ
ｍ2 （より好適には１×１０15イオン／ｃｍ2 ）であ
り、これは、ポリシリコン全体を通して比較的均一ゲル
マニウム分布を得るために多重打込みで以て得られる。
上の値を使用することが好適ではあるが、これらのドー
パントは誘電体層を損傷するおそれを生じるようにゲー
トを完全に透過してはならず、かつソース打込み／ドレ
イン打込みに続く炭素又はゲルマニウム打込みに当たっ
て、炭素又はゲルマニウムはソース領域／ドレイン領域
に漏れを起こすほどに深くなってはならない。
【００１８】次いで、ポリシリコン層２８の導電率を増
強するように、ホウ素が層２８内に打ち込まれる。この
ホウ素ドーピングは分離処理ステップであってよく、そ
れはソース領域／ドレイン領域が形成されると同時に完
遂されてもよく、又はホウ素の拡散を減速するドーパン
ト３０の打込みの後に直ちに完遂されてよい。
【００１９】本発明の特定の実施例がここに説明された
が、これらを本発明の範囲を限定すると解釈するべきで
はない。本発明の多くの実施例は、本明細書の方法論に
照らして当業者に明白になってくる。本発明の範囲は、
添付の特許請求の範囲によってのみ限定される。
【００２０】以上の説明に関して更に以下の項を開示す
る。
【００２１】（１） 導電構造と半導体基板との間に位
置した誘電体層を含む半導体デバイスの製造方法であっ
て、前記半導体基板上に前記誘電体層を形成するステッ
プと、前記誘電体層上に前記導電構造を形成するステッ
プと、ホウ素で以て前記導電構造をドープするステップ
と、ホウ素の拡散を禁止するドーパントで以て前記導電
構造をドープするステップとを包含する方法。
【００２２】（２） 第１項記載の方法において、前記
半導体デバイスがＰＭＯＳトランジスタ又はキャパシタ
である、方法。
【００２３】（３） 第２項記載の方法において、前記
導電構造がゲート構造である、方法。
【００２４】（４） 第１項記載の方法において、前記
誘電体層が酸化物と、酸化物／酸化物スタックと、酸化
物／窒化物スタックと、窒化酸化物とから構成される群
から選択された材料を含む、方法。
【００２５】（５） 第１項記載の方法において、ホウ
素の拡散を禁止する前記ドーパントが少なくとも１つの
III 族元素又は少なくとも１つのIV族元素を含む、方
法。
【００２６】（６） 第１項記載の方法において、ホウ
素の拡散を禁止する前記ドーパントが炭素と、ゲルマニ
ウムと、炭素とゲルマニウムとのなんらかの組合わせと
から構成される群から選択された元素を含む、方法。
【００２７】（７） 第１項記載の方法において、ホウ
素で以て前記導電構造を前記ドープするステップと、ホ
ウ素の拡散を禁止するドーパントで以て前記導電構造を
前記ドープするステップとが実質的に同時に完遂され
る、方法。
【００２８】（８） 第１項記載の方法において、ホウ
素で以て前記導電構造を前記ドープするステップがホウ
素の拡散を禁止するドーパントで以て前記導電構造を前
記ドープするステップに先立ち遂行される、方法。
【００２９】（９） 基板であって、表面を有する前記
基板と、前記基板の前記表面上に形成されたソース領域
と、前記基板の前記表面に形成されかつチャネル領域に
よって前記ソース領域から隔てられたドレイン領域と、
前記チャネル領域の上に横たわるゲート構造であって、
ホウ素ドープト・ポリシリコンを含む前記ゲート構造
と、前記ゲート構造と前記基板との間に位置した薄膜絶
縁層とを包含し、前記ゲート構造がホウ素の拡散を禁止
する少なくとも１つのドーパントを含む、ＰＭＯＳトラ
ンジスタ。
【００３０】（１０） 第９項記載のＰＭＯＳトランジ
スタにおいて、ホウ素の拡散を禁止する前記ドーパント
が少なくとも１つのIII 族元素又は少なくとも１つのIV
族元素を含む、ＰＭＯＳトランジスタ。
【００３１】（１１） 第９項記載のＰＭＯＳトランジ
スタにおいて、ホウ素の拡散を禁止する前記ドーパント
が炭素と、ゲルマニウムと、炭素とゲルマニウムのなん
らかの組合わせとから構成される群から選択された元素
を含む、ＰＭＯＳトランジスタ。
【００３２】（１２） 本発明の１実施例は、導電構造
と半導体基板との間に位置した誘電体層を含む半導体デ
バイスの製造方法であり、前記方法は、前記半導体基板
（基板１２）上に前記誘電体層（層１４）を形成するス
テップ、前記誘電体層上に前記導電構造（構造１８）を
形成するステップと、ホウ素で以て前記導電構造をドー
プするステップと、ホウ素の拡散を禁止するドーパント
で以て前記導電構造をドープするステップとを含む。前
記半導体デバイスは、ＰＭＯＳトランジスタ又はキャパ
シタであってよい。好適には、前記導電構造は、ゲート
構造である。前記誘電体層は、好適には、酸化物と、酸
化物／酸化物スタックと、酸化物／窒化物スタックと、
窒化酸化物とで構成される群の中から選択された材料を
含む。好適には、ホウ素の拡散を禁止する前記ドーパン
トは、少なくとも１つのIII 族元素又はIV族元素を含
む。特に、前記ドーパントは、好適には、炭素と、ゲル
マニウムと、これらなんらかの組合わせとを含む。好適
には、ホウ素で以て前記導電構造を前記ドープするステ
ップとホウ素の拡散を禁止する前記ドーパントで以て前
記導電構造を前記ドープするステップとは実質的に同時
に完遂されるか、又はホウ素で以て前記導電構造を前記
ドープするステップがホウ素の拡散を禁止する前記ドー
パントで以て前記導電構造を前記ドープするステップに
先立ち遂行される。
【図面の簡単な説明】
【図１】本発明の方法の実施例に共通した半導体基板の
断面図。
【図２】本発明の方法の実施例に共通して半導体基板上
に誘電体層を形成するステップの断面図。
【図３】本発明の方法の実施例の次のステップの断面図
であって、ａは１実施例の図、ｂは他の実施例の図、ｃ
は更に他の実施例の図である。
【図４】本発明の方法の実施例の更に次のステップの断
面図であって、ａは１実施例の図、ｂは他の実施例の
図、ｃは更に他の実施例の図である。
【図５】本発明の方法の実施例の最終ステップの断面図
であって、ａは１実施例の図、ｂは他の実施例の図、ｃ
は更に他の実施例の図である。
【符号の説明】
１０ デバイス １２ 半導体基板 １４ 誘電体層 １５ ゲート絶縁物 １６ ドープト・ポリシリコン層 １７ ドープト・ポリシリコン層 １８ 非ドープト・ポリシリコン層 １９ 非ドープト・ポリシリコン層 ２０ ポリシリコン層 ２１ ポリシリコン層 ２２ ホウ素の拡散を減速するドーパント ２４ ポリシリコン層 ２６ ゲート絶縁物 ２８ ポリシリコン層 ３０ ホウ素の拡散を減速するドーパント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キャサリン イー．バイオレット アメリカ合衆国 テキサス州ダラス，スプ リング グローブ アベニュー 13745 (72)発明者 エフ．スコット ジョンソン アメリカ合衆国 テキサス州リチャードソ ン，グレン コーブ 906

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 導電構造と半導体基板との間に位置した
    誘電体層を含む半導体デバイスの製造方法であって、 前記半導体基板上に前記誘電体層を形成するステップ
    と、 前記誘電体層上に前記導電構造を形成するステップと、 ホウ素で以て前記導電構造をドープするステップと、 ホウ素の拡散を禁止するドーパントで以て前記導電構造
    をドープするステップとを包含する方法。
  2. 【請求項２】 基板であって、表面を有する前記基板
    と、 前記基板の前記表面上に形成されたソース領域と、 前記基板の前記表面に形成されかつチャネル領域によっ
    て前記ソース領域から隔てられたドレイン領域と、 前記チャネル領域の上に横たわるゲート構造であって、
    ホウ素ドープト・ポリシリコンを含む前記ゲート構造
    と、 前記ゲート構造と前記基板との間に位置した薄膜絶縁層
    とを包含し、 前記ゲート構造がホウ素の拡散を禁止する少なくとも１
    つのドーパントを含む、ＰＭＯＳトランジスタ。
JP10023749A 1997-01-21 1998-01-21 半導体デバイス製造方法及びこの方法によるｐｍｏｓトランジスタ Pending JPH10209440A (ja)

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