JPH0425176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0425176A JPH0425176A JP2129767A JP12976790A JPH0425176A JP H0425176 A JPH0425176 A JP H0425176A JP 2129767 A JP2129767 A JP 2129767A JP 12976790 A JP12976790 A JP 12976790A JP H0425176 A JPH0425176 A JP H0425176A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものである。
Ｐ型Ｍ■Ｓトランジスタのゲート電極としてＰ型不純物
から成る多結晶シリコンを使う場合、ボロン等のＰ型不
純物を多結晶シリコンに導入する前に、チッ素、フッ素
、アルゴン、シリコン、ゲルマニウム等の何れか１つ又
は複数の不純物をイオン注入あるいは化学的堆積法によ
り多結晶シリコン中へ導入しておく。
から成る多結晶シリコンを使う場合、ボロン等のＰ型不
純物を多結晶シリコンに導入する前に、チッ素、フッ素
、アルゴン、シリコン、ゲルマニウム等の何れか１つ又
は複数の不純物をイオン注入あるいは化学的堆積法によ
り多結晶シリコン中へ導入しておく。
多結晶シリコン中へこれらの不純物を導入すると、多結
晶シリコン中へＰ型不純物を導入した後、Ｍ Ｔ Ｓ
ｌ−ランジスタ形成までに経る熱工程による多結晶シリ
コンのダレインの成長が抑制される。
晶シリコン中へＰ型不純物を導入した後、Ｍ Ｔ Ｓ
ｌ−ランジスタ形成までに経る熱工程による多結晶シリ
コンのダレインの成長が抑制される。
この結果、多結晶シリコン中のダレインに沿うＰ型不純
物の拡散が抑制され、Ｐ型不純物がＭＴＳトランジスタ
の絶縁膜を通過し、シリコン表面にまで達することが抑
制される。その結果、スレッショルド電圧の変動、１−
ランジスタ特性の不安定性のないＰ型不純物を導入した
多結晶シリコンをゲート電極として持つＰ型ＭＩＳトラ
ンジスタを得ることができる。
物の拡散が抑制され、Ｐ型不純物がＭＴＳトランジスタ
の絶縁膜を通過し、シリコン表面にまで達することが抑
制される。その結果、スレッショルド電圧の変動、１−
ランジスタ特性の不安定性のないＰ型不純物を導入した
多結晶シリコンをゲート電極として持つＰ型ＭＩＳトラ
ンジスタを得ることができる。
［１１ｆ−来の技術〕
［）型不純物をノリ人した多結晶シリＪＪンをＭＩＳト
ランジスタのり−Ｉ・電極として使う場合、従来、多結
晶シリコン中・・、■）型不純物（最も一般的にはポ「
Ｊン）をイ」ン注入又は化学的堆積法で導入していた。
ランジスタのり−Ｉ・電極として使う場合、従来、多結
晶シリコン中・・、■）型不純物（最も一般的にはポ「
Ｊン）をイ」ン注入又は化学的堆積法で導入していた。
導入後、Ｍ 、Ｉ Ｓ ｌ−ランジスタが形成されるま
でに複数回の熱二「程を経る。それらの熱工程により多
結晶シリコンのグレインは成長し、大きいもの６，１１
ミク１．−Ｉン稈度にまで成長する。
でに複数回の熱二「程を経る。それらの熱工程により多
結晶シリコンのグレインは成長し、大きいもの６，１１
ミク１．−Ｉン稈度にまで成長する。
第２図はＩｉＡ来のＰ型不純物から成る多結晶シリンを
う−ｌ−電（彼とずろｌｖｌ Ｉ Ｓ ｌ・ランノスク
の最ａ３的な熱１−程を経た後の断面＋１１１造を示す
。２１はＮ型Ｔ勇体シリ−１ン基板、２２ｉ；Ｉケ−１
・酸化膜、２３はう一−ｌ−電極となる多結晶シリコン
膜、２４は多結晶シリコンのグレイン、２５の大い線は
グＬツインの境界を示′づ。グレインが非常に大きく成
長しているのか分かる。多結晶シリ１：１ン中・＼導入
された不純物Ｇ；１、クリ？工程により拡散する場合、
多く １，１グレインの境界２５に沿っ、て拡ｉＢ４
シていく。タレ・インか大きくなればなる程、グ［／イ
ンの境界１−１短い距翻［て多結晶シリコンの１−面か
ら下面に到達し、不純物の多結晶シリコン中での拡ｊ１
９．が容易となる。
う−ｌ−電（彼とずろｌｖｌ Ｉ Ｓ ｌ・ランノスク
の最ａ３的な熱１−程を経た後の断面＋１１１造を示す
。２１はＮ型Ｔ勇体シリ−１ン基板、２２ｉ；Ｉケ−１
・酸化膜、２３はう一−ｌ−電極となる多結晶シリコン
膜、２４は多結晶シリコンのグレイン、２５の大い線は
グＬツインの境界を示′づ。グレインが非常に大きく成
長しているのか分かる。多結晶シリ１：１ン中・＼導入
された不純物Ｇ；１、クリ？工程により拡散する場合、
多く １，１グレインの境界２５に沿っ、て拡ｉＢ４
シていく。タレ・インか大きくなればなる程、グ［／イ
ンの境界１−１短い距翻［て多結晶シリコンの１−面か
ら下面に到達し、不純物の多結晶シリコン中での拡ｊ１
９．が容易となる。
又、ＭＩＳＩ・ランシスクの代表的な構造である全屈・
酸化膜、半導体（ＭＯＳ）ｌ−ランジスタの場合、ボロ
ンは酸化膜中ても拡散し、ゲート電極となる多結晶シリ
コン中にあるＰ型不純物のボロンは酸化膜を通過し、第
２図におりるシリコン表面２６にまで容易に到達する。
酸化膜、半導体（ＭＯＳ）ｌ−ランジスタの場合、ボロ
ンは酸化膜中ても拡散し、ゲート電極となる多結晶シリ
コン中にあるＰ型不純物のボロンは酸化膜を通過し、第
２図におりるシリコン表面２６にまで容易に到達する。
その結果、スレノショルｌ電圧が変動し易い、あるいは
不安定なｌ−ランジスタ特性を持つＭＩＳ）ランシスタ
になるという欠点を持っていた。
不安定なｌ−ランジスタ特性を持つＭＩＳ）ランシスタ
になるという欠点を持っていた。
前記した従来の欠点を改善するため、Ｐ型不純物のボｌ
Ｊンが多結晶シリコン中で容易に拡散しないように、本
発明はＭＩＳＩ・ランジスタが形成されるまでに経る多
くの熱工程によっても多結晶シリコンのグし・インの成
長を抑制することを目的としたものである。以下、図面
を参照し、本発明の詳細な説明する。
Ｊンが多結晶シリコン中で容易に拡散しないように、本
発明はＭＩＳＩ・ランジスタが形成されるまでに経る多
くの熱工程によっても多結晶シリコンのグし・インの成
長を抑制することを目的としたものである。以下、図面
を参照し、本発明の詳細な説明する。
Ｍ［Ｓ］・フンシスタのり”−１・電極となる多結晶ソ
リ丁ｌンにＰ型不純物をイオン注入あるいは化学的１１
１積法により多結晶シリコンに導入する前に、チッ素、
フッ４８、アルゴン、シリコン、ケルマニ・：Ｊ Ｊ、
、雪の不純物の何れか１つ又は複数の不純物をイオン注
入又は化学的ｌｌＩ積法により多結晶ンリコン中−２ｍ
入する。
リ丁ｌンにＰ型不純物をイオン注入あるいは化学的１１
１積法により多結晶シリコンに導入する前に、チッ素、
フッ４８、アルゴン、シリコン、ケルマニ・：Ｊ Ｊ、
、雪の不純物の何れか１つ又は複数の不純物をイオン注
入又は化学的ｌｌＩ積法により多結晶ンリコン中−２ｍ
入する。
ＭＩＳＩ・ランシスタか形成されるまで経る多くの熱に
稈によっても、それらの不純物を多結晶シリニＪン中・
＼！ｎ大することにより、多結晶シリコン中のグレイン
の成長を抑制することかできる。その結果、多結晶シリ
′：１ン中てのＰ型不純物ボロンの拡散を抑制し、史に
りｍ＝１・絶縁膜中をｊｍ過してＭＩＳＩ・ランシスタ
のチャネル領域へのボロンの侵入をＩＶｊ ＜ごとかて
きる。
稈によっても、それらの不純物を多結晶シリニＪン中・
＼！ｎ大することにより、多結晶シリコン中のグレイン
の成長を抑制することかできる。その結果、多結晶シリ
′：１ン中てのＰ型不純物ボロンの拡散を抑制し、史に
りｍ＝１・絶縁膜中をｊｍ過してＭＩＳＩ・ランシスタ
のチャネル領域へのボロンの侵入をＩＶｊ ＜ごとかて
きる。
第１図（・」）〜（（：）に、本発明の３１′導体装置
の製造方法の実施例を示す。第１図（ｉ］）において１
１は半導体、／す′１ンノ１（］反、１２ Ｌｅｔツノ
−１・絶８イｌ模となる熱酸化■榮、１３はケート電極
となる多結晶シリコン膜を表わす。
の製造方法の実施例を示す。第１図（ｉ］）において１
１は半導体、／す′１ンノ１（］反、１２ Ｌｅｔツノ
−１・絶８イｌ模となる熱酸化■榮、１３はケート電極
となる多結晶シリコン膜を表わす。
まず多結晶ンリコン膜１３中へ窒素１４のイオン注入を
行う。イオン注入直後の窒素の分布が、ゲート酸化膜１
２やシリコン基板１１には達しないようにする。次に第
１図（ｂｌに示すように、多結晶シリコンゲート電極を
Ｐ型化するため、ボロン１５をイオン注入する。更に、
第１図（Ｃ１に示すように〕第１・リソグラフィ工程に
より多結晶シリコンの一部をエツチングし、ゲート電極
１６が形成する。
行う。イオン注入直後の窒素の分布が、ゲート酸化膜１
２やシリコン基板１１には達しないようにする。次に第
１図（ｂｌに示すように、多結晶シリコンゲート電極を
Ｐ型化するため、ボロン１５をイオン注入する。更に、
第１図（Ｃ１に示すように〕第１・リソグラフィ工程に
より多結晶シリコンの一部をエツチングし、ゲート電極
１６が形成する。
なお、多結晶シリコン中ヘボロンをイオン注入する前に
、イオン注入又は化学的堆積法で多結晶シリコン中へ導
入する不純物は、前記した窒素以外にフッ素、アルゴン
、シリコン、ゲルマニウム等の何れか又はそれらの複数
の組み合ねゼでも良い。
、イオン注入又は化学的堆積法で多結晶シリコン中へ導
入する不純物は、前記した窒素以外にフッ素、アルゴン
、シリコン、ゲルマニウム等の何れか又はそれらの複数
の組み合ねゼでも良い。
ボロンのイオン注入１１１Ｊ、多結晶シリコン中に窒素
、フッ素、アルゴン等の不純物を導入すると、それらの
不純物を導入しない場合におけるグレイン２４（第２図
）に比べ、１−ランジスタ形成までに終わる熱工程によ
る多結晶シリコンのグレイン１７（第１図）の成長は抑
えられる。グレインＩ７が小さいと、不純物の多結晶シ
リコンの拡散は抑えられる。このため、窒素やフッ素を
ホロンのイオン注入前に多結晶シリコン中へ導入してお
くと、熱工程による多結晶シリコン中のボロンの拡散が
抑えられ、ひいてはゲート絶縁膜中を通過し、Ｐ型Ｍ
Ｉ Ｓ ＋−ランジスタのチャネル領域（第Ｊ図ＦＣ）
１８）へのボ１−ｚンの拡散が抑制される。
、フッ素、アルゴン等の不純物を導入すると、それらの
不純物を導入しない場合におけるグレイン２４（第２図
）に比べ、１−ランジスタ形成までに終わる熱工程によ
る多結晶シリコンのグレイン１７（第１図）の成長は抑
えられる。グレインＩ７が小さいと、不純物の多結晶シ
リコンの拡散は抑えられる。このため、窒素やフッ素を
ホロンのイオン注入前に多結晶シリコン中へ導入してお
くと、熱工程による多結晶シリコン中のボロンの拡散が
抑えられ、ひいてはゲート絶縁膜中を通過し、Ｐ型Ｍ
Ｉ Ｓ ＋−ランジスタのチャネル領域（第Ｊ図ＦＣ）
１８）へのボ１−ｚンの拡散が抑制される。
以上、詳細に説明したように、本発明の半導体装置の製
造方法においては、熱工程による多結晶ノリコンのグレ
イン成長を抑え、ボロンの多結晶シリコン中の拡１）ｋ
を卯え、その結果、ボロンのゲ１箱オ子）膜中“（の拡
散も（…え、ＭＩＳトランジスタのヂ→・ネル領域への
侵入を防く効果を有する。
造方法においては、熱工程による多結晶ノリコンのグレ
イン成長を抑え、ボロンの多結晶シリコン中の拡１）ｋ
を卯え、その結果、ボロンのゲ１箱オ子）膜中“（の拡
散も（…え、ＭＩＳトランジスタのヂ→・ネル領域への
侵入を防く効果を有する。
このため、スレソショルト電圧の変動が少ない、しかも
安定な！・ランジスタ特性を持つ、Ｐ型不純物から成る
多結晶シリコンをゲート電極として持つＩ）型ＭＩＳＩ
〜ランシスタを得ることができる多大な効果を持ってい
る。
安定な！・ランジスタ特性を持つ、Ｐ型不純物から成る
多結晶シリコンをゲート電極として持つＩ）型ＭＩＳＩ
〜ランシスタを得ることができる多大な効果を持ってい
る。
第１図ｆａ）〜（Ｃ１は本発明の半導体装置の製造方法
を示す工程順断面図、第２図は従来の半導体装置の１析
面図である。 半導体基板 ゲート絶縁膜 多結晶シリコン チッ素イオン注入 ボロンイオン注入 グレイン 以 」二
を示す工程順断面図、第２図は従来の半導体装置の１析
面図である。 半導体基板 ゲート絶縁膜 多結晶シリコン チッ素イオン注入 ボロンイオン注入 グレイン 以 」二
Claims (1)
- （１）Ｐ型ＭＩＳトランジスタ（金属・絶縁膜・半導体
トランジスタ）のゲート電極をＰ型不純物を導入した多
結晶シリコンで形成する半導体装置の形成方法において
、Ｐ型不純物をイオン注入あるいは化学的堆積法により
多結晶シリコンに導入する前に、チッ素、フッ素、アル
ゴン、シリコン、ゲルマニウム等の不純物の何れか１つ
又は複数の不純物をイオン注入又は化学的堆積法により
多結晶シリコン中へ導入することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129767A JPH0425176A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129767A JPH0425176A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425176A true JPH0425176A (ja) | 1992-01-28 |
Family
ID=15017704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129767A Pending JPH0425176A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425176A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226510A (ja) * | 1993-10-28 | 1995-08-22 | Lg Semicon Co Ltd | 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法 |
| WO1998013880A1 (en) * | 1996-09-25 | 1998-04-02 | Advanced Micro Devices, Inc. | POLY-Si/POLY-SiGe GATE FOR CMOS DEVICES |
| US5866930A (en) * | 1995-08-25 | 1999-02-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5901084A (en) * | 1997-03-10 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having floating gate electrode |
| EP0859402A3 (en) * | 1997-01-21 | 1999-08-25 | Texas Instruments Incorporated | Method of manufacturing a MOS electrode |
| US6300664B1 (en) | 1993-09-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US6720626B1 (en) | 1998-01-26 | 2004-04-13 | Renesas Technology Corp. | Semiconductor device having improved gate structure |
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
| WO2008078363A1 (ja) * | 2006-12-22 | 2008-07-03 | Renesas Technology Corp. | 半導体装置の製造方法および半導体装置 |
| JP2008218661A (ja) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | 電界効果型半導体装置及びその製造方法 |
| JP2009010417A (ja) * | 2008-09-05 | 2009-01-15 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2011029661A (ja) * | 1993-09-02 | 2011-02-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-05-18 JP JP2129767A patent/JPH0425176A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2008078363A1 (ja) * | 2006-12-22 | 2008-07-03 | Renesas Technology Corp. | 半導体装置の製造方法および半導体装置 |
| JPWO2008078363A1 (ja) * | 2006-12-22 | 2010-04-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法および半導体装置 |
| JP2008218661A (ja) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | 電界効果型半導体装置及びその製造方法 |
| JP2009010417A (ja) * | 2008-09-05 | 2009-01-15 | Renesas Technology Corp | 半導体装置の製造方法 |
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