JPH10209859A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10209859A JPH10209859A JP9010662A JP1066297A JPH10209859A JP H10209859 A JPH10209859 A JP H10209859A JP 9010662 A JP9010662 A JP 9010662A JP 1066297 A JP1066297 A JP 1066297A JP H10209859 A JPH10209859 A JP H10209859A
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Landscapes
- Synchronizing For Television (AREA)
- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】基準クロックと発振クロックとの同期を確実に
保つことができるＰＬＬ回路を提供する。 【解決手段】ＥＸＯＲ回路１０１はＶＣＯ１０７から出
力される発振クロックＦｖに基づくクロックＰｃと基準
クロックＲｃとの位相を比較し、その比較結果に基づく
クロックＳ１を出力する。チャージポンプ回路２０は定
電流方式であって、クロックＳ１に基づく電圧信号を出
力する。ＬＰＦ３０はチャージポンプ回路２０から出力
される電圧信号を平滑した制御電圧Ｖｔを出力する。Ｖ
ＣＯ１０７は制御電圧Ｖｔに応じた周波数の発振クロッ
クＦｖを出力する。
保つことができるＰＬＬ回路を提供する。 【解決手段】ＥＸＯＲ回路１０１はＶＣＯ１０７から出
力される発振クロックＦｖに基づくクロックＰｃと基準
クロックＲｃとの位相を比較し、その比較結果に基づく
クロックＳ１を出力する。チャージポンプ回路２０は定
電流方式であって、クロックＳ１に基づく電圧信号を出
力する。ＬＰＦ３０はチャージポンプ回路２０から出力
される電圧信号を平滑した制御電圧Ｖｔを出力する。Ｖ
ＣＯ１０７は制御電圧Ｖｔに応じた周波数の発振クロッ
クＦｖを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は基準クロックに同期
した所定周波数の発振クロックを出力するＰＬＬ(Phase
Locked Loop) 回路に関するものである。
した所定周波数の発振クロックを出力するＰＬＬ(Phase
Locked Loop) 回路に関するものである。
【０００２】
【従来の技術】テレビジョンにおいては、コンポジット
ビデオ信号に含まれるバーストクロックに基づいて、色
信号の同期再生に使用するための発振クロックを生成す
るＰＬＬ回路が用いられる。
ビデオ信号に含まれるバーストクロックに基づいて、色
信号の同期再生に使用するための発振クロックを生成す
るＰＬＬ回路が用いられる。
【０００３】このＰＬＬ回路としては、デジタル回路方
式とアナログ回路方式とがある。ＰＬＬ回路をＣＭＯＳ
構成のデジタル回路にて作成する場合には、発振クロッ
クの発振時期のデータを格納したメモリ、デジタルフィ
ルタ、乗算器などが必要となり、回路構成が大規模化し
てしまう。ＣＭＯＳ構成のアナログ回路にて構成する場
合にはコンデンサ等の外付け部品を必要とするが、回路
を小型化できる。
式とアナログ回路方式とがある。ＰＬＬ回路をＣＭＯＳ
構成のデジタル回路にて作成する場合には、発振クロッ
クの発振時期のデータを格納したメモリ、デジタルフィ
ルタ、乗算器などが必要となり、回路構成が大規模化し
てしまう。ＣＭＯＳ構成のアナログ回路にて構成する場
合にはコンデンサ等の外付け部品を必要とするが、回路
を小型化できる。
【０００４】図９は従来のテレビジョン受像機における
ＣＭＯＳ構成のアナログ方式のＰＬＬ回路１００を示
す。ＰＬＬ回路１００は、排他的論理和（ＥＸＯＲ）回
路１０１、トライステートバッファ１０２、ＣＭＯＳ構
成のチャージポンプ回路１０３、ローパスフィルタ（Ｌ
ＰＦ）１０６、電圧制御発振器（ＶＣＯ）１０７及び１
／４分周器１０８を備える。
ＣＭＯＳ構成のアナログ方式のＰＬＬ回路１００を示
す。ＰＬＬ回路１００は、排他的論理和（ＥＸＯＲ）回
路１０１、トライステートバッファ１０２、ＣＭＯＳ構
成のチャージポンプ回路１０３、ローパスフィルタ（Ｌ
ＰＦ）１０６、電圧制御発振器（ＶＣＯ）１０７及び１
／４分周器１０８を備える。
【０００５】ＥＸＯＲ回路１０１は図１０に示すよう
に、基準クロックとしてのデューティ比５０％のバース
トクロックＲｃと１／４分周器１０７から出力されるデ
ューティ比５０％の出力クロックＰｃとを入力する。Ｎ
ＴＳＣ(National Television System Commitee) 方式の
カラーテレビジョンの場合、バーストクロックＲｃの周
波数は３．５８ＭＨｚである。ＥＸＯＲ回路１０１はバ
ーストクロックＲｃの位相と出力クロックＰｃの位相と
の比較結果に基づくクロックＳ１を出力する。従って、
バーストクロックＲｃの周期に出力クロックＰｃの周期
が一致し、かつ、バーストクロックＲｃの位相に対して
出力クロックＰｃの位相が９０°進んでいる場合にの
み、クロックＳ１はバーストクロックＲｃの２倍の周波
数でデューティ比が５０％となる。
に、基準クロックとしてのデューティ比５０％のバース
トクロックＲｃと１／４分周器１０７から出力されるデ
ューティ比５０％の出力クロックＰｃとを入力する。Ｎ
ＴＳＣ(National Television System Commitee) 方式の
カラーテレビジョンの場合、バーストクロックＲｃの周
波数は３．５８ＭＨｚである。ＥＸＯＲ回路１０１はバ
ーストクロックＲｃの位相と出力クロックＰｃの位相と
の比較結果に基づくクロックＳ１を出力する。従って、
バーストクロックＲｃの周期に出力クロックＰｃの周期
が一致し、かつ、バーストクロックＲｃの位相に対して
出力クロックＰｃの位相が９０°進んでいる場合にの
み、クロックＳ１はバーストクロックＲｃの２倍の周波
数でデューティ比が５０％となる。
【０００６】トライステートバッファ１０２はコンポジ
ットビデオ信号におけるバーストクロックの期間に応じ
て立ち上がる制御信号ＲＥを入力する。トライステート
バッファ１０２は制御信号ＲＥが“Ｈ”のときにＥＸＯ
Ｒ回路１０１の出力クロックＳ１をチャージポンプ回路
１０３に出力し、制御信号ＲＥが“Ｌ”のときには出力
をハイインピーダンス状態にする。
ットビデオ信号におけるバーストクロックの期間に応じ
て立ち上がる制御信号ＲＥを入力する。トライステート
バッファ１０２は制御信号ＲＥが“Ｈ”のときにＥＸＯ
Ｒ回路１０１の出力クロックＳ１をチャージポンプ回路
１０３に出力し、制御信号ＲＥが“Ｌ”のときには出力
をハイインピーダンス状態にする。
【０００７】チャージポンプ回路１０３は電源及び接地
間に直列に接続されたｐＭＯＳトランジスタ１０４及び
ｎＭＯＳトランジスタ１０５からなる。このチャージポ
ンプ回路１０３はトライステートバッファ１０２により
制御信号ＲＥが“Ｈ”のときにのみ、ｐＭＯＳトランジ
スタ１０４及びｎＭＯＳトランジスタ１０５がオンオフ
する。ｐＭＯＳトランジスタ１０４がオンしている場合
には電流Ｉｐが電源側からＬＰＦ１０６へ流れ、ｎＭＯ
Ｓトランジスタ１０５がオンしている場合には電流Ｉｎ
がＬＰＦ１０６から接地側へ流れる。
間に直列に接続されたｐＭＯＳトランジスタ１０４及び
ｎＭＯＳトランジスタ１０５からなる。このチャージポ
ンプ回路１０３はトライステートバッファ１０２により
制御信号ＲＥが“Ｈ”のときにのみ、ｐＭＯＳトランジ
スタ１０４及びｎＭＯＳトランジスタ１０５がオンオフ
する。ｐＭＯＳトランジスタ１０４がオンしている場合
には電流Ｉｐが電源側からＬＰＦ１０６へ流れ、ｎＭＯ
Ｓトランジスタ１０５がオンしている場合には電流Ｉｎ
がＬＰＦ１０６から接地側へ流れる。
【０００８】ＬＰＦ１０６は電流Ｉｐ，Ｉｎによって充
放電され、クロックＳ１が平滑化された制御電圧Ｖｔを
ＶＣＯ１０７に出力する。ＶＣＯ１０７は制御電圧Ｖｔ
の電圧値に応じた周波数の発振クロックＦｖを出力す
る。テレビジョンの場合、発振クロックＦｖの周波数は
バーストクロックＲｃの周波数の４倍の１４．３１８１
８ＭＨｚとなる。
放電され、クロックＳ１が平滑化された制御電圧Ｖｔを
ＶＣＯ１０７に出力する。ＶＣＯ１０７は制御電圧Ｖｔ
の電圧値に応じた周波数の発振クロックＦｖを出力す
る。テレビジョンの場合、発振クロックＦｖの周波数は
バーストクロックＲｃの周波数の４倍の１４．３１８１
８ＭＨｚとなる。
【０００９】１／４分周器１０８は発振クロックＦｖの
周波数を４分の１に分周したクロックＰｃをＥＸＯＲ回
路１０１に出力する。Ａ／Ｄ変換器１０９は発振クロッ
クＦｖをサンプリングクロックとしてコンポジットビデ
オ信号ＣＶをサンプリングし、各サンプリング値に対し
てアナログ−デジタル変換を行い、デジタル信号Ｓ２を
出力する。コンポジットビデオ信号ＣＶには、所定の位
相で変調された色差信号が含まれており、Ａ／Ｄ変換器
１０９のサンプリング動作によって、この色差信号が取
り出されることになる。
周波数を４分の１に分周したクロックＰｃをＥＸＯＲ回
路１０１に出力する。Ａ／Ｄ変換器１０９は発振クロッ
クＦｖをサンプリングクロックとしてコンポジットビデ
オ信号ＣＶをサンプリングし、各サンプリング値に対し
てアナログ−デジタル変換を行い、デジタル信号Ｓ２を
出力する。コンポジットビデオ信号ＣＶには、所定の位
相で変調された色差信号が含まれており、Ａ／Ｄ変換器
１０９のサンプリング動作によって、この色差信号が取
り出されることになる。
【００１０】
【発明が解決しようとする課題】上記ＰＬＬ回路１００
において、ＶＣＯ１０７は温度変化や電源電位の変動等
によって制御電圧Ｖｔに対する発振クロックＦｖの周波
数が変動する。ＶＣＯ１０７から一定周波数の発振クロ
ックＦｖを出力するためには、制御電圧Ｖｔを各条件に
応じて変化させなければならない。ここで、チャージポ
ンプ回路１０３はＥＸＯＲ回路１０１の出力クロックＳ
１の電圧値によってＬＰＦ１０６を充放電するため、制
御電圧Ｖｔを変化させるにはＥＸＯＲ回路１０１の出力
クロックＳ１のデューティ比を変化させなければならな
い。
において、ＶＣＯ１０７は温度変化や電源電位の変動等
によって制御電圧Ｖｔに対する発振クロックＦｖの周波
数が変動する。ＶＣＯ１０７から一定周波数の発振クロ
ックＦｖを出力するためには、制御電圧Ｖｔを各条件に
応じて変化させなければならない。ここで、チャージポ
ンプ回路１０３はＥＸＯＲ回路１０１の出力クロックＳ
１の電圧値によってＬＰＦ１０６を充放電するため、制
御電圧Ｖｔを変化させるにはＥＸＯＲ回路１０１の出力
クロックＳ１のデューティ比を変化させなければならな
い。
【００１１】例えば、図１１（ｂ）に示すように、制御
電圧Ｖｔが電源電位の１／２のとき、クロックＳ１はデ
ューティ比５０％の理想的な状態になる。これに対し
て、図１１（ａ）に示すように、制御電圧Ｖｔを電源電
位の１／２よりも大きくするにはクロックＳ１のデュー
ティ比を５０％よりも大きくする必要があり、逆に図１
１（ｃ）に示すように、制御電圧Ｖｔを電源電位の１／
２よりも小さくするにはクロックＳ１のデューティ比を
５０％未満にする必要がある。このようなとき、バース
トクロックＲｃの位相とクロックＰｃの位相との差は９
０°からずれたものとなり、発振クロックＦｖの位相が
所望の位相からずれてしまう。
電圧Ｖｔが電源電位の１／２のとき、クロックＳ１はデ
ューティ比５０％の理想的な状態になる。これに対し
て、図１１（ａ）に示すように、制御電圧Ｖｔを電源電
位の１／２よりも大きくするにはクロックＳ１のデュー
ティ比を５０％よりも大きくする必要があり、逆に図１
１（ｃ）に示すように、制御電圧Ｖｔを電源電位の１／
２よりも小さくするにはクロックＳ１のデューティ比を
５０％未満にする必要がある。このようなとき、バース
トクロックＲｃの位相とクロックＰｃの位相との差は９
０°からずれたものとなり、発振クロックＦｖの位相が
所望の位相からずれてしまう。
【００１２】このように位相がずれた発振クロックＦｖ
に基づいてＡ／Ｄ変換器１０９がサンプリングを行う
と、色信号を正確に再生することができず、色合いの変
化を招く。
に基づいてＡ／Ｄ変換器１０９がサンプリングを行う
と、色信号を正確に再生することができず、色合いの変
化を招く。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、基準クロックと発振ク
ロックとの同期を確実に保つことができるＰＬＬ回路を
提供することにある。
れたものであって、その目的は、基準クロックと発振ク
ロックとの同期を確実に保つことができるＰＬＬ回路を
提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、一定周期の基準クロックに対し
て一定の位相差を維持する発振クロックを生成するＰＬ
Ｌ回路であって、制御電圧に応じた周波数の発振クロッ
クを出力する電圧制御発振器と、一定周期の基準クロッ
クに対する発振クロックの位相差を取り出し、その位相
差に基づくクロックを出力する比較回路と、比較回路か
ら出力されるクロックに応答して接地電位あるいは電源
電位の一方を選択し、接地電位の選択で出力から接地側
へ一定の電流を引き込み、電源電位の選択で電源側から
出力へ一定の電流を供給するチャージポンプ回路と、チ
ャージポンプ回路の出力に接続され、接地電位または電
源電位を比較回路から出力されるクロックに応答して繰
り返すチャージポンプ回路の出力を平滑化して電圧制御
発振器の制御電圧を得るローパスフィルタとを備える。
め、請求項１の発明は、一定周期の基準クロックに対し
て一定の位相差を維持する発振クロックを生成するＰＬ
Ｌ回路であって、制御電圧に応じた周波数の発振クロッ
クを出力する電圧制御発振器と、一定周期の基準クロッ
クに対する発振クロックの位相差を取り出し、その位相
差に基づくクロックを出力する比較回路と、比較回路か
ら出力されるクロックに応答して接地電位あるいは電源
電位の一方を選択し、接地電位の選択で出力から接地側
へ一定の電流を引き込み、電源電位の選択で電源側から
出力へ一定の電流を供給するチャージポンプ回路と、チ
ャージポンプ回路の出力に接続され、接地電位または電
源電位を比較回路から出力されるクロックに応答して繰
り返すチャージポンプ回路の出力を平滑化して電圧制御
発振器の制御電圧を得るローパスフィルタとを備える。
【００１５】請求項２の発明は、チャージポンプ回路
を、比較回路の出力クロックに基づいて交互にオンオフ
される第１及び第２のトランジスタと、定電流を供給す
るための定電流源と、第１のトランジスタに接続され、
かつ、定電流源の定電流に基づいて第１のトランジスタ
のオン時における駆動電流を流す第１のカレントミラー
回路と、第２のトランジスタに接続され、かつ、定電流
源の定電流に基づいて第２のトランジスタのオン時にお
ける駆動電流を流す第２のカレントミラー回路と、定電
流源の定電流に基づいて第１のトランジスタ又は第２の
トランジスタのオン時における駆動電流を流すための第
１及び第２のカレントミラー回路と、第１及び第２のカ
レントミラー回路はそれぞれ第１のトランジスタ及び第
２のトランジスタに直列に接続されていることとを備え
るものとした。
を、比較回路の出力クロックに基づいて交互にオンオフ
される第１及び第２のトランジスタと、定電流を供給す
るための定電流源と、第１のトランジスタに接続され、
かつ、定電流源の定電流に基づいて第１のトランジスタ
のオン時における駆動電流を流す第１のカレントミラー
回路と、第２のトランジスタに接続され、かつ、定電流
源の定電流に基づいて第２のトランジスタのオン時にお
ける駆動電流を流す第２のカレントミラー回路と、定電
流源の定電流に基づいて第１のトランジスタ又は第２の
トランジスタのオン時における駆動電流を流すための第
１及び第２のカレントミラー回路と、第１及び第２のカ
レントミラー回路はそれぞれ第１のトランジスタ及び第
２のトランジスタに直列に接続されていることとを備え
るものとした。
【００１６】請求項３の発明は、一定周期の基準クロッ
クに対して一定の位相差を維持する発振クロックを生成
するＰＬＬ回路であって、制御電圧に応じた周波数の発
振クロックを出力する電圧制御発振器と、一定周期の基
準クロックに対する発振クロックの位相差を取り出し、
その位相差に基づくクロックを出力する比較回路と、比
較回路から出力されるクロックに応答して接地電位ある
いは電源電位の一方を選択し、接地電位の選択で出力か
ら接地側へ一定の電流を引き込み、電源電位の選択で電
源側から出力へ一定の電流を供給する第１のチャージポ
ンプ回路と、比較回路から出力されるクロックに応答し
て接地電位あるいは電源電位の一方を選択し、接地電位
の選択で出力から接地側へ一定の電流を引き込み、電源
電位の選択で電源側から出力へ一定の電流を供給すると
共に、第１のチャージポンプ回路よりも出力負荷の駆動
能力が高い第２のチャージポンプ回路と、第１及び第２
のチャージポンプ回路の出力に接続され、接地電位また
は電源電位を比較回路から出力されるクロックに応答し
て繰り返す第１及び第２のチャージポンプ回路の出力を
平滑化して電圧制御発振器の制御電圧を得るローパスフ
ィルタと、発振クロックが基準クロックに対して一定の
位相差を維持しているか否かを検出するロック検出回路
と、ロック検出回路の検出結果に応答し、発振クロック
が基準クロックに対して一定の位相差を維持していると
きに第１のチャージポンプ回路を選択的に動作させ、発
振クロックが基準クロックに対して一定の位相差を維持
していないときに第２のチャージポンプ回路を選択的に
動作させる選択回路とを備える。
クに対して一定の位相差を維持する発振クロックを生成
するＰＬＬ回路であって、制御電圧に応じた周波数の発
振クロックを出力する電圧制御発振器と、一定周期の基
準クロックに対する発振クロックの位相差を取り出し、
その位相差に基づくクロックを出力する比較回路と、比
較回路から出力されるクロックに応答して接地電位ある
いは電源電位の一方を選択し、接地電位の選択で出力か
ら接地側へ一定の電流を引き込み、電源電位の選択で電
源側から出力へ一定の電流を供給する第１のチャージポ
ンプ回路と、比較回路から出力されるクロックに応答し
て接地電位あるいは電源電位の一方を選択し、接地電位
の選択で出力から接地側へ一定の電流を引き込み、電源
電位の選択で電源側から出力へ一定の電流を供給すると
共に、第１のチャージポンプ回路よりも出力負荷の駆動
能力が高い第２のチャージポンプ回路と、第１及び第２
のチャージポンプ回路の出力に接続され、接地電位また
は電源電位を比較回路から出力されるクロックに応答し
て繰り返す第１及び第２のチャージポンプ回路の出力を
平滑化して電圧制御発振器の制御電圧を得るローパスフ
ィルタと、発振クロックが基準クロックに対して一定の
位相差を維持しているか否かを検出するロック検出回路
と、ロック検出回路の検出結果に応答し、発振クロック
が基準クロックに対して一定の位相差を維持していると
きに第１のチャージポンプ回路を選択的に動作させ、発
振クロックが基準クロックに対して一定の位相差を維持
していないときに第２のチャージポンプ回路を選択的に
動作させる選択回路とを備える。
【００１７】請求項４の発明は、一定周期の基準クロッ
クに対して一定の位相差を維持する発振クロックを生成
するＰＬＬ回路であって、制御電圧に応じた周波数の発
振クロックを出力する電圧制御発振器と、一定周期の基
準クロックに対する発振クロックの位相差を取り出し、
その位相差に基づくクロックを出力する比較回路と、比
較回路から出力されるクロックに応答して接地電位ある
いは電源電位の一方を選択し、接地電位の選択で出力か
ら接地側へ一定の電流を引き込み、電源電位の選択で電
源側から出力へ一定の電流を供給するチャージポンプ回
路と、チャージポンプ回路の出力に接続され、接地電位
または電源電位を比較回路から出力されるクロックに応
答して繰り返すチャージポンプ回路の出力を平滑化して
電圧制御発振器の制御電圧を得るローパスフィルタと、
発振クロックが基準クロックに対して一定の位相差を維
持しているか否かを検出するロック検出回路と、ロック
検出回路が所定の期間を超えて発振クロックのロックを
検出できなかったときに、ローパスフィルタの入力又は
出力に接地電位または電源電位を供給するスイッチとを
備える。
クに対して一定の位相差を維持する発振クロックを生成
するＰＬＬ回路であって、制御電圧に応じた周波数の発
振クロックを出力する電圧制御発振器と、一定周期の基
準クロックに対する発振クロックの位相差を取り出し、
その位相差に基づくクロックを出力する比較回路と、比
較回路から出力されるクロックに応答して接地電位ある
いは電源電位の一方を選択し、接地電位の選択で出力か
ら接地側へ一定の電流を引き込み、電源電位の選択で電
源側から出力へ一定の電流を供給するチャージポンプ回
路と、チャージポンプ回路の出力に接続され、接地電位
または電源電位を比較回路から出力されるクロックに応
答して繰り返すチャージポンプ回路の出力を平滑化して
電圧制御発振器の制御電圧を得るローパスフィルタと、
発振クロックが基準クロックに対して一定の位相差を維
持しているか否かを検出するロック検出回路と、ロック
検出回路が所定の期間を超えて発振クロックのロックを
検出できなかったときに、ローパスフィルタの入力又は
出力に接地電位または電源電位を供給するスイッチとを
備える。
【００１８】請求項５の発明は、基準クロックをコンポ
ジットビデオ信号におけるバーストクロックとした。
ジットビデオ信号におけるバーストクロックとした。
【００１９】
【発明の実施の形態】以下、本発明を具体化した各実施
形態を図面に従って説明する。尚、各実施形態におい
て、図９に示した従来のＰＬＬ回路と同じ構成部材につ
いては符号を等しくしてその説明を一部省略する。
形態を図面に従って説明する。尚、各実施形態におい
て、図９に示した従来のＰＬＬ回路と同じ構成部材につ
いては符号を等しくしてその説明を一部省略する。
【００２０】（第１実施形態）図１は、ＣＭＯＳ構成と
したアナログ方式のＰＬＬ回路１０を示す。ＰＬＬ回路
１０は、ＥＸＯＲ回路１０１、トライステートバッファ
１２、定電流方式のチャージポンプ回路２０、ローパス
フィルタ（ＬＰＦ）３０、ＶＣＯ１０７及び１／４分周
器１０８を備える。
したアナログ方式のＰＬＬ回路１０を示す。ＰＬＬ回路
１０は、ＥＸＯＲ回路１０１、トライステートバッファ
１２、定電流方式のチャージポンプ回路２０、ローパス
フィルタ（ＬＰＦ）３０、ＶＣＯ１０７及び１／４分周
器１０８を備える。
【００２１】ＥＸＯＲ回路１０１は、基準クロックとし
てのデューティ比５０％のバーストクロックＲｃと１／
４分周器１０７から出力されるデューティ比５０％の出
力クロックＰｃとを入力する。ＮＴＳＣ方式のカラーテ
レビジョンに対応する場合、バーストクロックＲｃの周
波数は３．５８ＭＨｚである。ＥＸＯＲ回路１０１はバ
ーストクロックＲｃの位相と出力クロックＰｃの位相と
を比較する位相比較回路として働き、その比較結果に基
づくクロックＳ１を出力する。従って、バーストクロッ
クＲｃの位相に対して出力クロックＰｃの位相が９０°
進んでいる場合にのみ、クロックＳ１はバーストクロッ
クＲｃの２倍の周波数を持ちデューティ比が５０％にな
る。
てのデューティ比５０％のバーストクロックＲｃと１／
４分周器１０７から出力されるデューティ比５０％の出
力クロックＰｃとを入力する。ＮＴＳＣ方式のカラーテ
レビジョンに対応する場合、バーストクロックＲｃの周
波数は３．５８ＭＨｚである。ＥＸＯＲ回路１０１はバ
ーストクロックＲｃの位相と出力クロックＰｃの位相と
を比較する位相比較回路として働き、その比較結果に基
づくクロックＳ１を出力する。従って、バーストクロッ
クＲｃの位相に対して出力クロックＰｃの位相が９０°
進んでいる場合にのみ、クロックＳ１はバーストクロッ
クＲｃの２倍の周波数を持ちデューティ比が５０％にな
る。
【００２２】トライステートバッファ１２は、ＯＲ回路
１３、インバータ１４及びＡＮＤ回路１５からなる。Ｏ
Ｒ回路１３はコンポジットビデオ信号におけるバースト
クロックＲｃの重畳期間を示す制御信号ＲＥを受け、制
御信号ＲＥがＬレベルのときＥＸＯＲ回路１０１の出力
クロックＳ１をチャージポンプ回路２０に出力する。ま
た、ＯＲ回路１３は制御信号ＲＥがＨレベルのときには
出力クロックＳ１を遮断してＨレベルの信号を出力す
る。
１３、インバータ１４及びＡＮＤ回路１５からなる。Ｏ
Ｒ回路１３はコンポジットビデオ信号におけるバースト
クロックＲｃの重畳期間を示す制御信号ＲＥを受け、制
御信号ＲＥがＬレベルのときＥＸＯＲ回路１０１の出力
クロックＳ１をチャージポンプ回路２０に出力する。ま
た、ＯＲ回路１３は制御信号ＲＥがＨレベルのときには
出力クロックＳ１を遮断してＨレベルの信号を出力す
る。
【００２３】ＡＮＤ回路１５はインバータ１４を介して
制御信号ＲＥを受け、インバータ１４の出力信号がＨレ
ベル、すなわち、制御信号ＲＥがＬレベルのとき出力ク
ロックＳ１をチャージポンプ回路２０に出力する。ま
た、ＡＮＤ回路１５はインバータ１４の出力信号がＬレ
ベル、すなわち、制御信号ＲＥがＨレベルのときには出
力クロックＳ１を遮断し、出力をＬレベルに固定する。
制御信号ＲＥを受け、インバータ１４の出力信号がＨレ
ベル、すなわち、制御信号ＲＥがＬレベルのとき出力ク
ロックＳ１をチャージポンプ回路２０に出力する。ま
た、ＡＮＤ回路１５はインバータ１４の出力信号がＬレ
ベル、すなわち、制御信号ＲＥがＨレベルのときには出
力クロックＳ１を遮断し、出力をＬレベルに固定する。
【００２４】チャージポンプ回路２０は、抵抗２１、ｎ
ＭＯＳトランジスタ２２，２４，２７，２８及びｐＭＯ
Ｓトランジスタ２３，２５，２６を備える。ｎＭＯＳト
ランジスタ２２は抵抗２１を介して電源に接続されたド
レインと、接地されたソースと、ドレインに接続された
ゲートとを備える。本形態において、抵抗２１とｎＭＯ
Ｓトランジスタ２２とによって定電流源が構成され、抵
抗２１の抵抗値とｎＭＯＳトランジスタ２２のオン抵抗
値による抵抗分圧によってｎＭＯＳトランジスタ２２の
ゲート電圧が設定され、そのゲート電圧によってｎＭＯ
Ｓトランジスタ２２は一定電流を流す。
ＭＯＳトランジスタ２２，２４，２７，２８及びｐＭＯ
Ｓトランジスタ２３，２５，２６を備える。ｎＭＯＳト
ランジスタ２２は抵抗２１を介して電源に接続されたド
レインと、接地されたソースと、ドレインに接続された
ゲートとを備える。本形態において、抵抗２１とｎＭＯ
Ｓトランジスタ２２とによって定電流源が構成され、抵
抗２１の抵抗値とｎＭＯＳトランジスタ２２のオン抵抗
値による抵抗分圧によってｎＭＯＳトランジスタ２２の
ゲート電圧が設定され、そのゲート電圧によってｎＭＯ
Ｓトランジスタ２２は一定電流を流す。
【００２５】ｎＭＯＳトランジスタ２４は接地されたソ
ースと、ｐＭＯＳトランジスタ２３に接続されたドレイ
ンと、ｎＭＯＳトランジスタ２２のゲート（ドレイン）
に接続されたゲートとを備える。ｎＭＯＳトランジスタ
２４はｎＭＯＳトランジスタ２２と共に抵抗２１及びｐ
ＭＯＳトランジスタ２３に対してカレントミラー回路を
構成している。従って、ｎＭＯＳトランジスタ２４には
ｎＭＯＳトランジスタ２２に流れる一定電流と等しい大
きさの電流が流れる。
ースと、ｐＭＯＳトランジスタ２３に接続されたドレイ
ンと、ｎＭＯＳトランジスタ２２のゲート（ドレイン）
に接続されたゲートとを備える。ｎＭＯＳトランジスタ
２４はｎＭＯＳトランジスタ２２と共に抵抗２１及びｐ
ＭＯＳトランジスタ２３に対してカレントミラー回路を
構成している。従って、ｎＭＯＳトランジスタ２４には
ｎＭＯＳトランジスタ２２に流れる一定電流と等しい大
きさの電流が流れる。
【００２６】ｐＭＯＳトランジスタ２３は電源に接続さ
れたソースと、ｎＭＯＳトランジスタ２４に接続された
ドレインと、そのドレインに接続されたゲートとを備え
る。ｐＭＯＳトランジスタ２３にはｎＭＯＳトランジス
タ２４に流れる電流と等しい電流が流れ、この電流に基
づいてｐＭＯＳトランジスタ２３のゲート電圧が設定さ
れる。
れたソースと、ｎＭＯＳトランジスタ２４に接続された
ドレインと、そのドレインに接続されたゲートとを備え
る。ｐＭＯＳトランジスタ２３にはｎＭＯＳトランジス
タ２４に流れる電流と等しい電流が流れ、この電流に基
づいてｐＭＯＳトランジスタ２３のゲート電圧が設定さ
れる。
【００２７】ｐＭＯＳトランジスタ２５，２６及びｎＭ
ＯＳトランジスタ２７，２８は電源及び接地間に直列に
接続されている。ｐＭＯＳトランジスタ２５は電源に接
続されたソースと、ｐＭＯＳトランジスタ２６に接続さ
れたドレインと、前記ＯＲ回路１３の出力端子に接続さ
れたゲートとを備える。ｎＭＯＳトランジスタ２８は接
地されたソースと、ｎＭＯＳトランジスタ２７に接続さ
れたドレインと、前記ＡＮＤ回路１５の出力端子に接続
されたゲートとを備える。従って、制御信号ＲＥがＨレ
ベルのとき、すなわち、バーストクロックの期間でない
ときにはクロックＳ１のレベルに関係なくｐＭＯＳトラ
ンジスタ２５及びｎＭＯＳトランジスタ２８はオフす
る。また、制御信号ＲＥがＬレベルのとき、すなわち、
バーストクロックの期間であるときにはクロックＳ１の
レベルに基づいてｐＭＯＳトランジスタ２５及びｎＭＯ
Ｓトランジスタ２８がオン／オフする。
ＯＳトランジスタ２７，２８は電源及び接地間に直列に
接続されている。ｐＭＯＳトランジスタ２５は電源に接
続されたソースと、ｐＭＯＳトランジスタ２６に接続さ
れたドレインと、前記ＯＲ回路１３の出力端子に接続さ
れたゲートとを備える。ｎＭＯＳトランジスタ２８は接
地されたソースと、ｎＭＯＳトランジスタ２７に接続さ
れたドレインと、前記ＡＮＤ回路１５の出力端子に接続
されたゲートとを備える。従って、制御信号ＲＥがＨレ
ベルのとき、すなわち、バーストクロックの期間でない
ときにはクロックＳ１のレベルに関係なくｐＭＯＳトラ
ンジスタ２５及びｎＭＯＳトランジスタ２８はオフす
る。また、制御信号ＲＥがＬレベルのとき、すなわち、
バーストクロックの期間であるときにはクロックＳ１の
レベルに基づいてｐＭＯＳトランジスタ２５及びｎＭＯ
Ｓトランジスタ２８がオン／オフする。
【００２８】ｐＭＯＳトランジスタ２６は、ｐＭＯＳト
ランジスタ２５に接続されたソースと、ＬＰＦ３０に接
続されたドレインと、前記ｐＭＯＳトランジスタ２３の
ゲートに接続されたゲートとを備える。ｐＭＯＳトラン
ジスタ２６はｐＭＯＳトランジスタ２５がオンしている
ときにのみ、前記ｎＭＯＳトランジスタ２２に流れる一
定電流と等しい大きさの電流Ｉｐ１をＬＰＦ３０に供給
する。ｎＭＯＳトランジスタ２７はｎＭＯＳトランジス
タ２８に接続されたソースと、ＬＰＦ３０に接続された
ドレインと、前記ｎＭＯＳトランジスタ２２のゲートに
接続されたゲートとを備える。ｎＭＯＳトランジスタ２
７はｎＭＯＳトランジスタ２８がオンしているときにの
み、前記ｎＭＯＳトランジスタ２２に流れる一定電流と
等しい大きさの電流Ｉｎ１をＬＰＦ３０から取り出す。
ｐＭＯＳトランジスタ２６及びｎＭＯＳトランジスタ２
７としてはチャネル長変調が発生しないようにチャネル
長の大きいものが使用されており、図２に示すように電
流Ｉｐ１，Ｉｎ１は接地電位ＶSSから電源電位ＶDDまで
の範囲に渡ってほぼ等しく保たれる。
ランジスタ２５に接続されたソースと、ＬＰＦ３０に接
続されたドレインと、前記ｐＭＯＳトランジスタ２３の
ゲートに接続されたゲートとを備える。ｐＭＯＳトラン
ジスタ２６はｐＭＯＳトランジスタ２５がオンしている
ときにのみ、前記ｎＭＯＳトランジスタ２２に流れる一
定電流と等しい大きさの電流Ｉｐ１をＬＰＦ３０に供給
する。ｎＭＯＳトランジスタ２７はｎＭＯＳトランジス
タ２８に接続されたソースと、ＬＰＦ３０に接続された
ドレインと、前記ｎＭＯＳトランジスタ２２のゲートに
接続されたゲートとを備える。ｎＭＯＳトランジスタ２
７はｎＭＯＳトランジスタ２８がオンしているときにの
み、前記ｎＭＯＳトランジスタ２２に流れる一定電流と
等しい大きさの電流Ｉｎ１をＬＰＦ３０から取り出す。
ｐＭＯＳトランジスタ２６及びｎＭＯＳトランジスタ２
７としてはチャネル長変調が発生しないようにチャネル
長の大きいものが使用されており、図２に示すように電
流Ｉｐ１，Ｉｎ１は接地電位ＶSSから電源電位ＶDDまで
の範囲に渡ってほぼ等しく保たれる。
【００２９】ＬＰＦ３０は抵抗３１及びコンデンサ３
２，３３からなる。ＬＰＦ３０のコンデンサ３２，３３
は電流Ｉｐ，Ｉｎによって充放電され、制御電圧Ｖｔを
ＶＣＯ１０７に出力する。コンデンサ３２，３３には容
量の大きいものが使用されており、コンデンサ５２，５
３からのリーク電流に基づく制御電圧Ｖｔの変動を小さ
くするようにしている。
２，３３からなる。ＬＰＦ３０のコンデンサ３２，３３
は電流Ｉｐ，Ｉｎによって充放電され、制御電圧Ｖｔを
ＶＣＯ１０７に出力する。コンデンサ３２，３３には容
量の大きいものが使用されており、コンデンサ５２，５
３からのリーク電流に基づく制御電圧Ｖｔの変動を小さ
くするようにしている。
【００３０】ＶＣＯ１０７は制御電圧Ｖｔの値に応じた
周波数の発振クロックＦｖを出力する。ＮＴＳＣ方式の
カラーテレビジョンの場合、発振クロックＦｖの周波数
はバーストクロックＲｃの周波数の４倍の１４．３１８
１８ＭＨｚとなる。
周波数の発振クロックＦｖを出力する。ＮＴＳＣ方式の
カラーテレビジョンの場合、発振クロックＦｖの周波数
はバーストクロックＲｃの周波数の４倍の１４．３１８
１８ＭＨｚとなる。
【００３１】１／４分周器１０８は発振クロックＦｖの
周波数を４分の１に分周したクロックＰｃをＥＸＯＲ回
路１０１に出力する。Ａ／Ｄ変換器１０９は発振クロッ
クＦｖをサンプリングクロックとしてコンポジットビデ
オ信号ＣＶをサンプリングしてアナログ−デジタル変換
を行い、デジタル信号Ｓ２を出力する。
周波数を４分の１に分周したクロックＰｃをＥＸＯＲ回
路１０１に出力する。Ａ／Ｄ変換器１０９は発振クロッ
クＦｖをサンプリングクロックとしてコンポジットビデ
オ信号ＣＶをサンプリングしてアナログ−デジタル変換
を行い、デジタル信号Ｓ２を出力する。
【００３２】さて、上記のように構成されたＰＬＬ回路
１０において、ＶＣＯ１０７は温度変化等によって発振
クロックＦｖの周波数が変動する。ＶＣＯ１０７から一
定周波数の発振クロックＦｖを出力するためには、制御
電圧Ｖｔの電圧を温度変化等の影響を打ち消すように変
化させなければならない。
１０において、ＶＣＯ１０７は温度変化等によって発振
クロックＦｖの周波数が変動する。ＶＣＯ１０７から一
定周波数の発振クロックＦｖを出力するためには、制御
電圧Ｖｔの電圧を温度変化等の影響を打ち消すように変
化させなければならない。
【００３３】チャージポンプ回路２０は定電流方式であ
って、等しい大きさの電流Ｉｐ１，Ｉｎ１によってＬＰ
Ｆ３０の充放電を制御する。定電流方式のチャージポン
プ回路２０によってＬＰＦ３０が充放電されるとき、Ｌ
ＰＦ３０から出力される制御電圧Ｖｔは、チャージポン
プ回路２０を動作させるクロックＳ１のデューティ比が
５０％のときに一定値を維持する。そして、クロックＳ
１のデューティ比が５０％を超えると制御電圧Ｖｔが上
昇し、デューティ比が５０％未満になると制御電圧Ｖｔ
が低下するようになる。従って、制御電圧Ｖｔを別の値
に変化させたとしても、ＥＸＯＲ回路１０１の出力クロ
ックＳ１のデューティ比を変化させなくて済み、デュー
ティ比を５０％に保持することができる。すなわち、図
３（ｂ）に示すように、制御電圧Ｖｔが電源電位の１／
２のとき、クロックＳ１はデューティ比５０％の理想的
な状態になる。そして、図３（ａ），（ｃ）に示すよう
に、制御電圧Ｖｔが電源電位の１／２よりも大きいとき
あるいは小さいときにもクロックＳ１のデューティ比は
５０％となる。従って、クロックＰｃの位相はバースト
クロックＲｃの位相よりも９０°進んだものとなり、発
振クロックＦｖの位相を所望の位相に保持することがで
きる。
って、等しい大きさの電流Ｉｐ１，Ｉｎ１によってＬＰ
Ｆ３０の充放電を制御する。定電流方式のチャージポン
プ回路２０によってＬＰＦ３０が充放電されるとき、Ｌ
ＰＦ３０から出力される制御電圧Ｖｔは、チャージポン
プ回路２０を動作させるクロックＳ１のデューティ比が
５０％のときに一定値を維持する。そして、クロックＳ
１のデューティ比が５０％を超えると制御電圧Ｖｔが上
昇し、デューティ比が５０％未満になると制御電圧Ｖｔ
が低下するようになる。従って、制御電圧Ｖｔを別の値
に変化させたとしても、ＥＸＯＲ回路１０１の出力クロ
ックＳ１のデューティ比を変化させなくて済み、デュー
ティ比を５０％に保持することができる。すなわち、図
３（ｂ）に示すように、制御電圧Ｖｔが電源電位の１／
２のとき、クロックＳ１はデューティ比５０％の理想的
な状態になる。そして、図３（ａ），（ｃ）に示すよう
に、制御電圧Ｖｔが電源電位の１／２よりも大きいとき
あるいは小さいときにもクロックＳ１のデューティ比は
５０％となる。従って、クロックＰｃの位相はバースト
クロックＲｃの位相よりも９０°進んだものとなり、発
振クロックＦｖの位相を所望の位相に保持することがで
きる。
【００３４】（第２実施形態）次に、本発明を具体化し
た第２実施形態を図４に従って説明する。尚、本実施形
態において、図１に示したＰＬＬ回路と同じ構成部材に
ついては符号を等しくしてその説明を一部省略する。
た第２実施形態を図４に従って説明する。尚、本実施形
態において、図１に示したＰＬＬ回路と同じ構成部材に
ついては符号を等しくしてその説明を一部省略する。
【００３５】図４はＣＭＯＳ構成としたアナログ方式の
ＰＬＬ回路４０を示し、このＰＬＬ回路４０は、チャー
ジポンプ回路４１の構成のみが前記チャージポンプ回路
２０の構成と異なっている。
ＰＬＬ回路４０を示し、このＰＬＬ回路４０は、チャー
ジポンプ回路４１の構成のみが前記チャージポンプ回路
２０の構成と異なっている。
【００３６】すなわち、チャージポンプ回路４１は定電
流方式であって、ｐＭＯＳトランジスタ２５，２６，４
２，４４、ｎＭＯＳトランジスタ２７，２８，４５及び
抵抗４３を備える。ｐＭＯＳトランジスタ４２は電源に
接続されたソースと、抵抗４３を介して接地されたドレ
インと、ドレインに接続されたゲートとを備える。ｐＭ
ＯＳトランジスタ４２のオン抵抗値と抵抗４３の抵抗値
とによる抵抗分圧によってｐＭＯＳトランジスタ４２の
ゲート電圧が設定され、そのゲート電圧によってｐＭＯ
Ｓトランジスタ４２は一定電流を流す。
流方式であって、ｐＭＯＳトランジスタ２５，２６，４
２，４４、ｎＭＯＳトランジスタ２７，２８，４５及び
抵抗４３を備える。ｐＭＯＳトランジスタ４２は電源に
接続されたソースと、抵抗４３を介して接地されたドレ
インと、ドレインに接続されたゲートとを備える。ｐＭ
ＯＳトランジスタ４２のオン抵抗値と抵抗４３の抵抗値
とによる抵抗分圧によってｐＭＯＳトランジスタ４２の
ゲート電圧が設定され、そのゲート電圧によってｐＭＯ
Ｓトランジスタ４２は一定電流を流す。
【００３７】ｐＭＯＳトランジスタ４４は電源に接続さ
れたソースと、ｎＭＯＳトランジスタ４５に接続された
ドレインと、ｐＭＯＳトランジスタ４２のゲートに接続
されたゲートとを備える。ｐＭＯＳトランジスタ４４は
ｐＭＯＳトランジスタ４２と共にカレントミラー回路を
構成している。従って、ｐＭＯＳトランジスタ４４には
ｐＭＯＳトランジスタ４２に流れる一定電流と等しい大
きさの電流が流れる。
れたソースと、ｎＭＯＳトランジスタ４５に接続された
ドレインと、ｐＭＯＳトランジスタ４２のゲートに接続
されたゲートとを備える。ｐＭＯＳトランジスタ４４は
ｐＭＯＳトランジスタ４２と共にカレントミラー回路を
構成している。従って、ｐＭＯＳトランジスタ４４には
ｐＭＯＳトランジスタ４２に流れる一定電流と等しい大
きさの電流が流れる。
【００３８】ｎＭＯＳトランジスタ４５は接地されたソ
ースと、ｐＭＯＳトランジスタ４４に接続されたドレイ
ンと、そのドレインに接続されたゲートとを備える。ｎ
ＭＯＳトランジスタ４５にはｐＭＯＳトランジスタ４４
に流れる電流と等しい電流が流れ、この電流に基づいて
ｎＭＯＳトランジスタ４５のゲート電圧が設定される。
ースと、ｐＭＯＳトランジスタ４４に接続されたドレイ
ンと、そのドレインに接続されたゲートとを備える。ｎ
ＭＯＳトランジスタ４５にはｐＭＯＳトランジスタ４４
に流れる電流と等しい電流が流れ、この電流に基づいて
ｎＭＯＳトランジスタ４５のゲート電圧が設定される。
【００３９】ｐＭＯＳトランジスタ２５，２６及びｎＭ
ＯＳトランジスタ２７，２８は、電源及び接地間に直列
に接続されている。このｐＭＯＳトランジスタ２５，２
６及びｎＭＯＳトランジスタ２７，２８自体は、図１と
同一である。そして、ｐＭＯＳトランジスタ４４のゲー
トがｐＭＯＳトランジスタ２６のゲートに接続され、ｎ
ＭＯＳトランジスタ４５のゲートがｎＭＯＳトランジス
タ２７のゲートに接続されてチャージポンプ回路４１が
構成されている。
ＯＳトランジスタ２７，２８は、電源及び接地間に直列
に接続されている。このｐＭＯＳトランジスタ２５，２
６及びｎＭＯＳトランジスタ２７，２８自体は、図１と
同一である。そして、ｐＭＯＳトランジスタ４４のゲー
トがｐＭＯＳトランジスタ２６のゲートに接続され、ｎ
ＭＯＳトランジスタ４５のゲートがｎＭＯＳトランジス
タ２７のゲートに接続されてチャージポンプ回路４１が
構成されている。
【００４０】以上の構成により、本形態のＰＬＬ回路４
０においても、第１の形態と同様の作用及び効果があ
る。 （第３実施形態）次に、本発明を具体化した第３実施形
態を図５，図６に従って説明する。尚、本実施形態にお
いて、図１に示したＰＬＬ回路と同じ構成部材について
は符号を等しくしてその説明を一部省略する。
０においても、第１の形態と同様の作用及び効果があ
る。 （第３実施形態）次に、本発明を具体化した第３実施形
態を図５，図６に従って説明する。尚、本実施形態にお
いて、図１に示したＰＬＬ回路と同じ構成部材について
は符号を等しくしてその説明を一部省略する。
【００４１】図５はＣＭＯＳ構成としたアナログ方式の
ＰＬＬ回路５０を示す。ＰＬＬ回路５０は、ＥＸＯＲ回
路１０１、トライステートバッファ１２、第１及び第２
のチャージポンプ回路５１，５２、ＬＰＦ３０、ロック
検出器６２、第１及び第２のセレクタ６４，６５、ＶＣ
Ｏ１０７及び１／４分周器１０８を備える。
ＰＬＬ回路５０を示す。ＰＬＬ回路５０は、ＥＸＯＲ回
路１０１、トライステートバッファ１２、第１及び第２
のチャージポンプ回路５１，５２、ＬＰＦ３０、ロック
検出器６２、第１及び第２のセレクタ６４，６５、ＶＣ
Ｏ１０７及び１／４分周器１０８を備える。
【００４２】ロック検出器６２はバーストクロックＲｃ
と１／４分周器１０７から出力されるクロックＰｃとに
基づいて、クロックＰｃの位相がバーストクロックＲｃ
の位相に対してほぼ９０°位相差にロックしているか否
か、すなわち、発振クロックＦｖがバーストクロックＲ
ｃに同期しているか否かを検出する。
と１／４分周器１０７から出力されるクロックＰｃとに
基づいて、クロックＰｃの位相がバーストクロックＲｃ
の位相に対してほぼ９０°位相差にロックしているか否
か、すなわち、発振クロックＦｖがバーストクロックＲ
ｃに同期しているか否かを検出する。
【００４３】選択回路６３はロック検出器６２の検出結
果に基づいて第１及び第２のチャージポンプ回路５１，
５２のいずれか一方を選択するものである。選択回路６
３は前記ＯＲ回路１３の出力端子に接続された第１のセ
レクタ６４と、前記ＡＮＤ回路１５の出力端子に接続さ
れた第２のセレクタ６５とを備える。ロック検出器６２
によってクロックＰｃがロック状態にないと判定される
と、第１及び第２のセレクタ６４，６５は第２のチャー
ジポンプ回路５２を選択してＯＲ回路１３の出力クロッ
ク及びＡＮＤ回路１５の出力クロックを供給する。ま
た、ロック検出器６２によってクロックＰｃがロック状
態であると判定されると、第１及び第２のセレクタ６
４，６５は第１のチャージポンプ回路５１を選択してＯ
Ｒ回路１３の出力クロック及びＡＮＤ回路１５の出力ク
ロックを供給する。
果に基づいて第１及び第２のチャージポンプ回路５１，
５２のいずれか一方を選択するものである。選択回路６
３は前記ＯＲ回路１３の出力端子に接続された第１のセ
レクタ６４と、前記ＡＮＤ回路１５の出力端子に接続さ
れた第２のセレクタ６５とを備える。ロック検出器６２
によってクロックＰｃがロック状態にないと判定される
と、第１及び第２のセレクタ６４，６５は第２のチャー
ジポンプ回路５２を選択してＯＲ回路１３の出力クロッ
ク及びＡＮＤ回路１５の出力クロックを供給する。ま
た、ロック検出器６２によってクロックＰｃがロック状
態であると判定されると、第１及び第２のセレクタ６
４，６５は第１のチャージポンプ回路５１を選択してＯ
Ｒ回路１３の出力クロック及びＡＮＤ回路１５の出力ク
ロックを供給する。
【００４４】第１のチャージポンプ回路５１は定電流方
式であって、前記チャージポンプ回路２０と同一の構成
である。チャージポンプ回路５１のｐＭＯＳトランジス
タ２５のゲートは第１のセレクタ６４の一方の端子に接
続されており、ｎＭＯＳトランジスタ２８のゲートは第
２のセレクタ６５の一方の端子に接続されている。
式であって、前記チャージポンプ回路２０と同一の構成
である。チャージポンプ回路５１のｐＭＯＳトランジス
タ２５のゲートは第１のセレクタ６４の一方の端子に接
続されており、ｎＭＯＳトランジスタ２８のゲートは第
２のセレクタ６５の一方の端子に接続されている。
【００４５】第２のチャージポンプ回路５２は第１のチ
ャージポンプ回路５１よりも電流駆動能力の高い定電流
方式のチャージポンプ回路であって、抵抗５３、ｎＭＯ
Ｓトランジスタ５４，５６，５９，６０及びｐＭＯＳト
ランジスタ５５，５７，５８を備える。この抵抗５３、
ｎＭＯＳトランジスタ５４，５６，５９，６０及びｐＭ
ＯＳトランジスタ５５，５７，５８による回路構成その
ものは抵抗２１、ｎＭＯＳトランジスタ２２，２４，２
７，２８及びｐＭＯＳトランジスタ２３，２５，２６か
らなる第１のチャージポンプ回路５１と同一である。
ャージポンプ回路５１よりも電流駆動能力の高い定電流
方式のチャージポンプ回路であって、抵抗５３、ｎＭＯ
Ｓトランジスタ５４，５６，５９，６０及びｐＭＯＳト
ランジスタ５５，５７，５８を備える。この抵抗５３、
ｎＭＯＳトランジスタ５４，５６，５９，６０及びｐＭ
ＯＳトランジスタ５５，５７，５８による回路構成その
ものは抵抗２１、ｎＭＯＳトランジスタ２２，２４，２
７，２８及びｐＭＯＳトランジスタ２３，２５，２６か
らなる第１のチャージポンプ回路５１と同一である。
【００４６】ｐＭＯＳトランジスタ５８としては電流を
流す能力を向上するためにチャネル長の短い多少チャネ
ル長変調を許容したものが使用されており、図６に示す
ように電流Ｉｐ２は制御電圧Ｖｔの増加に伴って減少す
るようになっている。また、ｎＭＯＳトランジスタ５９
としては電流を流す能力を向上するためにチャネル長の
短い多少チャネル長変調を許容したものが使用されてお
り、図６に示すように電流Ｉｎ２は制御電圧Ｖｔの増加
に伴って増加するようになっている。
流す能力を向上するためにチャネル長の短い多少チャネ
ル長変調を許容したものが使用されており、図６に示す
ように電流Ｉｐ２は制御電圧Ｖｔの増加に伴って減少す
るようになっている。また、ｎＭＯＳトランジスタ５９
としては電流を流す能力を向上するためにチャネル長の
短い多少チャネル長変調を許容したものが使用されてお
り、図６に示すように電流Ｉｎ２は制御電圧Ｖｔの増加
に伴って増加するようになっている。
【００４７】次に、上記のように構成されたＰＬＬ回路
５０の作用について説明する。今、あるチャネルのコン
ポジットビデオ信号ＣＶにおけるバーストクロックＲｃ
に対して発振クロックＦｖが所望の位相差を維持して同
期しているとすると、ロック検出器６２によってクロッ
クＰｃがロック状態であると判定される。そのため、第
１及び第２のセレクタ６４，６５によって第１のチャー
ジポンプ回路５１が選択され、ＯＲ回路１３の出力クロ
ックがｐＭＯＳトランジスタ２５に供給され、ＡＮＤ回
路１５の出力クロックがｎＭＯＳトランジスタ２８に供
給される。
５０の作用について説明する。今、あるチャネルのコン
ポジットビデオ信号ＣＶにおけるバーストクロックＲｃ
に対して発振クロックＦｖが所望の位相差を維持して同
期しているとすると、ロック検出器６２によってクロッ
クＰｃがロック状態であると判定される。そのため、第
１及び第２のセレクタ６４，６５によって第１のチャー
ジポンプ回路５１が選択され、ＯＲ回路１３の出力クロ
ックがｐＭＯＳトランジスタ２５に供給され、ＡＮＤ回
路１５の出力クロックがｎＭＯＳトランジスタ２８に供
給される。
【００４８】そして、制御信号ＲＥがＬレベルのとき、
すなわち、バーストクロックの期間であるときにはＥＸ
ＯＲ回路１０１のデューティ比５０％の出力クロックＳ
１に基づいてｐＭＯＳトランジスタ２５及びｎＭＯＳト
ランジスタ２８が交互にオンオフされる。ｐＭＯＳトラ
ンジスタ２５がオンしているとき、ＬＰＦ３０はｐＭＯ
Ｓトランジスタ２６を流れる電流Ｉｐ１によって充電さ
れる。ｎＭＯＳトランジスタ２８がオンしているとき、
ＬＰＦ３０はｎＭＯＳトランジスタ２７を流れる電流Ｉ
ｎ１（＝Ｉｐ１）によって放電される。その結果、ＬＰ
Ｆ３０の制御電圧Ｖｔは所定の値で安定する。
すなわち、バーストクロックの期間であるときにはＥＸ
ＯＲ回路１０１のデューティ比５０％の出力クロックＳ
１に基づいてｐＭＯＳトランジスタ２５及びｎＭＯＳト
ランジスタ２８が交互にオンオフされる。ｐＭＯＳトラ
ンジスタ２５がオンしているとき、ＬＰＦ３０はｐＭＯ
Ｓトランジスタ２６を流れる電流Ｉｐ１によって充電さ
れる。ｎＭＯＳトランジスタ２８がオンしているとき、
ＬＰＦ３０はｎＭＯＳトランジスタ２７を流れる電流Ｉ
ｎ１（＝Ｉｐ１）によって放電される。その結果、ＬＰ
Ｆ３０の制御電圧Ｖｔは所定の値で安定する。
【００４９】次に、受信チャネルの切り換え等によって
ＰＬＬ回路５０へのバーストクロックＲｃの入力が一時
的に停止されると、Ｈレベルの制御信号ＲＥによってｐ
ＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８
は共にオフし、ＬＰＦ３０の充放電が行われなくなる。
このとき、ＬＰＦ３０からのリークによって制御電圧Ｖ
ｔが低下し、発振クロックＦｖの周波数が低下する。そ
れに伴って１／４分周器１０８から出力されるクロック
Ｐｃの周波数も低下する。
ＰＬＬ回路５０へのバーストクロックＲｃの入力が一時
的に停止されると、Ｈレベルの制御信号ＲＥによってｐ
ＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８
は共にオフし、ＬＰＦ３０の充放電が行われなくなる。
このとき、ＬＰＦ３０からのリークによって制御電圧Ｖ
ｔが低下し、発振クロックＦｖの周波数が低下する。そ
れに伴って１／４分周器１０８から出力されるクロック
Ｐｃの周波数も低下する。
【００５０】一定の時間を経過し、再びバーストクロッ
クＲｃが入力されると、ロック検出器６２によってクロ
ックＰｃがアンロック状態であると判定される。そのた
め、第１及び第２のセレクタ６４，６５によって第２の
チャージポンプ回路５２が選択され、ＯＲ回路１３の出
力クロックがｐＭＯＳトランジスタ５７に供給され、Ａ
ＮＤ回路１５の出力クロックがｎＭＯＳトランジスタ６
０に供給される。
クＲｃが入力されると、ロック検出器６２によってクロ
ックＰｃがアンロック状態であると判定される。そのた
め、第１及び第２のセレクタ６４，６５によって第２の
チャージポンプ回路５２が選択され、ＯＲ回路１３の出
力クロックがｐＭＯＳトランジスタ５７に供給され、Ａ
ＮＤ回路１５の出力クロックがｎＭＯＳトランジスタ６
０に供給される。
【００５１】そして、制御信号ＲＥがＬレベルのときに
はＥＸＯＲ回路１０１の出力クロックＳ１に基づいてｐ
ＭＯＳトランジスタ５７及びｎＭＯＳトランジスタ６０
が交互にオンオフされる。ｐＭＯＳトランジスタ５７が
オンしているとき、ＬＰＦ３０はｐＭＯＳトランジスタ
５８を流れる電流Ｉｐ２によって充電される。ｎＭＯＳ
トランジスタ６０がオンしているとき、ＬＰＦ３０はｎ
ＭＯＳトランジスタ５９を流れる電流Ｉｎ２（＝Ｉｐ
２）によって放電される。その結果、ＬＰＦ３０の制御
電圧Ｖｔは所定の値に対して高速で近づくようになる。
はＥＸＯＲ回路１０１の出力クロックＳ１に基づいてｐ
ＭＯＳトランジスタ５７及びｎＭＯＳトランジスタ６０
が交互にオンオフされる。ｐＭＯＳトランジスタ５７が
オンしているとき、ＬＰＦ３０はｐＭＯＳトランジスタ
５８を流れる電流Ｉｐ２によって充電される。ｎＭＯＳ
トランジスタ６０がオンしているとき、ＬＰＦ３０はｎ
ＭＯＳトランジスタ５９を流れる電流Ｉｎ２（＝Ｉｐ
２）によって放電される。その結果、ＬＰＦ３０の制御
電圧Ｖｔは所定の値に対して高速で近づくようになる。
【００５２】制御電圧Ｖｔが所望の値に近づくのに伴っ
て発振クロックＦｖの周波数が目標とする周波数に近づ
く。同時に、１／４分周器１０８から出力されるクロッ
クＰｃの周波数も目標とする周波数に近づく。
て発振クロックＦｖの周波数が目標とする周波数に近づ
く。同時に、１／４分周器１０８から出力されるクロッ
クＰｃの周波数も目標とする周波数に近づく。
【００５３】クロックＰｃの周波数が目標の周波数に近
づき、ロック検出器６２によってクロックＰｃがロック
状態になったと判定されると、第１及び第２のセレクタ
６４，６５によって第２のチャージポンプ回路５２に代
わって第１のチャージポンプ回路５１が選択され、ＯＲ
回路１３の出力クロックがｐＭＯＳトランジスタ２５に
供給され、ＡＮＤ回路１５の出力クロックがｎＭＯＳト
ランジスタ２８に供給される。その結果、制御電圧Ｖｔ
はリンギングを抑制しつつ所定の値に安定する。
づき、ロック検出器６２によってクロックＰｃがロック
状態になったと判定されると、第１及び第２のセレクタ
６４，６５によって第２のチャージポンプ回路５２に代
わって第１のチャージポンプ回路５１が選択され、ＯＲ
回路１３の出力クロックがｐＭＯＳトランジスタ２５に
供給され、ＡＮＤ回路１５の出力クロックがｎＭＯＳト
ランジスタ２８に供給される。その結果、制御電圧Ｖｔ
はリンギングを抑制しつつ所定の値に安定する。
【００５４】このように、本形態のＰＬＬ回路５０は、
第１のチャージポンプ回路５１と、電流駆動能力の高い
第２のチャージポンプ回路５２とを設けるとともに、ク
ロックＰｃの位相がバーストクロックＲｃの位相に対し
てほぼ９０°位相差にロックしているか否かを検出する
ロック検出器６２を設けた。そして、クロックＰｃがア
ンロック状態のときには、第２のチャージポンプ回路５
２を選択して電流Ｉｐ２，Ｉｎ２によってＬＰＦ３０の
充放電を行い、クロックＰｃがロック状態のときには、
第１のチャージポンプ回路５１を選択して電流Ｉｐ１，
Ｉｎ１によってＬＰＦ３０の充放電を行うようにした。
そのため、受信チャネルの切り換え時等において、ＬＰ
Ｆ３０の制御電圧Ｖｔの電圧値を高速で所定の電圧値に
引き込むことができ、バーストクロックＲｃに同期した
発振クロックＦｖを高速で得ることができる。
第１のチャージポンプ回路５１と、電流駆動能力の高い
第２のチャージポンプ回路５２とを設けるとともに、ク
ロックＰｃの位相がバーストクロックＲｃの位相に対し
てほぼ９０°位相差にロックしているか否かを検出する
ロック検出器６２を設けた。そして、クロックＰｃがア
ンロック状態のときには、第２のチャージポンプ回路５
２を選択して電流Ｉｐ２，Ｉｎ２によってＬＰＦ３０の
充放電を行い、クロックＰｃがロック状態のときには、
第１のチャージポンプ回路５１を選択して電流Ｉｐ１，
Ｉｎ１によってＬＰＦ３０の充放電を行うようにした。
そのため、受信チャネルの切り換え時等において、ＬＰ
Ｆ３０の制御電圧Ｖｔの電圧値を高速で所定の電圧値に
引き込むことができ、バーストクロックＲｃに同期した
発振クロックＦｖを高速で得ることができる。
【００５５】（第４実施形態）次に、本発明を具体化し
た第４実施形態を図７，図８に従って説明する。尚、本
実施形態において、図１に示したＰＬＬ回路と同じ構成
部材については符号を等しくしてその説明を一部省略す
る。
た第４実施形態を図７，図８に従って説明する。尚、本
実施形態において、図１に示したＰＬＬ回路と同じ構成
部材については符号を等しくしてその説明を一部省略す
る。
【００５６】図７はＣＭＯＳ構成としたアナログ方式の
ＰＬＬ回路７０を示し、このＰＬＬ回路７０は、前記Ｐ
ＬＬ回路１０の構成に加えて、スイッチ７１とロック検
出器７２とを設けている。
ＰＬＬ回路７０を示し、このＰＬＬ回路７０は、前記Ｐ
ＬＬ回路１０の構成に加えて、スイッチ７１とロック検
出器７２とを設けている。
【００５７】ロック検出器７２はバーストクロックＲｃ
と１／４分周器１０７から出力されるクロックＰｃとに
基づいて、クロックＰｃの位相がバーストクロックＲｃ
の位相に対して９０°位相差に所定時間以上ロックして
いないか否か、すなわち、発振クロックＦｖがバースト
クロックＲｃに所定時間以上同期していないか否かを検
出する。ロック検出器７２は、クロックＰｃが所定時間
以上ロックしていないと判定すると、ワンショットのア
ンロック検出信号Ｓ３を出力する。
と１／４分周器１０７から出力されるクロックＰｃとに
基づいて、クロックＰｃの位相がバーストクロックＲｃ
の位相に対して９０°位相差に所定時間以上ロックして
いないか否か、すなわち、発振クロックＦｖがバースト
クロックＲｃに所定時間以上同期していないか否かを検
出する。ロック検出器７２は、クロックＰｃが所定時間
以上ロックしていないと判定すると、ワンショットのア
ンロック検出信号Ｓ３を出力する。
【００５８】スイッチ７１はＬＰＦ３０と接地との間に
設けられている。ロック検出器７２からアンロック検出
信号Ｓ３が出力されると、スイッチ７１はアンロック検
出信号Ｓ３が出力されている期間だけ導通してＬＰＦ３
０の出力を接地し、制御電圧Ｖｔの値を強制的に接地電
位ＶSSに落としてＰＬＬ回路７０をリセットする。スイ
ッチ７１はアンロック検出信号Ｓ３が入力されなくなる
と、ＬＰＦ３０の出力を接地から切り離す。
設けられている。ロック検出器７２からアンロック検出
信号Ｓ３が出力されると、スイッチ７１はアンロック検
出信号Ｓ３が出力されている期間だけ導通してＬＰＦ３
０の出力を接地し、制御電圧Ｖｔの値を強制的に接地電
位ＶSSに落としてＰＬＬ回路７０をリセットする。スイ
ッチ７１はアンロック検出信号Ｓ３が入力されなくなる
と、ＬＰＦ３０の出力を接地から切り離す。
【００５９】さて、本形態のＰＬＬ回路７０では定電流
方式のチャージポンプ回路２０を用いているが、接地電
位ＶSSから電源電位ＶDDまでの間においてｐＭＯＳトラ
ンジスタ２６の電流特性とｎＭＯＳトランジスタ２７の
電流特性とを厳密には対称とすることができず、図８に
示すように、ｐＭＯＳトランジスタ２６の電流Ｉｐ１が
ｎＭＯＳトランジスタ２７の電流Ｉｎ１よりも若干大き
くなる。
方式のチャージポンプ回路２０を用いているが、接地電
位ＶSSから電源電位ＶDDまでの間においてｐＭＯＳトラ
ンジスタ２６の電流特性とｎＭＯＳトランジスタ２７の
電流特性とを厳密には対称とすることができず、図８に
示すように、ｐＭＯＳトランジスタ２６の電流Ｉｐ１が
ｎＭＯＳトランジスタ２７の電流Ｉｎ１よりも若干大き
くなる。
【００６０】このようなＰＬＬ回路７０では受信チャネ
ルの切り換えのようなステップ応答における入力周波数
変化に対してクロックＰｃがロックしない場合がある。
すなわち、ＬＰＦ３０の制御電圧Ｖｔの電圧は通常Ｉｐ
１＝Ｉｎ１となる電圧値Ｖｐにトラップされてしまい、
制御電圧Ｖｔの電圧値Ｖ１がロック点であったとして
も、ＬＰＦ３０の容量が大きくキャプチャーレンジが狭
いために、制御電圧ＶｔがＶｐからＶ１に変位できな
い。
ルの切り換えのようなステップ応答における入力周波数
変化に対してクロックＰｃがロックしない場合がある。
すなわち、ＬＰＦ３０の制御電圧Ｖｔの電圧は通常Ｉｐ
１＝Ｉｎ１となる電圧値Ｖｐにトラップされてしまい、
制御電圧Ｖｔの電圧値Ｖ１がロック点であったとして
も、ＬＰＦ３０の容量が大きくキャプチャーレンジが狭
いために、制御電圧ＶｔがＶｐからＶ１に変位できな
い。
【００６１】本形態ではステップ応答において、クロッ
クＰｃのアンロック状態が所定時間以上継続すると、ロ
ック検出器７２から出力されるアンロック検出信号Ｓ３
に基づいてその期間だけ導通して制御電圧Ｖｔの値を強
制的に接地電位ＶSSにする。制御電圧Ｖｔの接地電位Ｖ
SSへの低下に伴って発振クロックＦｖの周波数が低下
し、１／４分周器１０８から出力されるクロックＰｃの
周波数が低下する。
クＰｃのアンロック状態が所定時間以上継続すると、ロ
ック検出器７２から出力されるアンロック検出信号Ｓ３
に基づいてその期間だけ導通して制御電圧Ｖｔの値を強
制的に接地電位ＶSSにする。制御電圧Ｖｔの接地電位Ｖ
SSへの低下に伴って発振クロックＦｖの周波数が低下
し、１／４分周器１０８から出力されるクロックＰｃの
周波数が低下する。
【００６２】そして、制御信号ＲＥがＬレベルのときに
は、バーストクロックＲｃとクロックＰｃとに基づくＥ
ＸＯＲ回路１０１の出力クロックＳ１に基づいてｐＭＯ
Ｓトランジスタ２５及びｎＭＯＳトランジスタ２８が交
互にオンオフされ、ＬＰＦ３０は電流Ｉｐ１によって充
電され、電流Ｉｐ２によって放電される。その結果、制
御電圧Ｖｔは接地電位ＶSSから上昇し、電圧Ｖ１にてク
ロックＰｃがロックする。
は、バーストクロックＲｃとクロックＰｃとに基づくＥ
ＸＯＲ回路１０１の出力クロックＳ１に基づいてｐＭＯ
Ｓトランジスタ２５及びｎＭＯＳトランジスタ２８が交
互にオンオフされ、ＬＰＦ３０は電流Ｉｐ１によって充
電され、電流Ｉｐ２によって放電される。その結果、制
御電圧Ｖｔは接地電位ＶSSから上昇し、電圧Ｖ１にてク
ロックＰｃがロックする。
【００６３】このように、本形態では受信チャネルの切
り換えのようなステップ応答において、クロックＰｃの
アンロック状態が所定時間以上継続すると、制御電圧Ｖ
ｔの値を強制的に接地電位ＶSSにした後、バーストクロ
ックＲｃとクロックＰｃとに基づくＥＸＯＲ回路１０１
の出力クロックＳ１に基づいてＬＰＦ３０を充放電させ
て制御電圧Ｖｔの値を接地電位ＶSSから上昇させ、電圧
Ｖ１にてクロックＰｃをロックさせて発振クロックＦｖ
をバーストクロックＲｃに確実に同期させることができ
る。
り換えのようなステップ応答において、クロックＰｃの
アンロック状態が所定時間以上継続すると、制御電圧Ｖ
ｔの値を強制的に接地電位ＶSSにした後、バーストクロ
ックＲｃとクロックＰｃとに基づくＥＸＯＲ回路１０１
の出力クロックＳ１に基づいてＬＰＦ３０を充放電させ
て制御電圧Ｖｔの値を接地電位ＶSSから上昇させ、電圧
Ｖ１にてクロックＰｃをロックさせて発振クロックＦｖ
をバーストクロックＲｃに確実に同期させることができ
る。
【００６４】尚、上記各実施形態に限定されるものでは
なく、以下のように変更して具体化してもよい。その場
合でも同様の作用および効果を得ることができる。第４
実施形態のＰＬＬ回路７０では第１実施形態のＰＬＬ回
路１０に対してスイッチ７１及びロック検出器７２を設
けたが、第２実施形態のＰＬＬ回路４０に対してスイッ
チ７１及びロック検出器７２を設けてもよい。この場
合、ＰＬＬ回路４０のチャージポンプ回路４１では、接
地電位ＶSSから電源電位ＶDDまでの間においてｎＭＯＳ
トランジスタ２７の電流Ｉｎ１がｐＭＯＳトランジスタ
２６の電流Ｉｐ１よりも若干大きくなる。そのため、ス
イッチ７１は電源ＶDDとＬＰＦ３０との間に設け、クロ
ックＰｃのアンロック状態が所定時間以上継続すると、
ワンショットのアンロック検出信号Ｓ３が出力されてい
る期間だけスイッチ７１を導通させて制御電圧Ｖｔを強
制的に電源電位ＶDDにした後、制御電圧Ｖｔを電源電位
ＶDDから下降させ、所定の電圧にてクロックＰｃをロッ
クさせて発振クロックＦｖをバーストクロックＲｃに同
期させればよい。
なく、以下のように変更して具体化してもよい。その場
合でも同様の作用および効果を得ることができる。第４
実施形態のＰＬＬ回路７０では第１実施形態のＰＬＬ回
路１０に対してスイッチ７１及びロック検出器７２を設
けたが、第２実施形態のＰＬＬ回路４０に対してスイッ
チ７１及びロック検出器７２を設けてもよい。この場
合、ＰＬＬ回路４０のチャージポンプ回路４１では、接
地電位ＶSSから電源電位ＶDDまでの間においてｎＭＯＳ
トランジスタ２７の電流Ｉｎ１がｐＭＯＳトランジスタ
２６の電流Ｉｐ１よりも若干大きくなる。そのため、ス
イッチ７１は電源ＶDDとＬＰＦ３０との間に設け、クロ
ックＰｃのアンロック状態が所定時間以上継続すると、
ワンショットのアンロック検出信号Ｓ３が出力されてい
る期間だけスイッチ７１を導通させて制御電圧Ｖｔを強
制的に電源電位ＶDDにした後、制御電圧Ｖｔを電源電位
ＶDDから下降させ、所定の電圧にてクロックＰｃをロッ
クさせて発振クロックＦｖをバーストクロックＲｃに同
期させればよい。
【００６５】また、上記各実施形態では、コンポジット
ビデオ信号ＣＶに含まれるバーストクロックＲｃを基準
クロックとし、バーストクロックＲｃに同期した発振ク
ロックＦｖを出力するカラーテレビジョン受像機におけ
るＰＬＬ回路に具体化したが、これに限定されるもので
はなく、基準クロックとしてバーストクロック以外の任
意のクロックに同期した発振クロックを出力するＰＬＬ
回路に具体化してもよい。
ビデオ信号ＣＶに含まれるバーストクロックＲｃを基準
クロックとし、バーストクロックＲｃに同期した発振ク
ロックＦｖを出力するカラーテレビジョン受像機におけ
るＰＬＬ回路に具体化したが、これに限定されるもので
はなく、基準クロックとしてバーストクロック以外の任
意のクロックに同期した発振クロックを出力するＰＬＬ
回路に具体化してもよい。
【００６６】
【発明の効果】以上詳述したように、請求項１〜５の本
発明によれば、基準クロックと発振クロックとの同期を
確実に保つことができる。
発明によれば、基準クロックと発振クロックとの同期を
確実に保つことができる。
【００６７】請求項３の発明によれば、基準クロックに
同期した発振クロックを高速で得ることができる。請求
項４の発明によれば、ステップ応答において、発振クロ
ックを基準クロックに確実に同期させることができる。
同期した発振クロックを高速で得ることができる。請求
項４の発明によれば、ステップ応答において、発振クロ
ックを基準クロックに確実に同期させることができる。
【図１】第１実施形態のＰＬＬ回路を示す回路図
【図２】チャージポンプ回路の電流特性を示す線図
【図３】作用を示す各波形図
【図４】第２実施形態のＰＬＬ回路を示す回路図
【図５】第３実施形態のＰＬＬ回路を示す回路図
【図６】チャージポンプ回路の電流特性を示す線図
【図７】第４実施形態のＰＬＬ回路を示す回路図
【図８】チャージポンプ回路の電流特性を示す線図
【図９】従来例のＰＬＬ回路を示す回路図
【図１０】作用を示す各波形図
【図１１】従来例の問題点を示す波形図
２０ チャージポンプ回路 ２３，２６ 第２のカレントミラー回路を構成するｐＭ
ＯＳトランジスタ ２４，２７ 第１のカレントミラー回路を構成するｎＭ
ＯＳトランジスタ ２５ 第２のトランジスタとしてのｐＭＯＳトランジス
タ ２８ 第１のトランジスタとしてのｎＭＯＳトランジス
タ ３０ ローパスフィルタ（ＬＰＦ） ５１ 第１のチャージポンプ回路 ５２ 第２のチャージポンプ回路 ６２，７２ ロック検出回路 ６３ 選択回路 ７１ スイッチ １０１ 比較回路としてのＥＸＯＲ回路 １０７ 電圧制御発振器（ＶＣＯ） Ｆｖ 発振クロック Ｒｃ 基準クロックとしてのバーストクロック Ｖｔ 制御電圧
ＯＳトランジスタ ２４，２７ 第１のカレントミラー回路を構成するｎＭ
ＯＳトランジスタ ２５ 第２のトランジスタとしてのｐＭＯＳトランジス
タ ２８ 第１のトランジスタとしてのｎＭＯＳトランジス
タ ３０ ローパスフィルタ（ＬＰＦ） ５１ 第１のチャージポンプ回路 ５２ 第２のチャージポンプ回路 ６２，７２ ロック検出回路 ６３ 選択回路 ７１ スイッチ １０１ 比較回路としてのＥＸＯＲ回路 １０７ 電圧制御発振器（ＶＣＯ） Ｆｖ 発振クロック Ｒｃ 基準クロックとしてのバーストクロック Ｖｔ 制御電圧
Claims (5)
- 【請求項１】 一定周期の基準クロックに対して一定の
位相差を維持する発振クロックを生成するＰＬＬ回路で
あって、 制御電圧に応じた周波数の発振クロックを出力する電圧
制御発振器と、 一定周期の基準クロックに対する前記発振クロックの位
相差を取り出し、その位相差に基づくクロックを出力す
る比較回路と、 前記比較回路から出力されるクロックに応答して接地電
位あるいは電源電位の一方を選択し、接地電位の選択で
出力から接地側へ一定の電流を引き込み、電源電位の選
択で電源側から出力へ一定の電流を供給するチャージポ
ンプ回路と、 前記チャージポンプ回路の出力に接続され、接地電位ま
たは電源電位を前記比較回路から出力されるクロックに
応答して繰り返す前記チャージポンプ回路の出力を平滑
化して前記電圧制御発振器の制御電圧を得るローパスフ
ィルタとを備えたＰＬＬ回路。 - 【請求項２】 前記チャージポンプ回路は、前記比較回
路の出力クロックに基づいて交互にオンオフされる第１
及び第２のトランジスタと、 定電流を供給するための定電流源と、 前記第１のトランジスタに接続され、かつ、前記定電流
源の定電流に基づいて第１のトランジスタのオン時にお
ける駆動電流を流す第１のカレントミラー回路と、 前記第２のトランジスタに接続され、かつ、前記定電流
源の定電流に基づいて第２のトランジスタのオン時にお
ける駆動電流を流す第２のカレントミラー回路と、 前記定電流源の定電流に基づいて前記第１のトランジス
タ又は第２のトランジスタのオン時における駆動電流を
流すための第１及び第２のカレントミラー回路と、第１
及び第２のカレントミラー回路はそれぞれ前記第１のト
ランジスタ及び第２のトランジスタに直列に接続されて
いることとを備える請求項１に記載のＰＬＬ回路。 - 【請求項３】 一定周期の基準クロックに対して一定の
位相差を維持する発振クロックを生成するＰＬＬ回路で
あって、 制御電圧に応じた周波数の発振クロックを出力する電圧
制御発振器と、 一定周期の基準クロックに対する前記発振クロックの位
相差を取り出し、その位相差に基づくクロックを出力す
る比較回路と、 前記比較回路から出力されるクロックに応答して接地電
位あるいは電源電位の一方を選択し、接地電位の選択で
出力から接地側へ一定の電流を引き込み、電源電位の選
択で電源側から出力へ一定の電流を供給する第１のチャ
ージポンプ回路と、 前記比較回路から出力されるクロックに応答して接地電
位あるいは電源電位の一方を選択し、接地電位の選択で
出力から接地側へ一定の電流を引き込み、電源電位の選
択で電源側から出力へ一定の電流を供給すると共に、前
記第１のチャージポンプ回路よりも出力負荷の駆動能力
が高い第２のチャージポンプ回路と、 前記第１及び第２のチャージポンプ回路の出力に接続さ
れ、接地電位または電源電位を前記比較回路から出力さ
れるクロックに応答して繰り返す前記第１及び第２のチ
ャージポンプ回路の出力を平滑化して前記電圧制御発振
器の制御電圧を得るローパスフィルタと、 前記発振クロックが前記基準クロックに対して一定の位
相差を維持しているか否かを検出するロック検出回路
と、 前記ロック検出回路の検出結果に応答し、前記発振クロ
ックが前記基準クロックに対して一定の位相差を維持し
ているときに前記第１のチャージポンプ回路を選択的に
動作させ、前記発振クロックが前記基準クロックに対し
て一定の位相差を維持していないときに前記第２のチャ
ージポンプ回路を選択的に動作させる選択回路とを備え
たＰＬＬ回路。 - 【請求項４】 一定周期の基準クロックに対して一定の
位相差を維持する発振クロックを生成するＰＬＬ回路で
あって、 制御電圧に応じた周波数の発振クロックを出力する電圧
制御発振器と、 一定周期の基準クロックに対する前記発振クロックの位
相差を取り出し、その位相差に基づくクロックを出力す
る比較回路と、 前記比較回路から出力されるクロックに応答して接地電
位あるいは電源電位の一方を選択し、接地電位の選択で
出力から接地側へ一定の電流を引き込み、電源電位の選
択で電源側から出力へ一定の電流を供給するチャージポ
ンプ回路と、 前記チャージポンプ回路の出力に接続され、接地電位ま
たは電源電位を前記比較回路から出力されるクロックに
応答して繰り返す前記チャージポンプ回路の出力を平滑
化して前記電圧制御発振器の制御電圧を得るローパスフ
ィルタと、 前記発振クロックが前記基準クロックに対して一定の位
相差を維持しているか否かを検出するロック検出回路
と、 前記ロック検出回路が所定の期間を超えて前記発振クロ
ックのロックを検出できなかったときに、前記ローパス
フィルタの入力又は出力に接地電位または電源電位を供
給するスイッチとを備えたＰＬＬ回路。 - 【請求項５】 前記基準クロックはコンポジットビデオ
信号におけるバーストクロックである請求項１〜４のい
ずれか一項に記載のＰＬＬ回路。
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|---|---|---|---|
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-01-23 JP JP01066297A patent/JP3263621B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US6429901B1 (en) | 1997-01-23 | 2002-08-06 | Sanyo Electric Co., Ltd. | PLL circuit and phase lock detector |
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