JPH10210100A - 電源システムの電源制御方法及び装置 - Google Patents
電源システムの電源制御方法及び装置Info
- Publication number
- JPH10210100A JPH10210100A JP9340144A JP34014497A JPH10210100A JP H10210100 A JPH10210100 A JP H10210100A JP 9340144 A JP9340144 A JP 9340144A JP 34014497 A JP34014497 A JP 34014497A JP H10210100 A JPH10210100 A JP H10210100A
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- JP
- Japan
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- power supply
- control
- control pulse
- output
- power
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/02—Details
- H04L12/10—Current supply arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Sources (AREA)
- Communication Control (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】分散電源アーキテクチャの通信システムにおけ
る高速挿入／高速スワッピング要件を充足させ、より単
純設計で信頼性が高く、コストダウンを図れるような電
源システムを提供する。 【解決手段】電源レベルが正常状態になると制御パルス
を活性化させる電源モニタと、前記制御パルスが非活性
であれば電源供給を止め、前記制御パルスが活性であれ
ば電源供給する電源制御回路２０と、電源レベルに応じ
て出力イネーブル制御信号を活性化させる出力イネーブ
ル制御論理回路４０と、前記電源制御回路から伝供給を
受け、前記出力イネーブル制御信号に従いリセット出力
を発生するリセット出力論理回路２５と、を備えてな
る。
る高速挿入／高速スワッピング要件を充足させ、より単
純設計で信頼性が高く、コストダウンを図れるような電
源システムを提供する。 【解決手段】電源レベルが正常状態になると制御パルス
を活性化させる電源モニタと、前記制御パルスが非活性
であれば電源供給を止め、前記制御パルスが活性であれ
ば電源供給する電源制御回路２０と、電源レベルに応じ
て出力イネーブル制御信号を活性化させる出力イネーブ
ル制御論理回路４０と、前記電源制御回路から伝供給を
受け、前記出力イネーブル制御信号に従いリセット出力
を発生するリセット出力論理回路２５と、を備えてな
る。
Description
【０００１】
【発明の属する技術分野】本発明は非同期転送モード
（ＡＴＭ）システムなど分散電源アーキテクチャをもつ
通信システム用の電源制御に係る。
（ＡＴＭ）システムなど分散電源アーキテクチャをもつ
通信システム用の電源制御に係る。
【０００２】
【従来の技術】ＡＴＭシステムのような分散電源アーキ
テクチャをもつ通信システムにおいて、電源モジュール
の高速挿入(hot insertion)／高速スワッピング(hot sw
apping)は必須要件である。すなわち、保守(maintenanc
e)、診断(diagnostics)、試験(testing)を行うために、
操作員及び技術者はシステム稼働中に電源モジュールを
挿入または除去することができなければならない。しか
し、このような電源モジュールの高速挿入／高速スワッ
ピング要件においては、ＡＴＭシステムのＲＥＳＥＴ線
について問題が起こる。ＲＥＳＥＴ線は、重複マスタ
（たとえばシステム電源装置ＳＰＵ）をスレーブモジュ
ール（たとえばシステムインタフェース装置ＳＩＵ）に
接続する。
テクチャをもつ通信システムにおいて、電源モジュール
の高速挿入(hot insertion)／高速スワッピング(hot sw
apping)は必須要件である。すなわち、保守(maintenanc
e)、診断(diagnostics)、試験(testing)を行うために、
操作員及び技術者はシステム稼働中に電源モジュールを
挿入または除去することができなければならない。しか
し、このような電源モジュールの高速挿入／高速スワッ
ピング要件においては、ＡＴＭシステムのＲＥＳＥＴ線
について問題が起こる。ＲＥＳＥＴ線は、重複マスタ
（たとえばシステム電源装置ＳＰＵ）をスレーブモジュ
ール（たとえばシステムインタフェース装置ＳＩＵ）に
接続する。
【０００３】そこで、電源モジュールの高速挿入／高速
スワッピング要件を充足させるために、特殊設計した電
源装置を使用したり、特殊電源分離スイッチを追加して
用いたりしている。
スワッピング要件を充足させるために、特殊設計した電
源装置を使用したり、特殊電源分離スイッチを追加して
用いたりしている。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来の手法では、特殊な電源シーケンスが追加リレーを
必要とすることにより、製造費及び試験費が増え、設計
が複雑になり信頼性にも影響する。しかも、特殊電源分
離装置が用いられる場合には追加のスイッチング制御が
要求されることになる。したがって、分散電源アーキテ
クチャの通信システムにおける高速挿入／高速スワッピ
ング要件を充足させ、より単純設計で信頼性が高く、コ
ストダウンを図れるような技術が望まれている。
従来の手法では、特殊な電源シーケンスが追加リレーを
必要とすることにより、製造費及び試験費が増え、設計
が複雑になり信頼性にも影響する。しかも、特殊電源分
離装置が用いられる場合には追加のスイッチング制御が
要求されることになる。したがって、分散電源アーキテ
クチャの通信システムにおける高速挿入／高速スワッピ
ング要件を充足させ、より単純設計で信頼性が高く、コ
ストダウンを図れるような技術が望まれている。
【０００５】
【課題を解決するための手段】上記目的のために本発明
によれば、分散電源アーキテクチャの電源システムによ
る電源制御方法として、パワーアップシーケンスで、電
源レベルに応じ出力イネーブル制御信号を活性化させる
とともに電源レベルが正常状態になるまで待って制御パ
ルスを活性化させ、前記出力イネーブル制御信号に従い
リセット出力論理手段の出力制御を行うとともに前記制
御パルスにより前記リセット出力論理手段の電源供給を
制御するようにしたことを特徴とする電源制御方法を提
供する。
によれば、分散電源アーキテクチャの電源システムによ
る電源制御方法として、パワーアップシーケンスで、電
源レベルに応じ出力イネーブル制御信号を活性化させる
とともに電源レベルが正常状態になるまで待って制御パ
ルスを活性化させ、前記出力イネーブル制御信号に従い
リセット出力論理手段の出力制御を行うとともに前記制
御パルスにより前記リセット出力論理手段の電源供給を
制御するようにしたことを特徴とする電源制御方法を提
供する。
【０００６】制御パルスの非活性時にリセット出力論理
手段の電源供給を止めて出力ハイインピーダンスの状態
とする。制御パルスは、電源レベルが正常状態になるま
での１秒間待って活性化させるようにすることができ
る。
手段の電源供給を止めて出力ハイインピーダンスの状態
とする。制御パルスは、電源レベルが正常状態になるま
での１秒間待って活性化させるようにすることができ
る。
【０００７】パワーダウンシーケンスでは、電源レベル
に応じ出力イネーブル制御信号を非活性化させるととも
に電源レベルが正常状態を外れると制御パルスを非活性
化させ、前記出力イネーブル制御信号に従いリセット出
力論理手段の出力制御を行うとともに前記制御パルスに
より前記リセット出力論理手段の電源供給を制御するも
のとする。その制御パルスの非活性化でリセット出力論
理手段の電源供給を止めて出力ハイインピーダンスの状
態とする。
に応じ出力イネーブル制御信号を非活性化させるととも
に電源レベルが正常状態を外れると制御パルスを非活性
化させ、前記出力イネーブル制御信号に従いリセット出
力論理手段の出力制御を行うとともに前記制御パルスに
より前記リセット出力論理手段の電源供給を制御するも
のとする。その制御パルスの非活性化でリセット出力論
理手段の電源供給を止めて出力ハイインピーダンスの状
態とする。
【０００８】また本発明によれば、分散電源アーキテク
チャの電源システムにおける電源制御装置として、電源
レベルが正常状態になると制御パルスを活性化させる電
源モニタと、前記制御パルスが非活性であれば電源供給
を止め、前記制御パルスが活性であれば電源供給する電
源制御回路と、電源レベルに応じて出力イネーブル制御
信号を活性化させる出力イネーブル制御論理回路と、前
記電源制御回路から伝供給を受け、前記出力イネーブル
制御信号に従いリセット出力を発生するリセット出力論
理回路と、を備えてなることを特徴とする電源制御装置
を提供する。
チャの電源システムにおける電源制御装置として、電源
レベルが正常状態になると制御パルスを活性化させる電
源モニタと、前記制御パルスが非活性であれば電源供給
を止め、前記制御パルスが活性であれば電源供給する電
源制御回路と、電源レベルに応じて出力イネーブル制御
信号を活性化させる出力イネーブル制御論理回路と、前
記電源制御回路から伝供給を受け、前記出力イネーブル
制御信号に従いリセット出力を発生するリセット出力論
理回路と、を備えてなることを特徴とする電源制御装置
を提供する。
【０００９】パワーアップシーケンスの間に非活性の制
御パルスに応じて電源制御回路による電源供給が止めら
れてリセット出力論理回路が出力ハイインピーダンスと
なる。制御パルスは、電源安定までの１秒間非活性とさ
れるものとすることができる。
御パルスに応じて電源制御回路による電源供給が止めら
れてリセット出力論理回路が出力ハイインピーダンスと
なる。制御パルスは、電源安定までの１秒間非活性とさ
れるものとすることができる。
【００１０】パワーダウンシーケンスでは、電源レベル
が正常状態を外れると制御パルスが非活性となり、これ
に応じて電源制御回路による電源供給が止められてリセ
ット出力論理回路が出力ハイインピーダンスとなるもの
とする。
が正常状態を外れると制御パルスが非活性となり、これ
に応じて電源制御回路による電源供給が止められてリセ
ット出力論理回路が出力ハイインピーダンスとなるもの
とする。
【００１１】本発明では電源モニタに応じた遅延電源制
御回路が採用されている。割り込み回路を確認すること
により、電源制御回路及び電源モニタは電源制御に使用
可能である。上記のように制御された電圧はＲＥＳＥＴ
線をＡＴＭシステムの残部に出力するデバイスへ動力を
供給する。このような構成によって、ＳＰＵ前方ボード
あるいはＳＰＵ後方ボード（電源装置）の挿入／除去時
にＲＥＳＥＴ線上には攪乱が生じない。マイクロプロセ
ッサチップの機能の一部として電源モニタは提供可能で
ある。この場合、小さな電源制御装置を追加するだけで
すむ。
御回路が採用されている。割り込み回路を確認すること
により、電源制御回路及び電源モニタは電源制御に使用
可能である。上記のように制御された電圧はＲＥＳＥＴ
線をＡＴＭシステムの残部に出力するデバイスへ動力を
供給する。このような構成によって、ＳＰＵ前方ボード
あるいはＳＰＵ後方ボード（電源装置）の挿入／除去時
にＲＥＳＥＴ線上には攪乱が生じない。マイクロプロセ
ッサチップの機能の一部として電源モニタは提供可能で
ある。この場合、小さな電源制御装置を追加するだけで
すむ。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態につき説明する。
の実施形態につき説明する。
【００１３】本例は、電源モジュールの高速挿入／高速
スワッピング動作を許容するためにＡＴＭシステムに備
えられ、電源モニタに従う遅延制御回路を含んだ電源制
御装置である。図１及び図２に、その回路構成を示すブ
ロック図と概略回路図を示してある。この電源制御装置
１０は、電源制御回路２０、リセット出力論理回路２
５、マイクロプロセッサ電源モニタ３０、出力イネーブ
ル制御論理回路４０を備えている。
スワッピング動作を許容するためにＡＴＭシステムに備
えられ、電源モニタに従う遅延制御回路を含んだ電源制
御装置である。図１及び図２に、その回路構成を示すブ
ロック図と概略回路図を示してある。この電源制御装置
１０は、電源制御回路２０、リセット出力論理回路２
５、マイクロプロセッサ電源モニタ３０、出力イネーブ
ル制御論理回路４０を備えている。
【００１４】この電源制御装置１０は、電源制御回路２
０を制御するために電源モニタ３０のボードリセット
（ＢＤ＿ＲＥＳＥＴ＊）信号を制御パルスとして使用す
る。図３のタイミング図に示すように、パワーアップシ
ーケンスの間に制御パルス（ボードリセット）が非活性
であると、電源制御回路２０によりリセット出力論理回
路２５に対する電源供給が制御されてリセット（ＲＥＳ
ＥＴ）出力がハイインピーダンスの状態になる。制御パ
ルスは、＋５Ｖ電源が正常レベルへ達した後に活性とな
る。出力イネーブル制御論理回路４０からの出力イネー
ブル制御（OutputEnable Control）信号は、＋５Ｖ電源
が一定レベルへ達し制御パルスが活性になる前に活性と
なる。したがってリセット出力論理回路２５は、ハイイ
ンピーダンスの出力ディスエーブルにある状態から、＋
５Ｖ電源が正常レベルへ達して制御パルスが活性遷移す
るとＲＥＳＥＴ出力発生可能となる。
０を制御するために電源モニタ３０のボードリセット
（ＢＤ＿ＲＥＳＥＴ＊）信号を制御パルスとして使用す
る。図３のタイミング図に示すように、パワーアップシ
ーケンスの間に制御パルス（ボードリセット）が非活性
であると、電源制御回路２０によりリセット出力論理回
路２５に対する電源供給が制御されてリセット（ＲＥＳ
ＥＴ）出力がハイインピーダンスの状態になる。制御パ
ルスは、＋５Ｖ電源が正常レベルへ達した後に活性とな
る。出力イネーブル制御論理回路４０からの出力イネー
ブル制御（OutputEnable Control）信号は、＋５Ｖ電源
が一定レベルへ達し制御パルスが活性になる前に活性と
なる。したがってリセット出力論理回路２５は、ハイイ
ンピーダンスの出力ディスエーブルにある状態から、＋
５Ｖ電源が正常レベルへ達して制御パルスが活性遷移す
るとＲＥＳＥＴ出力発生可能となる。
【００１５】そして、＋５Ｖ電源が正常レベルから落ち
るパワーダウンシーケンスの場合には、＋５Ｖ電源が正
常レベルから外れたとたんに制御パルスが非活性とな
り、リセット出力論理回路２５の電源が断たれてＲＥＳ
ＥＴ出力はハイインピーダンスとなる。
るパワーダウンシーケンスの場合には、＋５Ｖ電源が正
常レベルから外れたとたんに制御パルスが非活性とな
り、リセット出力論理回路２５の電源が断たれてＲＥＳ
ＥＴ出力はハイインピーダンスとなる。
【００１６】このように、＋５Ｖ電源が正常範囲でなく
なると制御パルスが非活性化し、リセット出力論理回路
２５の電源が断たれてリセット出力論理回路２５のＲＥ
ＳＥＴ出力がハイインピーダンスにされる。したがっ
て、出力イネーブル制御信号が許容を示したとしてもハ
イインピーダンスが保たれる。この例の回路設計では、
０.２平方インチ以下のボード領域を要し複数の受動要
素をプラスした８ピンデバイスを使用する。このような
構成によって＋５Ｖの公称電圧で１.５アンペア以上の
電流を供給することができる。
なると制御パルスが非活性化し、リセット出力論理回路
２５の電源が断たれてリセット出力論理回路２５のＲＥ
ＳＥＴ出力がハイインピーダンスにされる。したがっ
て、出力イネーブル制御信号が許容を示したとしてもハ
イインピーダンスが保たれる。この例の回路設計では、
０.２平方インチ以下のボード領域を要し複数の受動要
素をプラスした８ピンデバイスを使用する。このような
構成によって＋５Ｖの公称電圧で１.５アンペア以上の
電流を供給することができる。
【００１７】図３を参照して、パワーアップ及びパワー
ダウンシーケンスの電源制御装置１０の動作タイミング
を詳しく説明する。
ダウンシーケンスの電源制御装置１０の動作タイミング
を詳しく説明する。
【００１８】Ａ時点でＶＣＣの提供が開始されると電源
モニタ３０は、時点Ｃまでのたとえば約１秒間、７ピン
の制御パルスであるＢＤ＿ＲＥＳＥＴ＊信号を非活性
（論理ロウ）させる。これにより、電源制御回路２０の
出力ピン１，８がディスエーブルとなってリセット出力
論理回路２５の電源供給が止められる。
モニタ３０は、時点Ｃまでのたとえば約１秒間、７ピン
の制御パルスであるＢＤ＿ＲＥＳＥＴ＊信号を非活性
（論理ロウ）させる。これにより、電源制御回路２０の
出力ピン１，８がディスエーブルとなってリセット出力
論理回路２５の電源供給が止められる。
【００１９】そのＢＤ＿ＲＥＳＥＴ＊信号は出力イネー
ブル制御論理回路４０に提供されるが、Ｂ時点でＶＣＣ
が一定レベルへ達すると出力イネーブル制御信号は活性
（論理ハイ）される。ボード診断が完了して以降、出力
イネーブル制御信号は、追加制御のために活性状態を残
している。
ブル制御論理回路４０に提供されるが、Ｂ時点でＶＣＣ
が一定レベルへ達すると出力イネーブル制御信号は活性
（論理ハイ）される。ボード診断が完了して以降、出力
イネーブル制御信号は、追加制御のために活性状態を残
している。
【００２０】電源モニタ３０と同じＶＣＣが電源制御回
路２０の２ピンから印加される。このＶＣＣはＢＤ＿Ｒ
ＥＳＥＴ＊信号が非活性にある１秒間のうちに安定する
（＋５Ｖに達する）。そして、１秒経って電源モニタ３
０によるＢＤ＿ＲＥＳＥＴ＊信号がＣ時点で活性遷移
（論理ハイ）すると、電源制御回路２０は、入力ピン２
のＶＣＣを出力ピン１，８へスイッチ出力する。これに
より、Ｄ時点でリセット出力論理回路２５に電源が供給
される。なお、Ｃ時点でＢＤ＿ＲＥＳＥＴ＊信号が活性
遷移すると、出力イネーブル制御信号は前の論理状態に
関わりなく必ず活性となる。
路２０の２ピンから印加される。このＶＣＣはＢＤ＿Ｒ
ＥＳＥＴ＊信号が非活性にある１秒間のうちに安定する
（＋５Ｖに達する）。そして、１秒経って電源モニタ３
０によるＢＤ＿ＲＥＳＥＴ＊信号がＣ時点で活性遷移
（論理ハイ）すると、電源制御回路２０は、入力ピン２
のＶＣＣを出力ピン１，８へスイッチ出力する。これに
より、Ｄ時点でリセット出力論理回路２５に電源が供給
される。なお、Ｃ時点でＢＤ＿ＲＥＳＥＴ＊信号が活性
遷移すると、出力イネーブル制御信号は前の論理状態に
関わりなく必ず活性となる。
【００２１】このように、パワーアップシーケンスの一
部において、電源モニタ３０による制御パルスのＢＤ＿
ＲＥＳＥＴ＊信号に従いリセット出力論理回路２５への
電源供給が抑止され、ハイインピーダンスを保つ。した
がって、ＲＥＳＥＴ線はたとえボードが動力供給を受け
るとしても正常動作を確保することができる。
部において、電源モニタ３０による制御パルスのＢＤ＿
ＲＥＳＥＴ＊信号に従いリセット出力論理回路２５への
電源供給が抑止され、ハイインピーダンスを保つ。した
がって、ＲＥＳＥＴ線はたとえボードが動力供給を受け
るとしても正常動作を確保することができる。
【００２２】一方、パワーダウンシーケンスでＶＣＣが
＋４.７５あるいは＋４.６５以下に下降すると、電源モ
ニタ３０によりＢＤ＿ＲＥＳＥＴ＊信号が非活性とさ
れ、Ｅ時点でリセット出力論理回路２５への電源供給が
止められる。
＋４.７５あるいは＋４.６５以下に下降すると、電源モ
ニタ３０によりＢＤ＿ＲＥＳＥＴ＊信号が非活性とさ
れ、Ｅ時点でリセット出力論理回路２５への電源供給が
止められる。
【００２３】
【発明の効果】本発明によれば、特別に設計しなくても
ＳＰＵ後方ボード（電源装置）を高速でスワッピングさ
せることができ、精密なタイミング回路を要せずボード
領域も少なくてすむので、低コストを実現できる。ま
た、静電気放電処理を施しておくと、正常な集積回路上
の漏洩経路を隔離させるように設計を修正することもで
きる。つまり、分散電源システムの高速挿入／高速スワ
ッピング要件を充足させ、より単純な設計構造をもち、
高信頼性で、低コストの電源システムを得ることができ
る。
ＳＰＵ後方ボード（電源装置）を高速でスワッピングさ
せることができ、精密なタイミング回路を要せずボード
領域も少なくてすむので、低コストを実現できる。ま
た、静電気放電処理を施しておくと、正常な集積回路上
の漏洩経路を隔離させるように設計を修正することもで
きる。つまり、分散電源システムの高速挿入／高速スワ
ッピング要件を充足させ、より単純な設計構造をもち、
高信頼性で、低コストの電源システムを得ることができ
る。
【図１】本発明の電源制御装置の構成を示すブロック
図。
図。
【図２】本発明の電源制御回路及び監視モニタを示す概
略回路図。
略回路図。
【図３】本発明の電源制御装置のタイミング図。
１０ 電源制御装置 ２０ 電源制御回路 ２５ リセット出力論理回路 ３０ 電源モニタ ４０ 出力イネーブル制御論理回路
Claims (11)
- 【請求項１】 分散電源アーキテクチャの電源システム
における電源制御装置であって、電源レベルが正常状態
になると制御パルスを活性化させる電源モニタと、前記
制御パルスが非活性であれば電源供給を止め、前記制御
パルスが活性であれば電源供給する電源制御回路と、電
源レベルに応じて出力イネーブル制御信号を活性化させ
る出力イネーブル制御論理回路と、前記電源制御回路か
ら伝供給を受け、前記出力イネーブル制御信号に従いリ
セット出力を発生するリセット出力論理回路と、を備え
てなることを特徴とする電源制御装置。 - 【請求項２】 パワーアップシーケンスの間に非活性の
制御パルスに応じて電源制御回路による電源供給が止め
られてリセット出力論理回路が出力ハイインピーダンス
となる請求項１記載の電源制御装置。 - 【請求項３】 制御パルスは、電源安定までの１秒間非
活性とされる請求項２記載の電源制御装置。 - 【請求項４】 パワーダウンシーケンスで電源レベルが
正常状態を外れると制御パルスが非活性となり、これに
応じて電源制御回路による電源供給が止められてリセッ
ト出力論理回路が出力ハイインピーダンスとなる請求項
１〜３のいずれか１項に記載の電源制御装置。 - 【請求項５】 電源レベルが＋４.７５Ｖ以上で正常状
態となる請求項１〜４のいずれか１項に記載の電源制御
装置。 - 【請求項６】 分散電源アーキテクチャの電源システム
による電源制御方法であって、パワーアップシーケンス
で、電源レベルに応じ出力イネーブル制御信号を活性化
させるとともに電源レベルが正常状態になるまで待って
制御パルスを活性化させ、前記出力イネーブル制御信号
に従いリセット出力論理手段の出力制御を行うとともに
前記制御パルスにより前記リセット出力論理手段の電源
供給を制御するようにしたことを特徴とする電源制御方
法。 - 【請求項７】 制御パルスの非活性時にリセット出力論
理手段の電源供給を止めて出力ハイインピーダンスの状
態とする請求項６記載の電源制御方法。 - 【請求項８】 電源レベルが正常状態になるまでの１秒
間待って制御パルスを活性化させる請求項６又は請求項
７記載の電源制御方法。 - 【請求項９】 電源レベルの正常状態が＋４.７５Ｖ以
上である請求項８記載の電源制御方法。 - 【請求項１０】 パワーダウンシーケンスで、電源レベ
ルに応じ出力イネーブル制御信号を非活性化させるとと
もに電源レベルが正常状態を外れると制御パルスを非活
性化させ、前記出力イネーブル制御信号に従いリセット
出力論理手段の出力制御を行うとともに前記制御パルス
により前記リセット出力論理手段の電源供給を制御する
請求項６〜９のいずれか１項に記載の電源制御方法。 - 【請求項１１】 制御パルスの非活性化でリセット出力
論理手段の電源供給を止めて出力ハイインピーダンスの
状態とする請求項１０記載の電源制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/763108 | 1996-12-10 | ||
| US08/763,108 US5866958A (en) | 1996-12-10 | 1996-12-10 | Power control device for redundant reset outputs in an ATM system and method of power control thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10210100A true JPH10210100A (ja) | 1998-08-07 |
Family
ID=25066903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9340144A Pending JPH10210100A (ja) | 1996-12-10 | 1997-12-10 | 電源システムの電源制御方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5866958A (ja) |
| JP (1) | JPH10210100A (ja) |
| KR (1) | KR100251718B1 (ja) |
| CN (1) | CN1112005C (ja) |
| GB (1) | GB2320379B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002534739A (ja) * | 1998-12-31 | 2002-10-15 | インテル・コーポレーション | アップグレード・デバイスがインストールされるとグラフィックス・デバイスを使用不可にする方法および装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768222B1 (en) * | 2000-07-11 | 2004-07-27 | Advanced Micro Devices, Inc. | System and method for delaying power supply power-up |
| RU2446309C2 (ru) * | 2010-03-22 | 2012-03-27 | Федеральное Государственное Образовательное Учреждение Высшего Профессионального Образования "Южный Федеральный Университет" | Система зажигания двигателя |
| RU2552105C1 (ru) * | 2014-01-31 | 2015-06-10 | Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Южный федеральный университет" (Южный федеральный университет) | Система зажигания двигателя |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5579491A (en) * | 1994-07-07 | 1996-11-26 | Dell U.S.A., L.P. | Local proactive hot swap request/acknowledge system |
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-
1996
- 1996-12-10 US US08/763,108 patent/US5866958A/en not_active Expired - Fee Related
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1997
- 1997-11-18 GB GB9724308A patent/GB2320379B/en not_active Expired - Fee Related
- 1997-11-20 CN CN97122925A patent/CN1112005C/zh not_active Expired - Fee Related
- 1997-12-10 KR KR1019970067486A patent/KR100251718B1/ko not_active Expired - Fee Related
- 1997-12-10 JP JP9340144A patent/JPH10210100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002534739A (ja) * | 1998-12-31 | 2002-10-15 | インテル・コーポレーション | アップグレード・デバイスがインストールされるとグラフィックス・デバイスを使用不可にする方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2320379B (en) | 1999-02-24 |
| CN1195243A (zh) | 1998-10-07 |
| KR19980064005A (ko) | 1998-10-07 |
| CN1112005C (zh) | 2003-06-18 |
| GB2320379A (en) | 1998-06-17 |
| KR100251718B1 (ko) | 2000-04-15 |
| GB9724308D0 (en) | 1998-01-14 |
| US5866958A (en) | 1999-02-02 |
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