JPH1022161A - 積層セラミック電子部品 - Google Patents
積層セラミック電子部品Info
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Abstract
(57)【要約】
【課題】 小型で、チップマウント装置によりバルク状
態で取り扱うような場合にもセラミック素子にクラック
が生じにくく、信頼性の高い積層セラミック電子部品を
提供する。 【解決手段】 長さＬ≦１．０mm、高さＨ≦０．５mm、
幅Ｗ≦０．５mmのセラミック素子の内部に複数の電極
（内部電極）が配設され、かつ、最外層の内部電極２
（２ａ）からセラミック素子３の表面までの距離（セラ
ミック外層部６の厚み）ｔ1が０．１５mm以下の積層セ
ラミック電子部品の、セラミック外層部６の厚みｔ
1を、内部電極２が配設されている部分７の厚みｔ2の１
／４以上とする。
態で取り扱うような場合にもセラミック素子にクラック
が生じにくく、信頼性の高い積層セラミック電子部品を
提供する。 【解決手段】 長さＬ≦１．０mm、高さＨ≦０．５mm、
幅Ｗ≦０．５mmのセラミック素子の内部に複数の電極
（内部電極）が配設され、かつ、最外層の内部電極２
（２ａ）からセラミック素子３の表面までの距離（セラ
ミック外層部６の厚み）ｔ1が０．１５mm以下の積層セ
ラミック電子部品の、セラミック外層部６の厚みｔ
1を、内部電極２が配設されている部分７の厚みｔ2の１
／４以上とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品に関し、
詳しくは、セラミック素子の内部に、セラミック層を介
して複数の電極（内部電極）が配設された構造を有する
積層セラミック電子部品に関する。
詳しくは、セラミック素子の内部に、セラミック層を介
して複数の電極（内部電極）が配設された構造を有する
積層セラミック電子部品に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】表面実
装型のセラミック電子部品の一つに、例えば、図３に示
すように、セラミック層３１を介して複数の電極（内部
電極）３２が互いに対向するように配設された直方体形
状のセラミック素子３３の両端部に、内部電極３２と導
通するように外部電極３４が配設された構造を有するセ
ラミック電子部品（積層セラミックコンデンサ）３５が
ある。
装型のセラミック電子部品の一つに、例えば、図３に示
すように、セラミック層３１を介して複数の電極（内部
電極）３２が互いに対向するように配設された直方体形
状のセラミック素子３３の両端部に、内部電極３２と導
通するように外部電極３４が配設された構造を有するセ
ラミック電子部品（積層セラミックコンデンサ）３５が
ある。
【０００３】そして、電子機器が小型化するにつれて、
このようなセラミック電子部品も小型化し、図２に示す
ように、セラミック素子３３の長さ（Ｌ）が１．０mm以
下、高さ（Ｈ）及び幅（Ｗ）が０．５mm以下というよう
なきわめて小型のセラミック電子部品が用いられるに至
っている。そして、そのようなセラミック電子部品にお
いては、最外層の内部電極３２（３２ａ）からセラミッ
ク素子３３の表面までの距離（セラミック外層部３６の
厚み）ｔ1が小さく、０．１０mm以下のものがある。
このようなセラミック電子部品も小型化し、図２に示す
ように、セラミック素子３３の長さ（Ｌ）が１．０mm以
下、高さ（Ｈ）及び幅（Ｗ）が０．５mm以下というよう
なきわめて小型のセラミック電子部品が用いられるに至
っている。そして、そのようなセラミック電子部品にお
いては、最外層の内部電極３２（３２ａ）からセラミッ
ク素子３３の表面までの距離（セラミック外層部３６の
厚み）ｔ1が小さく、０．１０mm以下のものがある。
【０００４】しかし、上記のように小型で、セラミック
外層部３６の厚みｔ1の小さいセラミック電子部品は、
機械的強度（抗折強度など）が小さく、例えば、チップ
マウント装置によりバルク状態で取り扱うような場合
に、機械的衝撃によりセラミック素子にクラックが生じ
やすいため、図４(ａ)及び(ｂ)に示すように、クラック
Ｃが複数の内部電極３２にまたがって発生し、所望の特
性が得られなくなる場合があるというような問題点があ
る。
外層部３６の厚みｔ1の小さいセラミック電子部品は、
機械的強度（抗折強度など）が小さく、例えば、チップ
マウント装置によりバルク状態で取り扱うような場合
に、機械的衝撃によりセラミック素子にクラックが生じ
やすいため、図４(ａ)及び(ｂ)に示すように、クラック
Ｃが複数の内部電極３２にまたがって発生し、所望の特
性が得られなくなる場合があるというような問題点があ
る。
【０００５】本発明は、上記問題点を解決するものであ
り、小型で、機械的強度（抗折強度など）が大きく、例
えば、チップマウント装置によりバルク状態で取り扱う
ような場合にも、機械的衝撃によりセラミック素子にク
ラックが生じたりすることがなく、信頼性の高い積層セ
ラミック電子部品を提供することを目的とする。
り、小型で、機械的強度（抗折強度など）が大きく、例
えば、チップマウント装置によりバルク状態で取り扱う
ような場合にも、機械的衝撃によりセラミック素子にク
ラックが生じたりすることがなく、信頼性の高い積層セ
ラミック電子部品を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、発明者等は、種々の実験、検討を行い、セラミック
外層部の厚みを、内部電極が配設されている部分の厚み
に対して所定の比率とすることにより、抗折強度などが
向上し、クラックの発生を抑制することが可能になるこ
とを知り、さらに実験、検討を行って本発明を完成し
た。
に、発明者等は、種々の実験、検討を行い、セラミック
外層部の厚みを、内部電極が配設されている部分の厚み
に対して所定の比率とすることにより、抗折強度などが
向上し、クラックの発生を抑制することが可能になるこ
とを知り、さらに実験、検討を行って本発明を完成し
た。
【０００７】すなわち、本発明の積層セラミック電子部
品は、長さ（Ｌ）、高さ（Ｈ）及び幅（Ｗ）が、 Ｌ≦１．０mm Ｈ≦０．５mm Ｗ≦０．５mm のセラミック素子の内部に、複数の電極（内部電極）が
セラミック層を介して互いに対向するように積層されて
おり、かつ、最外層の内部電極からセラミック素子の表
面までの距離（セラミック外層部の厚み）ｔ1が０．１
０mm以下である積層セラミック電子部品において、前記
セラミック外層部の厚みｔ1を、前記内部電極が配設さ
れている部分の厚みｔ2の１／４以上としたことを特徴
としている。
品は、長さ（Ｌ）、高さ（Ｈ）及び幅（Ｗ）が、 Ｌ≦１．０mm Ｈ≦０．５mm Ｗ≦０．５mm のセラミック素子の内部に、複数の電極（内部電極）が
セラミック層を介して互いに対向するように積層されて
おり、かつ、最外層の内部電極からセラミック素子の表
面までの距離（セラミック外層部の厚み）ｔ1が０．１
０mm以下である積層セラミック電子部品において、前記
セラミック外層部の厚みｔ1を、前記内部電極が配設さ
れている部分の厚みｔ2の１／４以上としたことを特徴
としている。
【０００８】上述のように、セラミック外層部の厚みｔ
1を、内部電極が配設されている部分の厚みｔ2の１／４
以上とすることにより、外部から積層セラミック電子部
品に加わった衝撃がセラミック外層部により吸収され、
内部電極配設部分への衝撃が緩和される。したがって、
例えば、チップマウント装置によりバルク状態で取り扱
うような場合にも、機械的衝撃によるクラックの発生を
抑制、防止することが可能になる。また、クラックが発
生した場合にも、クラックが内部電極配設部分に達する
ことを防止して、複数の電極にまたがるクラックの発生
を防止することが可能になる。
1を、内部電極が配設されている部分の厚みｔ2の１／４
以上とすることにより、外部から積層セラミック電子部
品に加わった衝撃がセラミック外層部により吸収され、
内部電極配設部分への衝撃が緩和される。したがって、
例えば、チップマウント装置によりバルク状態で取り扱
うような場合にも、機械的衝撃によるクラックの発生を
抑制、防止することが可能になる。また、クラックが発
生した場合にも、クラックが内部電極配設部分に達する
ことを防止して、複数の電極にまたがるクラックの発生
を防止することが可能になる。
【０００９】また、本発明の積層セラミック電子部品
は、前記セラミック外層部の厚みｔ1を、前記内部電極
が配設されている部分の厚みｔ2の１／４以上であっ
て、１／３以下としたことを特徴としている。
は、前記セラミック外層部の厚みｔ1を、前記内部電極
が配設されている部分の厚みｔ2の１／４以上であっ
て、１／３以下としたことを特徴としている。
【００１０】このように、セラミック外層部の厚みｔ1
を、内部電極が配設されている部分の厚みｔ2の１／４
以上であって、１／３以下とした場合、積層セラミック
電子部品の寸法が過度に大きくなることを防止して、小
型で、信頼性の高い積層セラミック電子部品を得ること
が可能になる。なお、ｔ1／ｔ2を１／４以上とすること
により、クラックの防止に関して十分の効果を得ること
ができるため、ｔ1／ｔ2を上記の範囲とすることに特別
の不都合はない。
を、内部電極が配設されている部分の厚みｔ2の１／４
以上であって、１／３以下とした場合、積層セラミック
電子部品の寸法が過度に大きくなることを防止して、小
型で、信頼性の高い積層セラミック電子部品を得ること
が可能になる。なお、ｔ1／ｔ2を１／４以上とすること
により、クラックの防止に関して十分の効果を得ること
ができるため、ｔ1／ｔ2を上記の範囲とすることに特別
の不都合はない。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を示して
その特徴とするところをさらに詳しく説明する。なお、
この実施形態では、表面実装型の積層セラミックコンデ
ンサを例にとって説明する。
その特徴とするところをさらに詳しく説明する。なお、
この実施形態では、表面実装型の積層セラミックコンデ
ンサを例にとって説明する。
【００１２】図１は本発明の一実施形態にかかる積層セ
ラミックコンデンサ（積層セラミック電子部品）の断面
図、図２はその外観構成を示す斜視図である。
ラミックコンデンサ（積層セラミック電子部品）の断面
図、図２はその外観構成を示す斜視図である。
【００１３】この実施形態の積層セラミックコンデンサ
５は、図１に示すように、内部にセラミック層１を介し
て複数の容量形成用の電極（内部電極）２が互いに対向
するように積層、配設された直方体形状のセラミック素
子３の両端側に外部電極４が配設された構造を有してい
る。
５は、図１に示すように、内部にセラミック層１を介し
て複数の容量形成用の電極（内部電極）２が互いに対向
するように積層、配設された直方体形状のセラミック素
子３の両端側に外部電極４が配設された構造を有してい
る。
【００１４】また、この積層セラミックコンデンサ５の
セラミック素子３の寸法は次の通りである（図２参
照）。 長さ（Ｌ）＝０．６mm 高さ（Ｈ）＝０．３mm 幅（Ｗ） ＝０．３mm
セラミック素子３の寸法は次の通りである（図２参
照）。 長さ（Ｌ）＝０．６mm 高さ（Ｈ）＝０．３mm 幅（Ｗ） ＝０．３mm
【００１５】さらに、この積層セラミックコンデンサ５
においては、最外層の内部電極２（２ａ）からセラミッ
ク素子３の表面までの距離（すなわち、セラミック外層
部６の厚み）ｔ1が５０μm（０．０５０mm）、内部電極
２が配設されている部分（内部電極配設部分）７の厚み
ｔ2は２００μm、となっており、セラミック外層部６の
厚みｔ1が内部電極配設部分７の厚みｔ2の１／４となっ
ている。
においては、最外層の内部電極２（２ａ）からセラミッ
ク素子３の表面までの距離（すなわち、セラミック外層
部６の厚み）ｔ1が５０μm（０．０５０mm）、内部電極
２が配設されている部分（内部電極配設部分）７の厚み
ｔ2は２００μm、となっており、セラミック外層部６の
厚みｔ1が内部電極配設部分７の厚みｔ2の１／４となっ
ている。
【００１６】このように、セラミック外層部６の厚みｔ
1をｔ2の１／４以上とした場合、積層セラミックコンデ
ンサ５に外部から衝撃が加わった場合に、その衝撃がセ
ラミック外層部に吸収され、内部電極配設部分７への衝
撃が緩和される。
1をｔ2の１／４以上とした場合、積層セラミックコンデ
ンサ５に外部から衝撃が加わった場合に、その衝撃がセ
ラミック外層部に吸収され、内部電極配設部分７への衝
撃が緩和される。
【００１７】その結果、積層セラミックコンデンサ５が
小型である場合にも、十分な耐衝撃性をもたせることが
可能になり、例えば、チップマウント装置によりバルク
状態で取り扱うような場合にも、機械的衝撃によりセラ
ミック素子にクラックが生じることを防止できるように
なるとともに、クラックが発生した場合にも、クラック
が内部電極配設部分にまで達することを防止できるよう
になり、信頼性を向上させることができる。
小型である場合にも、十分な耐衝撃性をもたせることが
可能になり、例えば、チップマウント装置によりバルク
状態で取り扱うような場合にも、機械的衝撃によりセラ
ミック素子にクラックが生じることを防止できるように
なるとともに、クラックが発生した場合にも、クラック
が内部電極配設部分にまで達することを防止できるよう
になり、信頼性を向上させることができる。
【００１８】なお、上記実施形態では、積層セラミック
コンデンサの寸法が、長さ（Ｌ）＝０．６mm、高さ
（Ｈ）＝０．３mm、幅（Ｗ）＝０．３mmであり、ｔ1が
５０μm、ｔ2が２００μmである場合について説明した
が、積層セラミックコンデンサの寸法が、長さ（Ｌ）＝
１．０mm、高さ（Ｈ）＝０．５mm、幅（Ｗ）＝０．５mm
であり、ｔ1が８３μm、ｔ2が３３２μm（ｔ1／ｔ2＝１
／４）であるような積層セラミックコンデンサの場合に
も、上記実施形態の積層セラミックコンデンサと同様の
効果を得ることができる。
コンデンサの寸法が、長さ（Ｌ）＝０．６mm、高さ
（Ｈ）＝０．３mm、幅（Ｗ）＝０．３mmであり、ｔ1が
５０μm、ｔ2が２００μmである場合について説明した
が、積層セラミックコンデンサの寸法が、長さ（Ｌ）＝
１．０mm、高さ（Ｈ）＝０．５mm、幅（Ｗ）＝０．５mm
であり、ｔ1が８３μm、ｔ2が３３２μm（ｔ1／ｔ2＝１
／４）であるような積層セラミックコンデンサの場合に
も、上記実施形態の積層セラミックコンデンサと同様の
効果を得ることができる。
【００１９】表１に、本発明の積層セラミックコンデン
サ及び比較例の積層セラミックコンデンサについて調べ
た、ｔ1，ｔ2の値、及びｔ1とｔ2の比率（ｔ1／ｔ2）
と、複数の内部電極にまたがるクラックの発生率、セラ
ミック外層部のクラック発生率の関係を示す。なお、こ
の表１の各積層セラミックコンデンサにおいて、内部電
極配設部分の上下側の２つのセラミック外層部の厚みｔ
1は同一である。
サ及び比較例の積層セラミックコンデンサについて調べ
た、ｔ1，ｔ2の値、及びｔ1とｔ2の比率（ｔ1／ｔ2）
と、複数の内部電極にまたがるクラックの発生率、セラ
ミック外層部のクラック発生率の関係を示す。なお、こ
の表１の各積層セラミックコンデンサにおいて、内部電
極配設部分の上下側の２つのセラミック外層部の厚みｔ
1は同一である。
【００２０】
【表１】
【００２１】なお、表１において、試料番号に*印を付
したものは本発明の範囲外の比較例である。表１に示す
ように、セラミック素子の寸法が本発明の範囲より大き
い試料番号１０，１１，１２，１３の積層セラミックコ
ンデンサの場合には、ｔ1の値及びｔ1とｔ2の比率（ｔ1
／ｔ2）に関わらず、複数の内部電極にまたがるクラッ
ク及びセラミック外層部のクラックの発生は認められな
かった。しかし、セラミック素子の寸法が本発明の範囲
内にある積層セラミックコンデンサ（試料番号１〜９）
の場合、ｔ1の値及びｔ1とｔ2の比率（ｔ1／ｔ2）が本
発明の範囲外になると（試料番号１，２，３，６，
７）、複数の内部電極にまたがるクラック及びセラミッ
ク外層部のクラックが発生した。一方、ｔ1の値及びｔ1
とｔ2の比率（ｔ1／ｔ2）が本発明の範囲内の積層セラ
ミックコンデンサ（試料番号４，５，８，９）において
は、複数の内部電極にまたがるクラック及びセラミック
外層部のクラックは認められなかった。
したものは本発明の範囲外の比較例である。表１に示す
ように、セラミック素子の寸法が本発明の範囲より大き
い試料番号１０，１１，１２，１３の積層セラミックコ
ンデンサの場合には、ｔ1の値及びｔ1とｔ2の比率（ｔ1
／ｔ2）に関わらず、複数の内部電極にまたがるクラッ
ク及びセラミック外層部のクラックの発生は認められな
かった。しかし、セラミック素子の寸法が本発明の範囲
内にある積層セラミックコンデンサ（試料番号１〜９）
の場合、ｔ1の値及びｔ1とｔ2の比率（ｔ1／ｔ2）が本
発明の範囲外になると（試料番号１，２，３，６，
７）、複数の内部電極にまたがるクラック及びセラミッ
ク外層部のクラックが発生した。一方、ｔ1の値及びｔ1
とｔ2の比率（ｔ1／ｔ2）が本発明の範囲内の積層セラ
ミックコンデンサ（試料番号４，５，８，９）において
は、複数の内部電極にまたがるクラック及びセラミック
外層部のクラックは認められなかった。
【００２２】なお、上記実施形態では、積層セラミック
コンデンサを例にとって説明したが、本発明は積層セラ
ミックコンデンサに限られるものではなく、セラミック
素子の内部に電極が配設された構造を有する種々の積層
セラミック電子部品に適用することが可能であり、その
場合にも上記実施形態の場合と同様の効果を得ることが
可能である。
コンデンサを例にとって説明したが、本発明は積層セラ
ミックコンデンサに限られるものではなく、セラミック
素子の内部に電極が配設された構造を有する種々の積層
セラミック電子部品に適用することが可能であり、その
場合にも上記実施形態の場合と同様の効果を得ることが
可能である。
【００２３】本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、セラミック素子の
具体的な寸法、形状、内部電極の配設態様などに関し、
発明の要旨の範囲内において、種々の応用、変形を加え
ることが可能である。
実施形態に限定されるものではなく、セラミック素子の
具体的な寸法、形状、内部電極の配設態様などに関し、
発明の要旨の範囲内において、種々の応用、変形を加え
ることが可能である。
【００２４】
【発明の効果】上述のように、本発明の積層セラミック
電子部品は、積層セラミック電子部品を構成するセラミ
ック素子の、セラミック外層部の厚みｔ1を、内部電極
が配設されている部分の厚みｔ2の１／４以上としてい
るので、積層セラミック電子部品に衝撃が加わった場合
に、セラミック外層部により衝撃を吸収してセラミック
素子の内部電極が配設されている部分に衝撃が加わるこ
とを抑制、防止することが可能になる。
電子部品は、積層セラミック電子部品を構成するセラミ
ック素子の、セラミック外層部の厚みｔ1を、内部電極
が配設されている部分の厚みｔ2の１／４以上としてい
るので、積層セラミック電子部品に衝撃が加わった場合
に、セラミック外層部により衝撃を吸収してセラミック
素子の内部電極が配設されている部分に衝撃が加わるこ
とを抑制、防止することが可能になる。
【００２５】したがって、長さ（Ｌ）が１．０mm以下、
高さ（Ｈ）及び幅（Ｗ）が０．５mmというような小型の
セラミック電子部品の場合においても、例えば、チップ
マウント装置によりバルク状態で取り扱うような場合
に、機械的衝撃によるクラックの発生を抑制、防止する
ことが可能になるとともに、クラックが発生した場合に
も、クラックが内部電極配設部分に達することを防止し
て、複数の電極にまたがるクラックの発生を防止するこ
とが可能になる。
高さ（Ｈ）及び幅（Ｗ）が０．５mmというような小型の
セラミック電子部品の場合においても、例えば、チップ
マウント装置によりバルク状態で取り扱うような場合
に、機械的衝撃によるクラックの発生を抑制、防止する
ことが可能になるとともに、クラックが発生した場合に
も、クラックが内部電極配設部分に達することを防止し
て、複数の電極にまたがるクラックの発生を防止するこ
とが可能になる。
【００２６】また、セラミック外層部の厚みｔ1を、内
部電極が配設されている部分の厚みｔ2の１／４以上で
あって、１／３以下とした場合、積層セラミック電子部
品の寸法が過度に大きくなることを防止して、小型で、
信頼性の高い積層セラミック電子部品を確実に得ること
が可能になる。
部電極が配設されている部分の厚みｔ2の１／４以上で
あって、１／３以下とした場合、積層セラミック電子部
品の寸法が過度に大きくなることを防止して、小型で、
信頼性の高い積層セラミック電子部品を確実に得ること
が可能になる。
【図１】本発明の一実施形態にかかる積層セラミックコ
ンデンサ（積層セラミック電子部品）の断面図である。
ンデンサ（積層セラミック電子部品）の断面図である。
【図２】本発明の一実施形態にかかる積層セラミックコ
ンデンサ（積層セラミック電子部品）の外観構成を示す
斜視図である。
ンデンサ（積層セラミック電子部品）の外観構成を示す
斜視図である。
【図３】従来の積層セラミック電子部品の断面図であ
る。
る。
【図４】(ａ),(ｂ)は、従来の積層セラミック電子部品
において、複数の内部電極にまたがるようにクラックが
発生した状態を示す図である。
において、複数の内部電極にまたがるようにクラックが
発生した状態を示す図である。
１ セラミック層 ２ 内部電極 ３ セラミック素子 ４ 外部電極 ５ 積層セラミックコンデンサ ６ セラミック外層部 ７ 内部電極配設部分
Claims (2)
- 【請求項１】長さ（Ｌ）、高さ（Ｈ）及び幅（Ｗ）が、 Ｌ≦１．０mm Ｈ≦０．５mm Ｗ≦０．５mm のセラミック素子の内部に、複数の電極（内部電極）が
セラミック層を介して互いに対向するように積層されて
おり、かつ、最外層の内部電極からセラミック素子の表
面までの距離（セラミック外層部の厚み）ｔ1が０．１
０mm以下である積層セラミック電子部品において、 前記セラミック外層部の厚みｔ1を、前記内部電極が配
設されている部分の厚みｔ2の１／４以上としたことを
特徴とする積層セラミック電子部品。 - 【請求項２】前記セラミック外層部の厚みｔ1を、前記
内部電極が配設されている部分の厚みｔ2の１／４以上
であって、１／３以下としたことを特徴とする請求項１
記載の積層セラミック電子部品。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195546A JPH1022161A (ja) | 1996-07-04 | 1996-07-04 | 積層セラミック電子部品 |
| SG1997002042A SG65655A1 (en) | 1996-07-04 | 1997-06-12 | Multi-layer ceramic electronic part |
| US08/886,432 US5989726A (en) | 1996-07-04 | 1997-07-02 | Multi-layer ceramic electronic part |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195546A JPH1022161A (ja) | 1996-07-04 | 1996-07-04 | 積層セラミック電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022161A true JPH1022161A (ja) | 1998-01-23 |
Family
ID=16342906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195546A Pending JPH1022161A (ja) | 1996-07-04 | 1996-07-04 | 積層セラミック電子部品 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5989726A (ja) |
| JP (1) | JPH1022161A (ja) |
| SG (1) | SG65655A1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035738A (ja) * | 1999-07-15 | 2001-02-09 | Murata Mfg Co Ltd | 積層セラミック電子部品 |
| JP2004342846A (ja) * | 2003-05-15 | 2004-12-02 | Tdk Corp | 積層セラミックコンデンサ |
| JP2007243040A (ja) * | 2006-03-10 | 2007-09-20 | Tdk Corp | 積層セラミック電子部品 |
| JP2014003328A (ja) * | 2011-03-09 | 2014-01-09 | Samsung Electro-Mechanics Co Ltd | 積層セラミックコンデンサ及びその製造方法 |
| JP2014116502A (ja) * | 2012-12-11 | 2014-06-26 | Tdk Corp | 積層コンデンサ |
| KR101474152B1 (ko) * | 2013-07-17 | 2014-12-23 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조 방법 |
| KR20150051921A (ko) * | 2013-11-05 | 2015-05-13 | 가부시키가이샤 무라타 세이사쿠쇼 | 콘덴서, 콘덴서의 실장 구조체 및 테이핑 전자 부품연 |
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| JP2017022407A (ja) * | 2011-08-22 | 2017-01-26 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 積層セラミックキャパシタの回路基板実装構造 |
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| EP1950776B1 (en) * | 1998-12-28 | 2010-05-19 | Murata Manufacturing Co. Ltd. | Monolithic ceramic electronic component |
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| KR101070151B1 (ko) * | 2009-12-15 | 2011-10-05 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR101509145B1 (ko) | 2011-03-03 | 2015-04-07 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 |
| KR101309479B1 (ko) * | 2012-05-30 | 2013-09-23 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
| KR101452068B1 (ko) * | 2012-12-18 | 2014-10-16 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5224550A (en) * | 1987-03-11 | 1993-07-06 | Parker Hannifin Corporation | Explosion suppression system |
| US4760276A (en) * | 1987-11-09 | 1988-07-26 | Unisys Corporation | Power supply system, for segmented loads, having phantom redundancy |
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| JPH08130160A (ja) * | 1994-10-31 | 1996-05-21 | Murata Mfg Co Ltd | 積層セラミック電子部品の製造方法 |
-
1996
- 1996-07-04 JP JP8195546A patent/JPH1022161A/ja active Pending
-
1997
- 1997-06-12 SG SG1997002042A patent/SG65655A1/en unknown
- 1997-07-02 US US08/886,432 patent/US5989726A/en not_active Expired - Lifetime
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| JP2019091926A (ja) * | 2014-05-28 | 2019-06-13 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 積層セラミックキャパシタ、積層セラミックキャパシタの製造方法、及び積層セラミックキャパシタの実装基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| SG65655A1 (en) | 1999-06-22 |
| US5989726A (en) | 1999-11-23 |
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