JPH08204029A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08204029A JPH08204029A JP7008162A JP816295A JPH08204029A JP H08204029 A JPH08204029 A JP H08204029A JP 7008162 A JP7008162 A JP 7008162A JP 816295 A JP816295 A JP 816295A JP H08204029 A JPH08204029 A JP H08204029A
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Abstract
(57)【要約】
【目的】 本発明は高抵抗でソフトエラー耐性が高く、
かつＰＮ接合による寄生容量を生じないＳＲＡＭメモリ
セルの構造及び製造方法を提供しようとするものであ
る。 【構成】 半導体装置、特にＳＲＡＭメモリセルにおい
て、負荷部トランジスタが駆動部トランジスタと同一導
電型の薄膜トランジスタより構成することにより、上記
目的を達成する。
かつＰＮ接合による寄生容量を生じないＳＲＡＭメモリ
セルの構造及び製造方法を提供しようとするものであ
る。 【構成】 半導体装置、特にＳＲＡＭメモリセルにおい
て、負荷部トランジスタが駆動部トランジスタと同一導
電型の薄膜トランジスタより構成することにより、上記
目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスのうち
特にＳＲＡＭおよびＳＲＡＭを内部に含む半導体装置に
関し、そのＳＲＡＭメモリセルの構造及び製造方法に関
するものである。
特にＳＲＡＭおよびＳＲＡＭを内部に含む半導体装置に
関し、そのＳＲＡＭメモリセルの構造及び製造方法に関
するものである。
【０００２】
【従来の技術】近年、半導体デバイスは高集積化の一途
をたどっており、ＳＲＡＭについても同様な傾向が見ら
れる。ＳＲＡＭの高集積化に最も影響を与えるのがメモ
リセル面積の縮小化であり、メモリセルのアーキテクチ
ュアがそのキーテクノロジーと考えられる。
をたどっており、ＳＲＡＭについても同様な傾向が見ら
れる。ＳＲＡＭの高集積化に最も影響を与えるのがメモ
リセル面積の縮小化であり、メモリセルのアーキテクチ
ュアがそのキーテクノロジーと考えられる。
【０００３】かかる高集積化を図るため、従来からイン
バータのクロスカップルで構成するＳＲＡＭメモリセル
では、駆動部トランジスタ上に負荷部を三次元的に積層
した構造を採用している。
バータのクロスカップルで構成するＳＲＡＭメモリセル
では、駆動部トランジスタ上に負荷部を三次元的に積層
した構造を採用している。
【０００４】この負荷部には、通常高抵抗ポリシリコン
を用いる方法とＰ−ch 薄膜トランジスタを用いる方法
があるが、一般的に用いられるＰ−ch 薄膜トランジス
タを用いる方法について説明する。図１８は負荷部にＰ
−ch薄膜トランジスタを用いたＣ−ＭＯＳ型ＳＲＡＭの
メモリセルの等価回路図である。ＳＲＡＭメモリセルは
図１８のように、バルクの４個のＮ−chトランジスタ即
ち２個の駆動部トランジスタＮ1、Ｎ2と２個のアクセス
部トランジスタＮ3、Ｎ4及び２個の負荷部Ｐ−ch薄膜ト
ランジスタＰ1、Ｐ2及びデータの読み書きに用いられる
ビット線、ワード線及び電源電圧Ｖccからなり、このう
ち駆動部及び負荷部トランジスタ各１個ずつ(例えばＰ1
とＮ1)がインバータ回路(ＮＯＴ回路)となることによ
り、２組のインバータ回路でフリップフロップ回路を構
成する。フリップフロップ回路は２組のインバータ回路
のうちいずれか一方がオンの状態を保つことによりメモ
リの働きをするものである。ここでフリップフロップ回
路を構成する各インバータ回路は上述のようにＰ−chト
ランジスタとＮ−chトランジスタの組み合わせ例えばＮ
1とＰ1からなり、このうち一方のトランジスタ例えばＮ
1がオン状態の時は、他方のトランジスタ例えばＰ1はオ
フ状態となるためインバータ回路自体には電流が流れ
ず、消費電力の少ない構造となっている。
を用いる方法とＰ−ch 薄膜トランジスタを用いる方法
があるが、一般的に用いられるＰ−ch 薄膜トランジス
タを用いる方法について説明する。図１８は負荷部にＰ
−ch薄膜トランジスタを用いたＣ−ＭＯＳ型ＳＲＡＭの
メモリセルの等価回路図である。ＳＲＡＭメモリセルは
図１８のように、バルクの４個のＮ−chトランジスタ即
ち２個の駆動部トランジスタＮ1、Ｎ2と２個のアクセス
部トランジスタＮ3、Ｎ4及び２個の負荷部Ｐ−ch薄膜ト
ランジスタＰ1、Ｐ2及びデータの読み書きに用いられる
ビット線、ワード線及び電源電圧Ｖccからなり、このう
ち駆動部及び負荷部トランジスタ各１個ずつ(例えばＰ1
とＮ1)がインバータ回路(ＮＯＴ回路)となることによ
り、２組のインバータ回路でフリップフロップ回路を構
成する。フリップフロップ回路は２組のインバータ回路
のうちいずれか一方がオンの状態を保つことによりメモ
リの働きをするものである。ここでフリップフロップ回
路を構成する各インバータ回路は上述のようにＰ−chト
ランジスタとＮ−chトランジスタの組み合わせ例えばＮ
1とＰ1からなり、このうち一方のトランジスタ例えばＮ
1がオン状態の時は、他方のトランジスタ例えばＰ1はオ
フ状態となるためインバータ回路自体には電流が流れ
ず、消費電力の少ない構造となっている。
【０００５】
【発明が解決しようとする課題】上述のように、現在Ｓ
ＲＡＭメモリセルの負荷部には、主に高抵抗負荷型また
はＰ−chトランジスタ負荷型が用いられている。
ＲＡＭメモリセルの負荷部には、主に高抵抗負荷型また
はＰ−chトランジスタ負荷型が用いられている。
【０００６】しかし、これらはその構造においてそれぞ
れ以下のような問題点を有する。即ち、Ｐ−ch トラン
ジスタ負荷型では、メモリセルにおいて駆動部Ｎ−ch
トランジスタと当該負荷部Ｐ−ch トランジスタの接続
が必要なためかかるＰＮ接合部に寄生容量が発生し(図
２４)、電圧降下を生じることによりＳＲＡＭのホール
ド下限電圧、動作下限電圧 (ＶccLow）を低くできな
い。また、高抵抗負荷型では、ポリシリコンの高抵抗化
即ち薄膜化が困難なため、数Ｔ(１０12)Ω以上の抵抗値
を得ることが困難であるとともに、ノード・ノード間容
量がパターンレイアウト上小さくなるため、ソフトエラ
ー耐性が低くなる。
れ以下のような問題点を有する。即ち、Ｐ−ch トラン
ジスタ負荷型では、メモリセルにおいて駆動部Ｎ−ch
トランジスタと当該負荷部Ｐ−ch トランジスタの接続
が必要なためかかるＰＮ接合部に寄生容量が発生し(図
２４)、電圧降下を生じることによりＳＲＡＭのホール
ド下限電圧、動作下限電圧 (ＶccLow）を低くできな
い。また、高抵抗負荷型では、ポリシリコンの高抵抗化
即ち薄膜化が困難なため、数Ｔ(１０12)Ω以上の抵抗値
を得ることが困難であるとともに、ノード・ノード間容
量がパターンレイアウト上小さくなるため、ソフトエラ
ー耐性が低くなる。
【０００７】そこで、本発明は高抵抗でソフトエラー耐
性が高く、かつＰＮ接合による寄生容量も生じない負荷
部Ｎ−chトランジスタを用いたＳＲＡＭ構造及びその製
造方法を提供しようとするものである。
性が高く、かつＰＮ接合による寄生容量も生じない負荷
部Ｎ−chトランジスタを用いたＳＲＡＭ構造及びその製
造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために鋭意研究の結果、負荷部トランジスタを駆動
部トランジスタと同一電導型のＮ−ch薄膜トランジスタ
で作製することにより、上記問題点を解決できることを
見出し、本発明を完成した。
するために鋭意研究の結果、負荷部トランジスタを駆動
部トランジスタと同一電導型のＮ−ch薄膜トランジスタ
で作製することにより、上記問題点を解決できることを
見出し、本発明を完成した。
【０００９】即ち、本発明の第１の形態は、ＳＲＡＭメ
モリセルであって、負荷部トランジスタが駆動部Ｎ−ch
薄膜トランジスタと同一導電型のＮ−ch薄膜トランジス
タより構成される半導体装置であり、また上記ＳＲＡＭ
メモリセルの駆動部がバルクの４個のＮ−ch薄膜トラン
ジスタにより構成される半導体装置である。また、本発
明の第２の形態は、ＳＲＡＭメモリセルであって、負荷
部トランジスタが駆動部Ｐ−ch薄膜トランジスタと同一
導電型のＰ−ch薄膜トランジスタより構成される半導体
装置であり、また上記駆動部がバルクの４個のＰ−ch薄
膜トランジスタにより構成される半導体装置である。特
に、上記第１および第２の形態の半導体装置においては
負荷部トランジスタのチャネル部が駆動部トランジスタ
のゲート上に構成され、第１および第２負荷部トランジ
スタのノード間に容量Ｃを付加した構造となることが好
ましい。
モリセルであって、負荷部トランジスタが駆動部Ｎ−ch
薄膜トランジスタと同一導電型のＮ−ch薄膜トランジス
タより構成される半導体装置であり、また上記ＳＲＡＭ
メモリセルの駆動部がバルクの４個のＮ−ch薄膜トラン
ジスタにより構成される半導体装置である。また、本発
明の第２の形態は、ＳＲＡＭメモリセルであって、負荷
部トランジスタが駆動部Ｐ−ch薄膜トランジスタと同一
導電型のＰ−ch薄膜トランジスタより構成される半導体
装置であり、また上記駆動部がバルクの４個のＰ−ch薄
膜トランジスタにより構成される半導体装置である。特
に、上記第１および第２の形態の半導体装置においては
負荷部トランジスタのチャネル部が駆動部トランジスタ
のゲート上に構成され、第１および第２負荷部トランジ
スタのノード間に容量Ｃを付加した構造となることが好
ましい。
【００１０】また、上記第１および第２の形態の半導体
装置では、従来構造と異なり負荷部及び駆動部トランジ
スタが同一電導型から構成されていることから、特に低
消費電力型ＳＲＡＭにおいて負荷部トランジスタを常に
オフ状態にし(ノーマリオフ型回路)、ＳＲＡＭメモリセ
ルに流れる電流を抑え、低消費電力を図る必要がある。
従って本発明は負荷部トランジスタのしきい値電圧Ｖth
が電源電圧Ｖccよりも絶対値が大きく設定されており、
かかるトランジスタを超抵抗体として用いる半導体装置
でもある。
装置では、従来構造と異なり負荷部及び駆動部トランジ
スタが同一電導型から構成されていることから、特に低
消費電力型ＳＲＡＭにおいて負荷部トランジスタを常に
オフ状態にし(ノーマリオフ型回路)、ＳＲＡＭメモリセ
ルに流れる電流を抑え、低消費電力を図る必要がある。
従って本発明は負荷部トランジスタのしきい値電圧Ｖth
が電源電圧Ｖccよりも絶対値が大きく設定されており、
かかるトランジスタを超抵抗体として用いる半導体装置
でもある。
【００１１】また、本発明は上記ＳＲＡＭメモリセルに
おいて、負荷部がＮ−ch薄膜トランジスタの場合はＰ型
イオンを、負荷部がＰ−ch薄膜トランジスタの場合はＮ
型イオンをそれぞれ負荷部薄膜トランジスタのチャネル
部に注入し、負荷部トランジスタのしきい値電圧Ｖthを
制御し電源電圧Ｖccよりも絶対値を大きくした半導体装
置を提供するものでもある。この方法として、チャネル
部へのイオン注入、そのチャネル部への積層膜（不純物
源）からの不純物拡散等による方法等が提案されるが、
特に、負荷部がＮ−ch薄膜トランジスタの場合、チャネ
ル部のイオン注入が好ましく、さらにイオン注入をＢＦ
2を用いて行うことが好ましい。尚、チャネル部へのＢ
Ｆ2注入は従来の負荷部がＰ−chトランジスタよりなる
Ｃ−ＭＯＳ構造のメモリセルについても同様に適用する
ことができる。
おいて、負荷部がＮ−ch薄膜トランジスタの場合はＰ型
イオンを、負荷部がＰ−ch薄膜トランジスタの場合はＮ
型イオンをそれぞれ負荷部薄膜トランジスタのチャネル
部に注入し、負荷部トランジスタのしきい値電圧Ｖthを
制御し電源電圧Ｖccよりも絶対値を大きくした半導体装
置を提供するものでもある。この方法として、チャネル
部へのイオン注入、そのチャネル部への積層膜（不純物
源）からの不純物拡散等による方法等が提案されるが、
特に、負荷部がＮ−ch薄膜トランジスタの場合、チャネ
ル部のイオン注入が好ましく、さらにイオン注入をＢＦ
2を用いて行うことが好ましい。尚、チャネル部へのＢ
Ｆ2注入は従来の負荷部がＰ−chトランジスタよりなる
Ｃ−ＭＯＳ構造のメモリセルについても同様に適用する
ことができる。
【００１２】さらに本発明は、第１導電型の基板上にＳ
ＲＡＭ駆動部を構成する第２導電型のトランジスタを形
成し、当該第２導電型のトランジスタ上にさらにＳＲＡ
Ｍ負荷部を構成する第２導電型チャネルの薄膜トランジ
スタを設けることにより上記第１及び第２の形態のＳＲ
ＡＭ用半導体装置を製造する方法を提供するものでもあ
り、加えて上記方法を第１及び第２の形態の半導体装置
におけるボトムゲート型に適用するため、かかる最上層
の第２導電型チャネルの薄膜トランジスタのチャネル部
をゲート電極形成後に作製するＳＲＡＭ用半導体装置の
製造方法を提供するものでもある。
ＲＡＭ駆動部を構成する第２導電型のトランジスタを形
成し、当該第２導電型のトランジスタ上にさらにＳＲＡ
Ｍ負荷部を構成する第２導電型チャネルの薄膜トランジ
スタを設けることにより上記第１及び第２の形態のＳＲ
ＡＭ用半導体装置を製造する方法を提供するものでもあ
り、加えて上記方法を第１及び第２の形態の半導体装置
におけるボトムゲート型に適用するため、かかる最上層
の第２導電型チャネルの薄膜トランジスタのチャネル部
をゲート電極形成後に作製するＳＲＡＭ用半導体装置の
製造方法を提供するものでもある。
【００１３】また本発明は、上記第１および第２の形態
のＳＲＡＭ用半導体装置の製造方法において、しきい値
電圧Ｖthを電源電圧Ｖccよりも絶対値を大きく設計する
方法を提供するものであり、特に好ましい方法として、
第２導電型チャネルの薄膜トランジスタのチャネル部に
イオン注入を行ってしきい値電圧Ｖthを電源電圧Ｖccよ
りも絶対値を大きく設計する方法を提供するものであ
る。さらに好ましい方法として、上記ＳＲＡＭ用半導体
装置の製造方法においては、第２導電型チャネルの薄膜
トランジスタのチャネル部のイオン注入をＢＦ2をもっ
て行う方法を提供しようとするものである。
のＳＲＡＭ用半導体装置の製造方法において、しきい値
電圧Ｖthを電源電圧Ｖccよりも絶対値を大きく設計する
方法を提供するものであり、特に好ましい方法として、
第２導電型チャネルの薄膜トランジスタのチャネル部に
イオン注入を行ってしきい値電圧Ｖthを電源電圧Ｖccよ
りも絶対値を大きく設計する方法を提供するものであ
る。さらに好ましい方法として、上記ＳＲＡＭ用半導体
装置の製造方法においては、第２導電型チャネルの薄膜
トランジスタのチャネル部のイオン注入をＢＦ2をもっ
て行う方法を提供しようとするものである。
【００１４】また、本発明はかかる負荷部トランジスタ
のチャネル部へのＢＦ2注入を負荷部がＰ−chトランジ
スタよりなるＣ−ＭＯＳ構造のメモリセルについても適
用する方法を提供しようとするものである。
のチャネル部へのＢＦ2注入を負荷部がＰ−chトランジ
スタよりなるＣ−ＭＯＳ構造のメモリセルについても適
用する方法を提供しようとするものである。
【００１５】
【作用】本発明はＳＲＡＭメモリセルにおいて、図１に
示すように駆動部トランジスタＮ1、Ｎ2がＮ−ch薄膜ト
ランジスタの場合は負荷部トランジスタも同一導電型の
Ｎ−ch薄膜トランジスタＮ5、Ｎ6により構成され、また
は図２に示すように駆動部トランジスタＰ1、Ｐ2がＰ−
ch薄膜トランジスタの場合は負荷部トランジスタも同一
導電型のＰ−ch薄膜トランジスタＰ5、Ｐ6により構成さ
れている。 このため、従来構造(図２４)のように負荷部トランジス
タＰ1、Ｐ2と駆動部トランジスタＮ1、Ｎ2の接合部にＰ
Ｎ接合が存在せず、かかる寄生容量による電圧降下を防
止することができ、ＳＲＡＭのホールド下限電圧、動作
下限電圧を低減することができる。
示すように駆動部トランジスタＮ1、Ｎ2がＮ−ch薄膜ト
ランジスタの場合は負荷部トランジスタも同一導電型の
Ｎ−ch薄膜トランジスタＮ5、Ｎ6により構成され、また
は図２に示すように駆動部トランジスタＰ1、Ｐ2がＰ−
ch薄膜トランジスタの場合は負荷部トランジスタも同一
導電型のＰ−ch薄膜トランジスタＰ5、Ｐ6により構成さ
れている。 このため、従来構造(図２４)のように負荷部トランジス
タＰ1、Ｐ2と駆動部トランジスタＮ1、Ｎ2の接合部にＰ
Ｎ接合が存在せず、かかる寄生容量による電圧降下を防
止することができ、ＳＲＡＭのホールド下限電圧、動作
下限電圧を低減することができる。
【００１６】またＳＲＡＭの高集積化にともないノード
・ノード間容量がパターンレイアウト上小さくなり、ソ
フトエラー耐性の低下が問題となっていたが、本発明に
おいては負荷部トランジスタのゲート部と、駆動部トラ
ンジスタのゲート部のオーバーラップ領域が存在し(図
１６(a)(b))、ノード・ノード間に容量が発生するため
(図１７)、かかるソフトエラー耐性の向上を図ることが
できる。
・ノード間容量がパターンレイアウト上小さくなり、ソ
フトエラー耐性の低下が問題となっていたが、本発明に
おいては負荷部トランジスタのゲート部と、駆動部トラ
ンジスタのゲート部のオーバーラップ領域が存在し(図
１６(a)(b))、ノード・ノード間に容量が発生するため
(図１７)、かかるソフトエラー耐性の向上を図ることが
できる。
【００１７】さらに負荷部トランジスタのしきい値電圧
を電源電圧より絶対値を大きく設計しているため、特に
低消費電力型ＳＲＡＭにおいては負荷部トランジスタの
チャネル部を常にオフ状態に固定でき(ノーマリオフ回
路(図９))、かかる負荷部トランジスタを超高抵抗体と
して用いることができる。これにより従来の高抵抗ポリ
シリコンを負荷部に用いる高抵抗負荷型に比べて、負荷
部の抵抗値を１０倍程度大きくすることにより抵抗部の
リーク電流を低減でき、ＳＲＡＭの低消費電力化が可能
となる。
を電源電圧より絶対値を大きく設計しているため、特に
低消費電力型ＳＲＡＭにおいては負荷部トランジスタの
チャネル部を常にオフ状態に固定でき(ノーマリオフ回
路(図９))、かかる負荷部トランジスタを超高抵抗体と
して用いることができる。これにより従来の高抵抗ポリ
シリコンを負荷部に用いる高抵抗負荷型に比べて、負荷
部の抵抗値を１０倍程度大きくすることにより抵抗部の
リーク電流を低減でき、ＳＲＡＭの低消費電力化が可能
となる。
【００１８】上記ＳＲＡＭメモリセルにおいては、負荷
部がＮ−ch薄膜トランジスタの場合はＰ型イオンを、ま
た負荷部がＰ−ch薄膜トランジスタの場合はＮ型イオン
をそれぞれ負荷部薄膜トランジスタのチャネル部に注入
することにより負荷部薄膜トランジスタのしきい値電圧
Ｖthを制御することができる。
部がＮ−ch薄膜トランジスタの場合はＰ型イオンを、ま
た負荷部がＰ−ch薄膜トランジスタの場合はＮ型イオン
をそれぞれ負荷部薄膜トランジスタのチャネル部に注入
することにより負荷部薄膜トランジスタのしきい値電圧
Ｖthを制御することができる。
【００１９】特に、負荷部Ｎ−ch薄膜トランジスタのチ
ャネル部にＢＦ2をイオン注入することにより、上記効
果を得られるとともに、基板中に存在するケイ素(Ｓi)
の不対電子対がフッ素により終端されるため(図１４)、
メモリセル全体の信頼性を向上させることができる。
ャネル部にＢＦ2をイオン注入することにより、上記効
果を得られるとともに、基板中に存在するケイ素(Ｓi)
の不対電子対がフッ素により終端されるため(図１４)、
メモリセル全体の信頼性を向上させることができる。
【００２０】また負荷部トランジスタがＰ−ch薄膜トラ
ンジスタからなるＣ−ＭＯＳ構造のＳＲＡＭメモリセル
においても負荷部トランジスタのチャネル部にＢＦ2を
イオン注入することにより、メモリセルを構成するトラ
ンジスタのしきい値電圧Ｖthの経時変化を抑えることが
できる効果を得ることができる。
ンジスタからなるＣ−ＭＯＳ構造のＳＲＡＭメモリセル
においても負荷部トランジスタのチャネル部にＢＦ2を
イオン注入することにより、メモリセルを構成するトラ
ンジスタのしきい値電圧Ｖthの経時変化を抑えることが
できる効果を得ることができる。
【００２１】
(実施例１)図１は本発明にかかるＳＲＡＭメモリセルの
等価回路図であり、図３はその断面構造図である。また、
図４〜７は、上記メモリセルの製造工程における断面図
である。本発明にかかるＳＲＡＭメモリセルは図１の等
価回路図に示すようにバルクの４個のＮ−ch薄膜トラン
ジスタ即ち２個の駆動部トランジスタＮ1、Ｎ2と２個の
アクセス部トランジスタＮ3、Ｎ4及び負荷部の２個のＰ
−ch薄膜トランジスタＰ1、Ｐ2及びデータ読み書き用の
ビット線、ワード線及び電源電圧Ｖccにより構成され
る。本発明の製造工程は従来例同様、まず図４のように
駆動部Ｎ−chトランジスタを構成し、その上に例えば１
０００Å程度の層間絶縁膜８を堆積した後、当該層間絶
縁膜８の駆動部トランジスタのゲート電極上に開口部を
形成する。次いで、図５のように、例えば５００Åのポ
リシリコン層１０を堆積することにより下層の駆動部ト
ランジスタと上層部の負荷部トランジスタをコンタクト
部９において接続するとともに、これをパターニングす
ることにより負荷部トランジスタのゲート電極１１を作
製する(図６)。次いで、数１００Åのゲート酸化膜１２
を形成後に、数１００Åのポリシリコン層１３をその上
層に堆積する。最後にポリシリコン膜１３をパターニン
グした後、当該ポリシリコン膜１３のチャネル部１５上
に形成した感光性樹脂(図示せず)をマスクとして、Ｎ型
イオン１８をソース部及びドレイン部に注入し、Ｎ型の
ソース領域１６及びドレイン領域１７を形成することに
より、メモリセルの負荷部となるボトムゲート型Ｎ−ch
トランジスタを作製する (図７)。図１６(a)(b)に本発
明により構成されるＳＲＡＭメモリセルの積層構造の平
面図を示す。(a)が上層部の負荷部トランジスタの平面
構造で(b)が下層部の駆動部トランジスタの平面構造で
ある。上層部(a)と下層部(b)はＸ−Ｘ■の位置で重なる
ため、負荷部トランジスタのチャネル部が駆動部トラン
ジスタのゲート上に位置することとなり、かかる積層部
がコンデンサ構造となり容量Ｃを発生させる。
等価回路図であり、図３はその断面構造図である。また、
図４〜７は、上記メモリセルの製造工程における断面図
である。本発明にかかるＳＲＡＭメモリセルは図１の等
価回路図に示すようにバルクの４個のＮ−ch薄膜トラン
ジスタ即ち２個の駆動部トランジスタＮ1、Ｎ2と２個の
アクセス部トランジスタＮ3、Ｎ4及び負荷部の２個のＰ
−ch薄膜トランジスタＰ1、Ｐ2及びデータ読み書き用の
ビット線、ワード線及び電源電圧Ｖccにより構成され
る。本発明の製造工程は従来例同様、まず図４のように
駆動部Ｎ−chトランジスタを構成し、その上に例えば１
０００Å程度の層間絶縁膜８を堆積した後、当該層間絶
縁膜８の駆動部トランジスタのゲート電極上に開口部を
形成する。次いで、図５のように、例えば５００Åのポ
リシリコン層１０を堆積することにより下層の駆動部ト
ランジスタと上層部の負荷部トランジスタをコンタクト
部９において接続するとともに、これをパターニングす
ることにより負荷部トランジスタのゲート電極１１を作
製する(図６)。次いで、数１００Åのゲート酸化膜１２
を形成後に、数１００Åのポリシリコン層１３をその上
層に堆積する。最後にポリシリコン膜１３をパターニン
グした後、当該ポリシリコン膜１３のチャネル部１５上
に形成した感光性樹脂(図示せず)をマスクとして、Ｎ型
イオン１８をソース部及びドレイン部に注入し、Ｎ型の
ソース領域１６及びドレイン領域１７を形成することに
より、メモリセルの負荷部となるボトムゲート型Ｎ−ch
トランジスタを作製する (図７)。図１６(a)(b)に本発
明により構成されるＳＲＡＭメモリセルの積層構造の平
面図を示す。(a)が上層部の負荷部トランジスタの平面
構造で(b)が下層部の駆動部トランジスタの平面構造で
ある。上層部(a)と下層部(b)はＸ−Ｘ■の位置で重なる
ため、負荷部トランジスタのチャネル部が駆動部トラン
ジスタのゲート上に位置することとなり、かかる積層部
がコンデンサ構造となり容量Ｃを発生させる。
【００２２】(実施例２)実施例１においては、図１に示
すように駆動部トランジスタとの接続を、クロスカップ
ル型で示したが、図８で示すようにノーマリオン型接続
にすることにより負荷部Ｎ-chトランジスタＮ5、Ｎ6、を
抵抗として扱うこともできる。
すように駆動部トランジスタとの接続を、クロスカップ
ル型で示したが、図８で示すようにノーマリオン型接続
にすることにより負荷部Ｎ-chトランジスタＮ5、Ｎ6、を
抵抗として扱うこともできる。
【００２３】(実施例３)図１では負荷部トランジスタと
駆動部トランジスタとの接続をクロスカップル型で示し
たが、特に図９で示すようにノーマリオフ型接続するこ
とにより負荷部トランジスタＮ5、Ｎ6を超高抵抗体とし
て扱うことができる。ＳＲＡＭメモリセル、特に低消費
電力タイプにおいては、負荷部トランジスタのリーク電
流をいかに低減するかがメモリの性能に大きく影響す
る。従って本発明のように負荷部トランジスタのしきい
値電圧Ｖthを電源電圧Ｖccより絶対値が大きくなるよう
に設計することにより、図９の回路において負荷部トラ
ンジスタＮ5、Ｎ6をノーマリオフ状態とし、超高抵抗体
として扱うことができる。この場合、従来の薄膜ポリシ
リコンを抵抗として用いた高抵抗負荷型では実現できな
いような数Ｔ(１０12)Ω以上の抵抗値を得ることがで
き、駆動部トランジスタがオン状態の時の消費電流(負
荷部トランジスタのリーク電流)を従来の１０分の１程
度に低減でき、ＳＲＡＭの低消費電力化が可能となる。
駆動部トランジスタとの接続をクロスカップル型で示し
たが、特に図９で示すようにノーマリオフ型接続するこ
とにより負荷部トランジスタＮ5、Ｎ6を超高抵抗体とし
て扱うことができる。ＳＲＡＭメモリセル、特に低消費
電力タイプにおいては、負荷部トランジスタのリーク電
流をいかに低減するかがメモリの性能に大きく影響す
る。従って本発明のように負荷部トランジスタのしきい
値電圧Ｖthを電源電圧Ｖccより絶対値が大きくなるよう
に設計することにより、図９の回路において負荷部トラ
ンジスタＮ5、Ｎ6をノーマリオフ状態とし、超高抵抗体
として扱うことができる。この場合、従来の薄膜ポリシ
リコンを抵抗として用いた高抵抗負荷型では実現できな
いような数Ｔ(１０12)Ω以上の抵抗値を得ることがで
き、駆動部トランジスタがオン状態の時の消費電流(負
荷部トランジスタのリーク電流)を従来の１０分の１程
度に低減でき、ＳＲＡＭの低消費電力化が可能となる。
【００２４】(実施例４)本実施例は実施例３において負
荷部 Ｎ−ch トランジスタのしきい値電圧Ｖthを高く
するために、チャネル部にＰ型イオン１９の注入を追加
するものである。図１０〜１３は本実施例の製造工程を
示すものであるが、これは実施例３に示す工程のあとに
ソース領域１６及びドレイン領域１７を感光性樹脂(図
示せず)でマスクし、ゲート領域１５にＰ型イオン１９
の注入を行うものである。
荷部 Ｎ−ch トランジスタのしきい値電圧Ｖthを高く
するために、チャネル部にＰ型イオン１９の注入を追加
するものである。図１０〜１３は本実施例の製造工程を
示すものであるが、これは実施例３に示す工程のあとに
ソース領域１６及びドレイン領域１７を感光性樹脂(図
示せず)でマスクし、ゲート領域１５にＰ型イオン１９
の注入を行うものである。
【００２５】（実施例５)上記実施例４において、負荷
部 Ｎ−ch トランジスタのチャネル部に行うＰ型イオ
ンの注入を、ＢＦ2をもって行う方法に限定する。つま
りＰ型イオンを注入すると同時にフッ素の注入も行い、
基板中のケイ素(Ｓi)の不対電子対を終端させ、Ｎ−ch
トランジスタのしきい値電圧Ｖthの経時変化(−ＢＴ
(Bias and Temperature)シフト)を抑え、ＳＲＡＭの信
頼性を向上させることができる。図１４に−ＢＴストレ
ス試験の結果を示す。これは、図１５に示すようにトラ
ンジスタのゲート電極に、負のゲート電圧を印加した場
合の、しきい値電圧Ｖthの経時変化を調べたものであ
る。図１４中にＢＦ2、non ＢＦ2と記しているのは、Ｂ
Ｆ2を注入した場合(例えば１×１０12cm-2)と注入しな
い場合であり、またＶgはゲート電圧で印加電圧は−７
Ｖであり、Ｔは試験温度で１２５℃及び７５℃とした。
図１４から分かるように、負荷部Ｎ−chトランジスタの
チャネル部にＢＦ2を注入することにより、当該トラン
ジスタのしきい値電圧Ｖthの経時変化を抑制できること
が分かる。かかる効果はチャネル部にホウ素(Ｂ)のみを
注入した場合には認められず、上述のようにフッ素によ
る効果と考えられる。
部 Ｎ−ch トランジスタのチャネル部に行うＰ型イオ
ンの注入を、ＢＦ2をもって行う方法に限定する。つま
りＰ型イオンを注入すると同時にフッ素の注入も行い、
基板中のケイ素(Ｓi)の不対電子対を終端させ、Ｎ−ch
トランジスタのしきい値電圧Ｖthの経時変化(−ＢＴ
(Bias and Temperature)シフト)を抑え、ＳＲＡＭの信
頼性を向上させることができる。図１４に−ＢＴストレ
ス試験の結果を示す。これは、図１５に示すようにトラ
ンジスタのゲート電極に、負のゲート電圧を印加した場
合の、しきい値電圧Ｖthの経時変化を調べたものであ
る。図１４中にＢＦ2、non ＢＦ2と記しているのは、Ｂ
Ｆ2を注入した場合(例えば１×１０12cm-2)と注入しな
い場合であり、またＶgはゲート電圧で印加電圧は−７
Ｖであり、Ｔは試験温度で１２５℃及び７５℃とした。
図１４から分かるように、負荷部Ｎ−chトランジスタの
チャネル部にＢＦ2を注入することにより、当該トラン
ジスタのしきい値電圧Ｖthの経時変化を抑制できること
が分かる。かかる効果はチャネル部にホウ素(Ｂ)のみを
注入した場合には認められず、上述のようにフッ素によ
る効果と考えられる。
【００２６】(実施例６)実施例５に示す負荷部トランジ
スタのチャネル部へのＢＦ2のイオン注入の効果は、従
来構造の駆動部トランジスがＮ−chトランジスタで負荷
部トランジスタがＰ−chトランジスタからなるＣ−ＭＯ
Ｓ構造のＳＲＡＭメモリセルの負荷部トランジスタにお
いても同様に認められる。図１９に、従来構造のＰ−ch
トランジスタを負荷部として用いたＣ−ＭＯＳ構造のＳ
ＲＡＭメモリセルの構造断面図を示す。本構造はゲート
電極がチャネル部の下に位置し、ボトムゲート型と呼ば
れるものであり、図２０〜２３は当該ボトムゲート型メ
モリセルの製作工程図である。図１９〜２３において図
３〜７と同一符号は同一または相当部分を示す。まず、
図２０のように駆動部Ｎ−chトランジスタを構成し、そ
の上に例えば１０００Å程度の層間絶縁膜８を堆積した
後、当該層間絶縁膜８の駆動部トランジスタのゲート電
極上に開口部を形成する。次いで、図２１のように、例
えば５００Åのポリシリコン層１０を堆積することによ
り下層の駆動部トランジスタと上層部の負荷部トランジ
スタをコンタクト部９において接続するとともに、これ
をパターニングすることにより負荷部トランジスタのゲ
ート電極１１を作製する(図２２)。次いで、数１００Å
のゲート酸化膜１２を形成後に、数１００Åのポリシリ
コン層１３をその上層に堆積する。更にポリシリコン膜
１３をパターニングした後、当該ポリシリコン膜１３の
チャネル部１５上に形成した感光性樹脂(図示せず)をマ
スクとして、Ｐ型イオン１４をソース部及びドレイン部
に注入し、Ｐ型のソース領域１６及びドレイン領域１７
を形成することにより、メモリセルの負荷部となるボト
ムゲート型Ｐ−chトランジスタを作製する (図２３)。
最後にソース領域１６及びドレイン領域１７を感光性樹
脂(図示せず)でマスクし、ゲート領域１５にＢＦ2のイ
オン注入２０を行う。これによって従来構造のＳＲＡＭ
メモリセルにおいても実施例５に示した効果即ち当該負
荷部トランジスタのしきい値電圧Ｖthの経時変化の抑制
が可能となる。
スタのチャネル部へのＢＦ2のイオン注入の効果は、従
来構造の駆動部トランジスがＮ−chトランジスタで負荷
部トランジスタがＰ−chトランジスタからなるＣ−ＭＯ
Ｓ構造のＳＲＡＭメモリセルの負荷部トランジスタにお
いても同様に認められる。図１９に、従来構造のＰ−ch
トランジスタを負荷部として用いたＣ−ＭＯＳ構造のＳ
ＲＡＭメモリセルの構造断面図を示す。本構造はゲート
電極がチャネル部の下に位置し、ボトムゲート型と呼ば
れるものであり、図２０〜２３は当該ボトムゲート型メ
モリセルの製作工程図である。図１９〜２３において図
３〜７と同一符号は同一または相当部分を示す。まず、
図２０のように駆動部Ｎ−chトランジスタを構成し、そ
の上に例えば１０００Å程度の層間絶縁膜８を堆積した
後、当該層間絶縁膜８の駆動部トランジスタのゲート電
極上に開口部を形成する。次いで、図２１のように、例
えば５００Åのポリシリコン層１０を堆積することによ
り下層の駆動部トランジスタと上層部の負荷部トランジ
スタをコンタクト部９において接続するとともに、これ
をパターニングすることにより負荷部トランジスタのゲ
ート電極１１を作製する(図２２)。次いで、数１００Å
のゲート酸化膜１２を形成後に、数１００Åのポリシリ
コン層１３をその上層に堆積する。更にポリシリコン膜
１３をパターニングした後、当該ポリシリコン膜１３の
チャネル部１５上に形成した感光性樹脂(図示せず)をマ
スクとして、Ｐ型イオン１４をソース部及びドレイン部
に注入し、Ｐ型のソース領域１６及びドレイン領域１７
を形成することにより、メモリセルの負荷部となるボト
ムゲート型Ｐ−chトランジスタを作製する (図２３)。
最後にソース領域１６及びドレイン領域１７を感光性樹
脂(図示せず)でマスクし、ゲート領域１５にＢＦ2のイ
オン注入２０を行う。これによって従来構造のＳＲＡＭ
メモリセルにおいても実施例５に示した効果即ち当該負
荷部トランジスタのしきい値電圧Ｖthの経時変化の抑制
が可能となる。
【００２７】
【発明の効果】以上の説明で明らかなように、本発明で
はＳＲＡＭにおいて負荷部トランジスタと駆動部トラン
ジスタを同一導電型にすることにより、負荷部トランジ
スタと駆動部トランジスタの接合部のＰＮ接合を無く
し、かかる接合部に発生する寄生容量による電圧降下を
防止することができる。これにより、ＳＲＡＭメモリセ
ルのホールド下限電圧、動作下限電圧を低く設計するこ
とができる。
はＳＲＡＭにおいて負荷部トランジスタと駆動部トラン
ジスタを同一導電型にすることにより、負荷部トランジ
スタと駆動部トランジスタの接合部のＰＮ接合を無く
し、かかる接合部に発生する寄生容量による電圧降下を
防止することができる。これにより、ＳＲＡＭメモリセ
ルのホールド下限電圧、動作下限電圧を低く設計するこ
とができる。
【００２８】また負荷部トランジスタのゲート部と、駆
動部トランジスタのゲート部のオーバーラップ領域が存
在しノード・ノード間に容量が発生するため、ソフトエ
ラー耐性の向上を図ることができる。
動部トランジスタのゲート部のオーバーラップ領域が存
在しノード・ノード間に容量が発生するため、ソフトエ
ラー耐性の向上を図ることができる。
【００２９】さらに負荷部トランジスタのしきい値電圧
Ｖthを電源電圧Ｖccより絶対値を大きく設計することに
より、特に低消費電力型ＳＲＡＭメモリセルにおいては
負荷部トランジスタのゲートをオフ状態に固定すること
ができ(ノーマリオフ型回路)、負荷部トランジスタを超
高抵抗体として用いることができる。本構造では、従来
の高抵抗ポリシリコンを負荷部に用いる高抵抗負荷型に
比べ、負荷部の抵抗値を１０倍程度大きくすることがで
きるため、抵抗部のリーク電流が軽減でき、ＳＲＡＭの
低消費電力化を図ることができる。
Ｖthを電源電圧Ｖccより絶対値を大きく設計することに
より、特に低消費電力型ＳＲＡＭメモリセルにおいては
負荷部トランジスタのゲートをオフ状態に固定すること
ができ(ノーマリオフ型回路)、負荷部トランジスタを超
高抵抗体として用いることができる。本構造では、従来
の高抵抗ポリシリコンを負荷部に用いる高抵抗負荷型に
比べ、負荷部の抵抗値を１０倍程度大きくすることがで
きるため、抵抗部のリーク電流が軽減でき、ＳＲＡＭの
低消費電力化を図ることができる。
【００３０】しきい値電圧Ｖthの制御は、負荷部がＮ−
ch薄膜トランジスタの場合はＰ型イオンを、負荷部がＰ
−ch薄膜トランジスタの場合はＮ型イオンをそれぞれ負
荷部トランジスタのチャネル部に注入することにより可
能である。
ch薄膜トランジスタの場合はＰ型イオンを、負荷部がＰ
−ch薄膜トランジスタの場合はＮ型イオンをそれぞれ負
荷部トランジスタのチャネル部に注入することにより可
能である。
【００３１】特に負荷部Ｎ−ch薄膜トランジスタのチャ
ネル部の注入にＢＦ2を用いることにより、Ｐ型イオン
を注入できるとともに、フッ素により基板に存在する不
対電子対を終端することにより、負荷部トランジスタの
しきい値電圧Ｖthの経時変化を抑え、ＳＲＡＭの信頼性
を向上させることができる。
ネル部の注入にＢＦ2を用いることにより、Ｐ型イオン
を注入できるとともに、フッ素により基板に存在する不
対電子対を終端することにより、負荷部トランジスタの
しきい値電圧Ｖthの経時変化を抑え、ＳＲＡＭの信頼性
を向上させることができる。
【００３２】かかるＢＦ2注入の効果は駆動部がＮ−ch
トランジスタ、負荷部が Ｐ−chトランジスタからなる
従来構造のＣ−ＭＯＳ型ＳＲＡＭメモリセルの駆動部ト
ランジスタのチャネル部においても同様に認められる。
トランジスタ、負荷部が Ｐ−chトランジスタからなる
従来構造のＣ−ＭＯＳ型ＳＲＡＭメモリセルの駆動部ト
ランジスタのチャネル部においても同様に認められる。
【００３３】本発明にかかる製造方法によれば、上記Ｓ
ＲＡＭメモリセルを提供することができる。即ち、第１
導電型の基板上にＳＲＡＭ駆動部を構成する第２導電型
のトランジスタを構成し、当該第２導電型のトランジス
タ上にさらにＳＲＡＭ負荷部を構成する第２導電型チャ
ネルの薄膜トランジスタを設けることにより、負荷部ト
ランジスタと駆動部トランジスタの接合部のＰＮ接合が
無く、かかる接合部に発生する寄生容量による電圧降下
を防止することができる第１および第２の形態における
半導体装置を提供することができる。
ＲＡＭメモリセルを提供することができる。即ち、第１
導電型の基板上にＳＲＡＭ駆動部を構成する第２導電型
のトランジスタを構成し、当該第２導電型のトランジス
タ上にさらにＳＲＡＭ負荷部を構成する第２導電型チャ
ネルの薄膜トランジスタを設けることにより、負荷部ト
ランジスタと駆動部トランジスタの接合部のＰＮ接合が
無く、かかる接合部に発生する寄生容量による電圧降下
を防止することができる第１および第２の形態における
半導体装置を提供することができる。
【００３４】ＳＲＡＭ用半導体装置の製造方法におい
て、しきい値電圧Ｖthを電源電圧Ｖccよりも絶対値を大
きく設計する方法として、特に第２導電型チャネルの薄
膜トランジスタのチャネル部にイオン注入を行う方法を
採用することにより上記設計を容易に実施することがで
きる。
て、しきい値電圧Ｖthを電源電圧Ｖccよりも絶対値を大
きく設計する方法として、特に第２導電型チャネルの薄
膜トランジスタのチャネル部にイオン注入を行う方法を
採用することにより上記設計を容易に実施することがで
きる。
【００３５】特に、上記ＳＲＡＭ用半導体装置の製造方
法においては、第２導電型チャネルの薄膜トランジスタ
のチャネル部のイオン注入をＢＦ2をもって行うことに
より、負荷部トランジスタのしきい値電圧Ｖthの経時変
化が抑制された半導体装置を提供することができる。
法においては、第２導電型チャネルの薄膜トランジスタ
のチャネル部のイオン注入をＢＦ2をもって行うことに
より、負荷部トランジスタのしきい値電圧Ｖthの経時変
化が抑制された半導体装置を提供することができる。
【００３６】本発明は負荷部トランジスタと駆動部トラ
ンジスタの接合部のＰＮ接合が無い半導体装置について
説明してきたが、従来の負荷部がＰ−chトランジスタよ
りなるＣ−ＭＯＳ構造のメモリセルについてもそのチャ
ネル部へのＢＦ2注入を適用することにより、同様に負
荷部トランジスタのしきい値電圧Ｖthの経時変化が抑制
された半導体装置を提供することができる。
ンジスタの接合部のＰＮ接合が無い半導体装置について
説明してきたが、従来の負荷部がＰ−chトランジスタよ
りなるＣ−ＭＯＳ構造のメモリセルについてもそのチャ
ネル部へのＢＦ2注入を適用することにより、同様に負
荷部トランジスタのしきい値電圧Ｖthの経時変化が抑制
された半導体装置を提供することができる。
【図１】 この発明により構成される駆動部及び負荷部
のトランジスタがいずれもＮ−ch薄膜トランジスタであ
るＳＲＡＭメモリセルの等価回路図である。
のトランジスタがいずれもＮ−ch薄膜トランジスタであ
るＳＲＡＭメモリセルの等価回路図である。
【図２】 この発明により構成される駆動部及び負荷部
のトランジスタがいずれもＰ−ch薄膜トランジスタであ
るＳＲＡＭメモリセルの等価回路図である。
のトランジスタがいずれもＰ−ch薄膜トランジスタであ
るＳＲＡＭメモリセルの等価回路図である。
【図３】 この発明により構成されるＳＲＡＭメモリセ
ルの断面構造図である。
ルの断面構造図である。
【図４】 この発明により構成されるＳＲＡＭメモリセ
ルの製造工程の断面図である。
ルの製造工程の断面図である。
【図５】 この発明により構成されるＳＲＡＭメモリセ
ルの製造工程の断面図である。
ルの製造工程の断面図である。
【図６】 この発明により構成されるＳＲＡＭメモリセ
ルの製造工程の断面図である。
ルの製造工程の断面図である。
【図７】 この発明により構成されるＳＲＡＭメモリセ
ルの製造工程の断面図である。
ルの製造工程の断面図である。
【図８】 実施例２にかかるノーマリオン型ＳＲＡＭメ
モリセルの等価回路図である。
モリセルの等価回路図である。
【図９】 実施例３にかかるノーマリオフ型ＳＲＡＭメ
モリセルの等価回路図である。
モリセルの等価回路図である。
【図１０】 実施例４にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図１１】 実施例４にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図１２】 実施例４にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図１３】 実施例４にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図１４】 ＳＲＡＭを構成する薄膜トランジスタの
−ＢＴ(Bias and Tem-perature)ストレス試験の結果で
ある。
−ＢＴ(Bias and Tem-perature)ストレス試験の結果で
ある。
【図１５】 −ＢＴ試験の電圧印加状態における回路図
である。
である。
【図１６】 (a) この発明により構成されるＳＲＡＭ
メモリセルの下層積層構造平面図である。 (b) この発明により構成されるＳＲＡＭメモリセルの
上層積層構造平面図である。
メモリセルの下層積層構造平面図である。 (b) この発明により構成されるＳＲＡＭメモリセルの
上層積層構造平面図である。
【図１７】 この発明により構成されるＳＲＡＭメモリ
セルの等価回路図であって、ノード・ノード間の容量を
考慮した等価回路図である。
セルの等価回路図であって、ノード・ノード間の容量を
考慮した等価回路図である。
【図１８】 従来構造のＳＲＡＭメモリセルの等価回路
図である。
図である。
【図１９】 実施例６にかかるＳＲＡＭメモリセルの断
面構造図である。
面構造図である。
【図２０】 実施例６にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図２１】 実施例６にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図２２】 実施例６にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図２３】 実施例６にかかるＳＲＡＭメモリセルの製
造工程の断面図である。
造工程の断面図である。
【図２４】 従来構造のＳＲＡＭメモリセルであって、
ＰＮ接合が存在するＳＲＡＭの等価回路図である。
ＰＮ接合が存在するＳＲＡＭの等価回路図である。
１００ 半導体バルク基板 １ 半導体基板 ２ 駆動部薄膜トランジスタのソース部 ３ 駆動部薄膜トランジスタのドレイン部 ４ 分離領域 ５ 層間絶縁膜 ６ 駆動部薄膜トランジスタのゲート電極 ７ アクセストランジスタのゲート部 ８ 層間絶縁膜 ９ コンタクト部 １０ ポリシリコン層 １１ 負荷部薄膜トランジスタのゲート電極 １２ ゲート酸化膜 １３ ポリシリコン層 １４ Ｐ型イオン １５ 負荷部薄膜トランジスタのゲート領域 １６ 負荷部薄膜トランジスタのソース領域 １７ 負荷部薄膜トランジスタのドレイン領域 １８ Ｎ型イオン １９ Ｐ型イオン ２０ ＢＦ２
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１８ Ｆ
Claims (16)
- 【請求項１】 ＳＲＡＭメモリセルであって、負荷部ト
ランジスタが駆動部Ｎ−chトランジスタと同一導電型の
Ｎ−ch薄膜トランジスタより構成されていることを特徴
とする半導体装置。 - 【請求項２】 上記駆動部がバルクの４個のＮ−chトラ
ンジスタにより構成される請求項１記載の半導体装置。 - 【請求項３】 ＳＲＡＭメモリセルであって、負荷部ト
ランジスタが駆動部Ｐ−chトランジスタと同一導電型の
Ｐ−ch薄膜トランジスタより構成されていることを特徴
とする半導体装置。 - 【請求項４】 上記駆動部がバルクの４個のＰ−chトラ
ンジスタにより構成される請求項３記載の半導体装置。 - 【請求項５】 上記ＳＲＡＭメモリセルであって、負荷
部トランジスタのしきい値電圧Ｖthが電源電圧Ｖccより
も絶対値が大きく設定されている請求項１〜４のいずれ
かに記載の半導体装置。 - 【請求項６】 上記ＳＲＡＭメモリセルであって、負荷
部トランジスタのチャネル部が駆動部トランジスタのゲ
ート上に構成され、第１および第２負荷部トランジスタ
のノード間に容量Ｃを付加した請求項１〜４のいずれか
に記載の半導体装置。 - 【請求項７】 上記ＳＲＡＭメモリセルであって、負荷
部がＮ−ch薄膜トランジスタの場合はＰ型イオンを負荷
部薄膜トランジスタのチャネル部に注入する請求項５記
載の半導体装置。 - 【請求項８】 上記ＳＲＡＭメモリセルであって、負荷
部がＰ−ch薄膜トランジスタの場合はＮ型イオンを負荷
部薄膜トランジスタのチャネル部に注入する請求項５記
載の半導体装置。 - 【請求項９】 上記ＳＲＡＭメモリセルであって、負荷
部Ｎ−ch薄膜トランジスタのチャネル部のイオン注入を
ＢＦ2をもって行う請求項７記載の半導体装置。 - 【請求項１０】 ＳＲＡＭメモリセルであって、負荷部
トランジスタがＮ−ch薄膜トランジスタより構成され、
チャネル部のイオン注入がＢＦ2をもって行われている
ことを特徴とする半導体装置。 - 【請求項１１】 第１導電型の基板上にＳＲＡＭ駆動部
を構成する第２導電型のトランジスタが構成され、当該
第２導電型のトランジスタ上にさらにＳＲＡＭ負荷部を
構成する第２導電型チャネルの薄膜トランジスタが設け
られることを特徴とするＳＲＡＭ用半導体装置の製造方
法。 - 【請求項１２】 最上層の第２導電型チャネルの薄膜ト
ランジスタのチャネル部をゲート電極形成後に作製する
請求項１１記載のＳＲＡＭ用半導体装置の製造方法。 - 【請求項１３】 しきい値電圧Ｖthを電源電圧Ｖccより
も絶対値を大きく設計する請求項１１記載の方法。 - 【請求項１４】 負荷部を構成する薄膜トランジスタの
チャネル部にイオン注入を行ってしきい値電圧Ｖthを電
源電圧Ｖccよりも絶対値を大きく設計する請求項１３記
載の方法。 - 【請求項１５】 第２導電型チャネルの薄膜トランジス
タのチャネル部のイオン注入をＢＦ2をもって行う請求
項１４記載のＳＲＡＭ用半導体装置の製造方法。 - 【請求項１６】 第１導電型の基板上にＳＲＡＭ駆動部
を構成する第２導電型のトランジスタが形成され、次い
で当該第２導電型のトランジスタ上にさらにＳＲＡＭ負
荷部を構成する第１導電型または第２導電型チャネルの
薄膜トランジスタが形成され、該薄膜トランジスタのチ
ャネル部へのイオン注入をＢＦ2をもって行うことを特
徴とするＳＲＡＭ用半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008162A JPH08204029A (ja) | 1995-01-23 | 1995-01-23 | 半導体装置およびその製造方法 |
| US08/511,820 US5635731A (en) | 1995-01-23 | 1995-08-07 | SRAM cell with no PN junction between driver and load transistors and method of manufacturing the same |
| KR1019950043800A KR960030424A (ko) | 1995-01-23 | 1995-11-27 | Sram 메모리셀 및 그의 제조방법 |
| US08/821,144 US5952678A (en) | 1995-01-23 | 1997-03-20 | SRAM cell with no PN junction between driver and load transistors and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008162A JPH08204029A (ja) | 1995-01-23 | 1995-01-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204029A true JPH08204029A (ja) | 1996-08-09 |
Family
ID=11685643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008162A Pending JPH08204029A (ja) | 1995-01-23 | 1995-01-23 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5635731A (ja) |
| JP (1) | JPH08204029A (ja) |
| KR (1) | KR960030424A (ja) |
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