JPH1022374A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1022374A JPH1022374A JP8177804A JP17780496A JPH1022374A JP H1022374 A JPH1022374 A JP H1022374A JP 8177804 A JP8177804 A JP 8177804A JP 17780496 A JP17780496 A JP 17780496A JP H1022374 A JPH1022374 A JP H1022374A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、ブロックレジ
ストパターンを用いることなく、且つ、研磨速度のパタ
ーンの疎密依存性に影響されることなく表面を平坦に化
学機械研磨する。 【解決手段】 半導体基板１の表面に研磨ストッパー膜
２となる膜を堆積したのち、半導体基板１をエッチング
して素子分離領域となる溝４を形成し、次いで、半導体
基板１上に絶縁膜５を堆積させて溝４を埋め込んだの
ち、絶縁膜５上にシリコン膜６を堆積し、次いで、シリ
コン膜６を化学機械研磨法によって研磨して素子領域３
上のシリコン膜６を除去したのち、溝４上に残ったシリ
コン膜６を熱酸化して二酸化シリコン膜７に変換し、次
いで、絶縁膜５及び二酸化シリコン膜７を化学機械研磨
法によって同時に研磨し平坦化する。
ストパターンを用いることなく、且つ、研磨速度のパタ
ーンの疎密依存性に影響されることなく表面を平坦に化
学機械研磨する。 【解決手段】 半導体基板１の表面に研磨ストッパー膜
２となる膜を堆積したのち、半導体基板１をエッチング
して素子分離領域となる溝４を形成し、次いで、半導体
基板１上に絶縁膜５を堆積させて溝４を埋め込んだの
ち、絶縁膜５上にシリコン膜６を堆積し、次いで、シリ
コン膜６を化学機械研磨法によって研磨して素子領域３
上のシリコン膜６を除去したのち、溝４上に残ったシリ
コン膜６を熱酸化して二酸化シリコン膜７に変換し、次
いで、絶縁膜５及び二酸化シリコン膜７を化学機械研磨
法によって同時に研磨し平坦化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、化学機械研磨法（ＣＭ
Ｐ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）によって表面を平坦化して埋込酸化膜を
形成する素子分離用絶縁膜の平坦化方法の改良に関する
ものである。
法に関するものであり、特に、化学機械研磨法（ＣＭ
Ｐ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）によって表面を平坦化して埋込酸化膜を
形成する素子分離用絶縁膜の平坦化方法の改良に関する
ものである。
【０００２】
【従来の技術】従来、半導体装置の素子分離法として
は、シリコン窒化膜を耐酸化性マスクとして用いた局所
酸化法（ＬＯＣＯＳ法）、即ち、選択酸化法が広く用い
られているが、一般的な選択酸化法ではバーズビークと
い酸化膜の食い込みが入り、素子領域の上部まで酸化さ
れると言う問題がある。
は、シリコン窒化膜を耐酸化性マスクとして用いた局所
酸化法（ＬＯＣＯＳ法）、即ち、選択酸化法が広く用い
られているが、一般的な選択酸化法ではバーズビークと
い酸化膜の食い込みが入り、素子領域の上部まで酸化さ
れると言う問題がある。
【０００３】また、素子領域が互いに近接している場
合、素子領域間の埋込酸化膜の膜厚が薄くなるため、十
分な素子分離ができなくなるという問題があり、さらに
は、熱酸化に伴うストレスによる半導体基板中への欠陥
の発生等の問題があった。
合、素子領域間の埋込酸化膜の膜厚が薄くなるため、十
分な素子分離ができなくなるという問題があり、さらに
は、熱酸化に伴うストレスによる半導体基板中への欠陥
の発生等の問題があった。
【０００４】この様な問題点を解決するために、素子領
域間にトレンチを設けてＣＶＤ−ＳｉＯ2 膜を堆積さ
せ、トレンチをＣＶＤ−ＳｉＯ2 膜で埋め込むという所
謂シャロートレンチ分離法が提案されているが、表面に
凹凸が生ずるために、この凹凸をなくすために、平坦化
工程を必要としている。
域間にトレンチを設けてＣＶＤ−ＳｉＯ2 膜を堆積さ
せ、トレンチをＣＶＤ−ＳｉＯ2 膜で埋め込むという所
謂シャロートレンチ分離法が提案されているが、表面に
凹凸が生ずるために、この凹凸をなくすために、平坦化
工程を必要としている。
【０００５】従来、この様な表面平坦化法としては、ト
レンチを覆うＣＶＤ−ＳｉＯ2 膜の表面の大面積の凹部
にブロックレジストパターンを設けたのち、平坦化用レ
ジストを塗布し、レジストエッチバックによりレジスト
と共にＣＶＤ−ＳｉＯ2 膜をエッチングしてその表面を
平坦化する方法（必要ならば、ＩＥＤＭ Ｔｅｃｈ．Ｄ
ｉｇ．，１９８７，ｐ．７３２参照）が提案されてい
る。
レンチを覆うＣＶＤ−ＳｉＯ2 膜の表面の大面積の凹部
にブロックレジストパターンを設けたのち、平坦化用レ
ジストを塗布し、レジストエッチバックによりレジスト
と共にＣＶＤ−ＳｉＯ2 膜をエッチングしてその表面を
平坦化する方法（必要ならば、ＩＥＤＭ Ｔｅｃｈ．Ｄ
ｉｇ．，１９８７，ｐ．７３２参照）が提案されてい
る。
【０００６】また、他の表面平坦化法としては、化学機
械研磨法によって表面を平坦化して埋込酸化膜を形成す
る方法（必要ならば、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ，ｖｏｌ．６１，１９９２，ｐ．１３
４４参照）も提案されている。
械研磨法によって表面を平坦化して埋込酸化膜を形成す
る方法（必要ならば、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ，ｖｏｌ．６１，１９９２，ｐ．１３
４４参照）も提案されている。
【０００７】さらに、他の表面平坦化法としては、レジ
ストエッチバック法と化学機械研磨法を組み合わせた方
法（必要ならば、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９
８９，ｐ．６１参照）が提案されている。
ストエッチバック法と化学機械研磨法を組み合わせた方
法（必要ならば、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９
８９，ｐ．６１参照）が提案されている。
【０００８】
【発明が解決しようとする課題】しかし、レジストエッ
チバック法を用いる場合には、ブロックレジストパター
ンの配置が難しく、即ち、どの程度の大きさのトレン
チ、或いは、凹部にブロックレジストパターンを配置す
るかの判断が難しく、且つ、位置合わせの必要なフォト
リソグラフィー工程を必要としている。
チバック法を用いる場合には、ブロックレジストパター
ンの配置が難しく、即ち、どの程度の大きさのトレン
チ、或いは、凹部にブロックレジストパターンを配置す
るかの判断が難しく、且つ、位置合わせの必要なフォト
リソグラフィー工程を必要としている。
【０００９】また、化学機械研磨法を用いた場合には、
研磨特性にパターンの疎密依存性があり、大面積のメサ
や、メモリセル部の様に微細なパターンが密集した領域
においては実効的な研磨圧力が下がり、研磨速度が低下
するという問題がある。
研磨特性にパターンの疎密依存性があり、大面積のメサ
や、メモリセル部の様に微細なパターンが密集した領域
においては実効的な研磨圧力が下がり、研磨速度が低下
するという問題がある。
【００１０】ここで、この従来のＣＭＰ法の問題点を図
５を参照して説明する。 図５（ａ）及び（ｂ）参照 シリコン基板３１上に研磨ストッパー膜となるシリコン
窒化膜３２を設けたのち、素子分離領域を形成するため
のトレンチ３３を設け、全面にＣＶＤ−ＳｉＯ 2 膜３４
を堆積することによってトレンチ３３をＣＶＤ−ＳｉＯ
2 膜３４で埋め込む。
５を参照して説明する。 図５（ａ）及び（ｂ）参照 シリコン基板３１上に研磨ストッパー膜となるシリコン
窒化膜３２を設けたのち、素子分離領域を形成するため
のトレンチ３３を設け、全面にＣＶＤ−ＳｉＯ 2 膜３４
を堆積することによってトレンチ３３をＣＶＤ−ＳｉＯ
2 膜３４で埋め込む。
【００１１】次いで、化学機械研磨法（ＣＭＰ法）を用
いてＣＶＤ−ＳｉＯ2 膜３４を平坦化すると、孤立した
小面積のメサ３５上に堆積されたＣＶＤ−ＳｉＯ2 膜３
４は研磨されやすいため、過剰研磨により窪み３８が生
じ、一方、大面積のメサ３６上においては研磨不足が生
ずる。
いてＣＶＤ−ＳｉＯ2 膜３４を平坦化すると、孤立した
小面積のメサ３５上に堆積されたＣＶＤ−ＳｉＯ2 膜３
４は研磨されやすいため、過剰研磨により窪み３８が生
じ、一方、大面積のメサ３６上においては研磨不足が生
ずる。
【００１２】そして、大面積のメサ３６上に堆積された
ＣＶＤ−ＳｉＯ2 膜３４を完全に除去しようとすると、
孤立した小面積のメサ３５の表面に設けたシリコン窒化
膜３２は研磨ストッパー膜として機能しないので、孤立
した小面積のメサ３５自体も研磨され、且つ、埋込酸化
膜が薄くなるという問題がある。
ＣＶＤ−ＳｉＯ2 膜３４を完全に除去しようとすると、
孤立した小面積のメサ３５の表面に設けたシリコン窒化
膜３２は研磨ストッパー膜として機能しないので、孤立
した小面積のメサ３５自体も研磨され、且つ、埋込酸化
膜が薄くなるという問題がある。
【００１３】図５（ｃ）参照 これは、シリコン基板３１の表面形状に応じてＣＶＤ−
ＳｉＯ2 膜３４に形成される凸部３７のサイズによって
研磨速度が異なるためであり、例えば、ＣＶＤ−ＳｉＯ
2 膜３４に形成される段差を０．７μｍとすると、凸部
３７のパターンサイズが０．５ｍｍ×０．５ｍｍの場合
には、研磨速度は約７０００Å（０．７μｍ）／分であ
るのに対して、４ｍｍ×４ｍｍの場合には、研磨速度は
約１０００Å（０．１μｍ）／分で、約１／７となる。
ＳｉＯ2 膜３４に形成される凸部３７のサイズによって
研磨速度が異なるためであり、例えば、ＣＶＤ−ＳｉＯ
2 膜３４に形成される段差を０．７μｍとすると、凸部
３７のパターンサイズが０．５ｍｍ×０．５ｍｍの場合
には、研磨速度は約７０００Å（０．７μｍ）／分であ
るのに対して、４ｍｍ×４ｍｍの場合には、研磨速度は
約１０００Å（０．１μｍ）／分で、約１／７となる。
【００１４】したがって、本発明は、ブロックレジスト
パターンを用いることなく、且つ、研磨速度のパターン
の疎密依存性に影響されることなく、表面を平坦に化学
機械研磨することを目的とする。
パターンを用いることなく、且つ、研磨速度のパターン
の疎密依存性に影響されることなく、表面を平坦に化学
機械研磨することを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、半導体装置の製造方法において、半導
体基板１の表面に研磨ストッパー膜２となる膜を堆積す
る工程、半導体基板１をエッチングして素子分離領域と
なる溝４を形成する工程、半導体基板１上に絶縁膜５を
堆積させて溝４を埋め込む工程、絶縁膜５上にシリコン
膜６を堆積する工程、シリコン膜６を化学機械研磨法に
よって研磨し、素子領域３上のシリコン膜６を除去する
工程、溝４上に残ったシリコン膜６を熱酸化して二酸化
シリコン膜７に変換する工程、及び、絶縁膜５及び二酸
化シリコン膜７を化学機械研磨法によって同時に研磨し
平坦化する工程を、順次行うことを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、半導体装置の製造方法において、半導
体基板１の表面に研磨ストッパー膜２となる膜を堆積す
る工程、半導体基板１をエッチングして素子分離領域と
なる溝４を形成する工程、半導体基板１上に絶縁膜５を
堆積させて溝４を埋め込む工程、絶縁膜５上にシリコン
膜６を堆積する工程、シリコン膜６を化学機械研磨法に
よって研磨し、素子領域３上のシリコン膜６を除去する
工程、溝４上に残ったシリコン膜６を熱酸化して二酸化
シリコン膜７に変換する工程、及び、絶縁膜５及び二酸
化シリコン膜７を化学機械研磨法によって同時に研磨し
平坦化する工程を、順次行うことを特徴とする。
【００１６】シリコン膜６、即ち、多結晶シリコン膜或
いはアモルファスシリコン膜を熱酸化した場合、その堆
積は約２倍に膨張するので、シリコン膜パターンを熱酸
化して二酸化シリコン膜７に変換し、表面の凹凸を少な
くしてから研磨することにより、研磨速度のパターンの
疎密依存性の影響を受けることがなく、平坦な埋込絶縁
膜８を形成することができる。
いはアモルファスシリコン膜を熱酸化した場合、その堆
積は約２倍に膨張するので、シリコン膜パターンを熱酸
化して二酸化シリコン膜７に変換し、表面の凹凸を少な
くしてから研磨することにより、研磨速度のパターンの
疎密依存性の影響を受けることがなく、平坦な埋込絶縁
膜８を形成することができる。
【００１７】また、シリコン膜６のパターニング工程及
び表面平坦化工程において、フォトリソグラフィー工程
を用いず、化学機械研磨法のみを用いているので、位置
合わせ工程が不要になり、工程を簡素化することができ
る。
び表面平坦化工程において、フォトリソグラフィー工程
を用いず、化学機械研磨法のみを用いているので、位置
合わせ工程が不要になり、工程を簡素化することができ
る。
【００１８】（２）また、本発明は、半導体装置の製造
方法において、半導体基板１の表面に研磨ストッパー膜
２となる膜を堆積する工程、半導体基板１をエッチング
して素子分離領域となる溝４を形成する工程、半導体基
板１上に絶縁膜５を堆積させて溝４を埋め込む工程、絶
縁膜５上にシリコン膜６を堆積する工程、シリコン膜６
を化学機械研磨法によって研磨し、素子領域３上のシリ
コン膜６を除去する工程、溝４上に残ったシリコン膜６
を熱酸化して二酸化シリコン膜７に変換する工程、絶縁
膜５及び二酸化シリコン膜７を途中までエッチングバッ
クする工程、及び、絶縁膜５及び二酸化シリコン膜７を
化学機械研磨法によって同時に研磨し平坦化する工程
を、順次行うことを特徴とする。
方法において、半導体基板１の表面に研磨ストッパー膜
２となる膜を堆積する工程、半導体基板１をエッチング
して素子分離領域となる溝４を形成する工程、半導体基
板１上に絶縁膜５を堆積させて溝４を埋め込む工程、絶
縁膜５上にシリコン膜６を堆積する工程、シリコン膜６
を化学機械研磨法によって研磨し、素子領域３上のシリ
コン膜６を除去する工程、溝４上に残ったシリコン膜６
を熱酸化して二酸化シリコン膜７に変換する工程、絶縁
膜５及び二酸化シリコン膜７を途中までエッチングバッ
クする工程、及び、絶縁膜５及び二酸化シリコン膜７を
化学機械研磨法によって同時に研磨し平坦化する工程
を、順次行うことを特徴とする。
【００１９】この様に、表面平坦化工程を、エッチバッ
ク工程と化学機械研磨工程の２段階工程で行うことによ
って、化学機械研磨工程により除去する膜の厚さを少な
くし、埋込絶縁膜８の表面平坦化をより均質に且つ高精
度に行うことができる。
ク工程と化学機械研磨工程の２段階工程で行うことによ
って、化学機械研磨工程により除去する膜の厚さを少な
くし、埋込絶縁膜８の表面平坦化をより均質に且つ高精
度に行うことができる。
【００２０】
【発明の実施の形態】本発明の第１の実施の形態の製造
工程を図２及び図３を参照して説明する。 図２（ａ）参照 まず、シリコン基板１１の表面を熱酸化して厚さ５〜２
０ｎｍ、例えば、１０ｎｍのパッド酸化膜１２を形成し
たのち、ＣＶＤ法によって厚さ５０〜２００ｎｍ、例え
ば、１００ｎｍの化学機械研磨の際に研磨ストッパー膜
となるシリコン窒化膜１３を堆積させ、次いで、レジス
トパターン（図示せず）をマスクとしたドライ・エッチ
ングによりシリコン窒化膜１３、パッド酸化膜１２、及
び、シリコン基板１１を順次エッチングすることによっ
て、深さ２００〜６００ｎｍ、例えば、４００ｎｍのト
レンチ１４，１５を形成する。
工程を図２及び図３を参照して説明する。 図２（ａ）参照 まず、シリコン基板１１の表面を熱酸化して厚さ５〜２
０ｎｍ、例えば、１０ｎｍのパッド酸化膜１２を形成し
たのち、ＣＶＤ法によって厚さ５０〜２００ｎｍ、例え
ば、１００ｎｍの化学機械研磨の際に研磨ストッパー膜
となるシリコン窒化膜１３を堆積させ、次いで、レジス
トパターン（図示せず）をマスクとしたドライ・エッチ
ングによりシリコン窒化膜１３、パッド酸化膜１２、及
び、シリコン基板１１を順次エッチングすることによっ
て、深さ２００〜６００ｎｍ、例えば、４００ｎｍのト
レンチ１４，１５を形成する。
【００２１】なお、トレンチ１４は図の左側の周辺回路
形成領域と図の右側のメモリ等の素子形成領域とを分離
する幅広の溝であり、また、トレンチ１５は各素子形成
領域間を分離する幅狭の溝である。
形成領域と図の右側のメモリ等の素子形成領域とを分離
する幅広の溝であり、また、トレンチ１５は各素子形成
領域間を分離する幅狭の溝である。
【００２２】図２（ｂ）参照 次いで、レジストパターンを除去したのち、熱酸化によ
って、露出したトレンチ１４，１５の表面に厚さ５ｎｍ
〜３０ｎｍ、例えば、３０ｎｍの犠牲酸化膜（図示せ
ず）を形成し、次いで、ＣＶＤ法によって全面に厚さ３
００〜８００ｎｍ、例えば、５００ｎｍのＣＶＤ−Ｓｉ
Ｏ2 膜１６を堆積させる。
って、露出したトレンチ１４，１５の表面に厚さ５ｎｍ
〜３０ｎｍ、例えば、３０ｎｍの犠牲酸化膜（図示せ
ず）を形成し、次いで、ＣＶＤ法によって全面に厚さ３
００〜８００ｎｍ、例えば、５００ｎｍのＣＶＤ−Ｓｉ
Ｏ2 膜１６を堆積させる。
【００２３】なお、犠牲酸化膜の形成に先立って、必要
に応じて露出したトレンチ１４，１５の表面にチャネル
カット領域（図示せず）を形成しても良く、チャネルカ
ット領域を形成する際は、シリコン基板１１の表面領域
がｎ型の場合には、Ａｓ等を斜めイオン注入してｎ+ 型
領域を形成し、ｐ型領域の場合には、Ｂ等を斜めイオン
注入してｐ+ 型領域を形成すれば良く、また、犠牲酸化
膜は、ＣＶＤ−ＳｉＯ 2 膜１６の堆積工程、或いは、そ
れ以降の工程において、シリコン基板１１の表面が汚染
したり、湿気等が進入することを防止するため、また、
シリコンエッチング時のダメージ層を除去するためにに
設けるものである。
に応じて露出したトレンチ１４，１５の表面にチャネル
カット領域（図示せず）を形成しても良く、チャネルカ
ット領域を形成する際は、シリコン基板１１の表面領域
がｎ型の場合には、Ａｓ等を斜めイオン注入してｎ+ 型
領域を形成し、ｐ型領域の場合には、Ｂ等を斜めイオン
注入してｐ+ 型領域を形成すれば良く、また、犠牲酸化
膜は、ＣＶＤ−ＳｉＯ 2 膜１６の堆積工程、或いは、そ
れ以降の工程において、シリコン基板１１の表面が汚染
したり、湿気等が進入することを防止するため、また、
シリコンエッチング時のダメージ層を除去するためにに
設けるものである。
【００２４】次いで、ドライ酸素雰囲気中で、１０００
℃で２５分間、熱処理を行うことによって、ＣＶＤ−Ｓ
ｉＯ2 膜１６を緻密化する。この熱処理によって、ＣＶ
Ｄ−ＳｉＯ2 膜１６は、埋込酸化膜として十分機能する
程度に緻密化すると共に、以降の化学機械研磨工程にお
いて、熱酸化膜と同程度の研磨速度を有することにな
る。
℃で２５分間、熱処理を行うことによって、ＣＶＤ−Ｓ
ｉＯ2 膜１６を緻密化する。この熱処理によって、ＣＶ
Ｄ−ＳｉＯ2 膜１６は、埋込酸化膜として十分機能する
程度に緻密化すると共に、以降の化学機械研磨工程にお
いて、熱酸化膜と同程度の研磨速度を有することにな
る。
【００２５】図２（ｃ）参照 次いで、全面に、ＣＶＤ法によって厚さ２００〜４００
ｎｍ、例えば、３００ｎｍの多結晶シリコン膜１７を堆
積させる。
ｎｍ、例えば、３００ｎｍの多結晶シリコン膜１７を堆
積させる。
【００２６】図３（ｄ）参照 次いで、研磨布として発泡ポリウレタン製研磨布を用
い、且つ、研磨剤としてコロダイル・シリカ研磨剤を用
いた化学機械研磨によって多結晶シリコン膜１７を研磨
し、周辺回路形成領域と素子形成領域上に堆積した多結
晶シリコン膜１７を除去する。
い、且つ、研磨剤としてコロダイル・シリカ研磨剤を用
いた化学機械研磨によって多結晶シリコン膜１７を研磨
し、周辺回路形成領域と素子形成領域上に堆積した多結
晶シリコン膜１７を除去する。
【００２７】なお、この場合、幅広のトレンチ１４上に
堆積した多結晶シリコン膜の残膜１８も、研磨により、
例えば、１００ｎｍ程度目減りするので、堆積時の多結
晶シリコン膜１７の膜厚は、幅広のトレンチ１４上に堆
積した多結晶シリコン膜の残膜１８の研磨による目減り
分を考慮して決定する必要がある。
堆積した多結晶シリコン膜の残膜１８も、研磨により、
例えば、１００ｎｍ程度目減りするので、堆積時の多結
晶シリコン膜１７の膜厚は、幅広のトレンチ１４上に堆
積した多結晶シリコン膜の残膜１８の研磨による目減り
分を考慮して決定する必要がある。
【００２８】図３（ｅ）参照 次いで、多結晶シリコン膜の残膜１８が２００ｎｍの場
合、ウェット酸素雰囲気中で、１０００℃で１２５分間
熱処理することにより、幅広のトレンチ１４上の多結晶
シリコン膜の残膜１８を熱酸化して、二酸化シリコン
膜、即ち、熱酸化膜１９に変換する。
合、ウェット酸素雰囲気中で、１０００℃で１２５分間
熱処理することにより、幅広のトレンチ１４上の多結晶
シリコン膜の残膜１８を熱酸化して、二酸化シリコン
膜、即ち、熱酸化膜１９に変換する。
【００２９】この熱酸化によって多結晶シリコン膜の残
膜１８の厚さは、約２倍になるので、即ち、厚さ２００
ｎｍの多結晶シリコン膜の残膜１８は、厚さ約４００ｎ
ｍの熱酸化膜１９に変換されるので、トレンチ１４上に
形成されたＣＶＤ−ＳｉＯ2膜１６の深さが４００ｎｍ
程度の凹部は、ほぼ平坦に埋め込まれることになり、グ
ローバルな段差がなくなる。
膜１８の厚さは、約２倍になるので、即ち、厚さ２００
ｎｍの多結晶シリコン膜の残膜１８は、厚さ約４００ｎ
ｍの熱酸化膜１９に変換されるので、トレンチ１４上に
形成されたＣＶＤ−ＳｉＯ2膜１６の深さが４００ｎｍ
程度の凹部は、ほぼ平坦に埋め込まれることになり、グ
ローバルな段差がなくなる。
【００３０】図３（ｆ）参照 次いで、発泡ポリウレタン製研磨布、及び、コロダイル
・シリカ研磨剤を用いた化学機械研磨によって、シリコ
ン基板１１の凸部、即ち、周辺回路形成領域及び素子形
成領域表面に設けたシリコン窒化膜１３が露出するま
で、研磨を行うことによって、熱酸化膜１９及びＣＶＤ
−ＳｉＯ2 膜１６の不要部を除去し、表面が平坦化され
た熱酸化膜１９及びＣＶＤ−ＳｉＯ2 膜１６からなる埋
込酸化膜２０によってトレンチ１４，１５を埋め込む。
・シリカ研磨剤を用いた化学機械研磨によって、シリコ
ン基板１１の凸部、即ち、周辺回路形成領域及び素子形
成領域表面に設けたシリコン窒化膜１３が露出するま
で、研磨を行うことによって、熱酸化膜１９及びＣＶＤ
−ＳｉＯ2 膜１６の不要部を除去し、表面が平坦化され
た熱酸化膜１９及びＣＶＤ−ＳｉＯ2 膜１６からなる埋
込酸化膜２０によってトレンチ１４，１５を埋め込む。
【００３１】次いで、図示しないものの、シリコン窒化
膜１３及びパッド酸化膜１２をエッチング除去すること
によって、埋込酸化膜２０によって埋め込まれた素子分
離構造が完成する。
膜１３及びパッド酸化膜１２をエッチング除去すること
によって、埋込酸化膜２０によって埋め込まれた素子分
離構造が完成する。
【００３２】この様に、本発明の第１の実施の形態にお
いては、ＣＶＤ−ＳｉＯ2 膜１６に形成された凹部を、
多結晶シリコン膜の残膜１８を熱酸化して変換した熱酸
化膜１９で埋め込んで表面を平坦にしてから研磨を行う
ので、研磨の際のパターンの疎密依存性がなくなり、ま
た、シリコン基板１１の周辺回路形成領域及び素子形成
領域の頂面にシリコン窒化膜１３からなる研磨ストッパ
ー膜を設けているので、研磨時間が長くなっても研磨面
は研磨ストッパー膜で自動的に停止し、過剰研磨による
ディッシング（ｄｉｓｈｉｎｇ）が生ずることがない。
いては、ＣＶＤ−ＳｉＯ2 膜１６に形成された凹部を、
多結晶シリコン膜の残膜１８を熱酸化して変換した熱酸
化膜１９で埋め込んで表面を平坦にしてから研磨を行う
ので、研磨の際のパターンの疎密依存性がなくなり、ま
た、シリコン基板１１の周辺回路形成領域及び素子形成
領域の頂面にシリコン窒化膜１３からなる研磨ストッパ
ー膜を設けているので、研磨時間が長くなっても研磨面
は研磨ストッパー膜で自動的に停止し、過剰研磨による
ディッシング（ｄｉｓｈｉｎｇ）が生ずることがない。
【００３３】次に、図４を参照して、研磨工程をエッチ
バック工程と化学機械研磨工程の２段階で行う本発明の
第２の実施の形態を説明する。 図４（ａ）参照 まず、第１の実施の形態と同様に、シリコン基板１１の
表面を熱酸化して厚さ５〜２０ｎｍ、例えば、１０ｎｍ
のパッド酸化膜１２を形成したのち、ＣＶＤ法によって
厚さ５０〜２００ｎｍ、例えば、１００ｎｍの化学機械
研磨（ＣＭＰ）の際に研磨ストッパー膜となるシリコン
窒化膜１３を堆積させ、次いで、レジストパターン（図
示せず）をマスクとしたドライ・エッチングによりシリ
コン窒化膜１３、パッド酸化膜１２、及び、シリコン基
板１１を順次エッチングすることによって、深さ２００
〜６００ｎｍ、例えば、４００ｎｍのトレンチ１４，１
５を形成する。
バック工程と化学機械研磨工程の２段階で行う本発明の
第２の実施の形態を説明する。 図４（ａ）参照 まず、第１の実施の形態と同様に、シリコン基板１１の
表面を熱酸化して厚さ５〜２０ｎｍ、例えば、１０ｎｍ
のパッド酸化膜１２を形成したのち、ＣＶＤ法によって
厚さ５０〜２００ｎｍ、例えば、１００ｎｍの化学機械
研磨（ＣＭＰ）の際に研磨ストッパー膜となるシリコン
窒化膜１３を堆積させ、次いで、レジストパターン（図
示せず）をマスクとしたドライ・エッチングによりシリ
コン窒化膜１３、パッド酸化膜１２、及び、シリコン基
板１１を順次エッチングすることによって、深さ２００
〜６００ｎｍ、例えば、４００ｎｍのトレンチ１４，１
５を形成する。
【００３４】次いで、レジストパターンを除去したの
ち、熱酸化によって、露出したトレンチ１４，１５の表
面に厚さ５ｎｍ〜３０ｎｍ、例えば、３０ｎｍの犠牲酸
化膜（図示せず）を形成し、次いで、ＣＶＤ法によって
全面に厚さ３００〜８００ｎｍ、例えば、５００ｎｍの
ＣＶＤ−ＳｉＯ2 膜１６を堆積させる。
ち、熱酸化によって、露出したトレンチ１４，１５の表
面に厚さ５ｎｍ〜３０ｎｍ、例えば、３０ｎｍの犠牲酸
化膜（図示せず）を形成し、次いで、ＣＶＤ法によって
全面に厚さ３００〜８００ｎｍ、例えば、５００ｎｍの
ＣＶＤ−ＳｉＯ2 膜１６を堆積させる。
【００３５】次いで、ドライ酸素雰囲気中で、１０００
℃で２５分間、熱処理を行うことによって、ＣＶＤ−Ｓ
ｉＯ2 膜１６を緻密化したのち、全面に、ＣＶＤ法によ
って厚さ２００〜６００ｎｍ、例えば、３００ｎｍの多
結晶シリコン膜を堆積させる。
℃で２５分間、熱処理を行うことによって、ＣＶＤ−Ｓ
ｉＯ2 膜１６を緻密化したのち、全面に、ＣＶＤ法によ
って厚さ２００〜６００ｎｍ、例えば、３００ｎｍの多
結晶シリコン膜を堆積させる。
【００３６】次いで、研磨布として発泡ポリウレタン製
研磨布を用い、且つ、研磨剤としてコロダイル・シリカ
研磨剤を用いた化学機械研磨によって多結晶シリコン膜
を研磨し、周辺回路形成領域と素子形成領域上に堆積し
た多結晶シリコン膜を除去したのち、多結晶シリコン膜
の残膜が２００ｎｍの場合、ウェット酸素雰囲気中で、
１０００℃で１２５分間熱処理することにより、幅広の
トレンチ１４上の多結晶シリコン膜の残膜を熱酸化し
て、二酸化シリコン膜、即ち、熱酸化膜１９に変換す
る。
研磨布を用い、且つ、研磨剤としてコロダイル・シリカ
研磨剤を用いた化学機械研磨によって多結晶シリコン膜
を研磨し、周辺回路形成領域と素子形成領域上に堆積し
た多結晶シリコン膜を除去したのち、多結晶シリコン膜
の残膜が２００ｎｍの場合、ウェット酸素雰囲気中で、
１０００℃で１２５分間熱処理することにより、幅広の
トレンチ１４上の多結晶シリコン膜の残膜を熱酸化し
て、二酸化シリコン膜、即ち、熱酸化膜１９に変換す
る。
【００３７】図４（ｂ）参照 次いで、反応ガスとしてＣＦ4 或いはＣＨＦ3 を用いた
ドライ・エッチングによって、周辺回路形成領域及び素
子形成領域上のＣＶＤ−ＳｉＯ2 膜１６の厚さが２０〜
２００ｎｍ、例えば、１００ｎｍ程度になるまでエッチ
バックを行って薄層化する。
ドライ・エッチングによって、周辺回路形成領域及び素
子形成領域上のＣＶＤ−ＳｉＯ2 膜１６の厚さが２０〜
２００ｎｍ、例えば、１００ｎｍ程度になるまでエッチ
バックを行って薄層化する。
【００３８】図４（ｃ）参照 次いで、発泡ポリウレタン製研磨布、及び、コロダイル
・シリカ研磨剤を用いた化学機械研磨によって、シリコ
ン基板１１の凸部、即ち、周辺回路形成領域及び素子形
成領域表面に設けたシリコン窒化膜１３が露出するま
で、研磨を行うことによって、薄層化した熱酸化膜１９
及びＣＶＤ−ＳｉＯ2 膜１６の不要部を除去し、表面が
平坦化された熱酸化膜１９及びＣＶＤ−ＳｉＯ2 膜１６
からなる埋込酸化膜２０によってトレンチ１４，１５を
埋め込む。
・シリカ研磨剤を用いた化学機械研磨によって、シリコ
ン基板１１の凸部、即ち、周辺回路形成領域及び素子形
成領域表面に設けたシリコン窒化膜１３が露出するま
で、研磨を行うことによって、薄層化した熱酸化膜１９
及びＣＶＤ−ＳｉＯ2 膜１６の不要部を除去し、表面が
平坦化された熱酸化膜１９及びＣＶＤ−ＳｉＯ2 膜１６
からなる埋込酸化膜２０によってトレンチ１４，１５を
埋め込む。
【００３９】次いで、図示しないものの、シリコン窒化
膜１３及びパッド酸化膜１２をエッチング除去すること
によって、埋込酸化膜２０によって埋め込まれた素子分
離構造が完成する。
膜１３及びパッド酸化膜１２をエッチング除去すること
によって、埋込酸化膜２０によって埋め込まれた素子分
離構造が完成する。
【００４０】この様に、本発明の第２の実施の形態にお
いては、ＣＶＤ−ＳｉＯ2 膜１６及び熱酸化膜１９を予
めエッチバックにより薄層化しているの、化学機械研磨
工程に要する時間が短くなり、且つ、研磨精度も向上す
る。
いては、ＣＶＤ−ＳｉＯ2 膜１６及び熱酸化膜１９を予
めエッチバックにより薄層化しているの、化学機械研磨
工程に要する時間が短くなり、且つ、研磨精度も向上す
る。
【００４１】なお、この第２の実施の形態においては、
エッチバックをドライ・エッチングで行っているが、希
釈フッ化水素酸、或いは、バッファードフッ化水素酸等
をエッチャントとしたウェット・エッチングを用いても
良いものである。
エッチバックをドライ・エッチングで行っているが、希
釈フッ化水素酸、或いは、バッファードフッ化水素酸等
をエッチャントとしたウェット・エッチングを用いても
良いものである。
【００４２】また、この第２の実施の形態においても、
犠牲酸化膜の形成に先立って、レジストパターンをマス
クとして不純物を斜めイオン注入することによって、露
出したトレンチ１４，１５の表面にチャネルカット領域
を形成しても良いものである。
犠牲酸化膜の形成に先立って、レジストパターンをマス
クとして不純物を斜めイオン注入することによって、露
出したトレンチ１４，１５の表面にチャネルカット領域
を形成しても良いものである。
【００４３】また、上記各実施の形態の説明において
は、熱酸化膜に変化するために多結晶シリコン膜を用い
ているが、多結晶シリコン膜に限られるものではなく、
アモルファスシリコン膜を用いても良いものである。
は、熱酸化膜に変化するために多結晶シリコン膜を用い
ているが、多結晶シリコン膜に限られるものではなく、
アモルファスシリコン膜を用いても良いものである。
【００４４】
【発明の効果】本発明によれば、ブロックレジスト等の
ダミーパターンの露光工程を用いることなく、化学機械
研磨法（ＣＭＰ法）を用いて素子分離用の埋込酸化膜を
形成する際に、研磨して凹部に残った多結晶シリコン膜
を熱酸化して二酸化シリコン膜に変換してＣＶＤ−Ｓｉ
Ｏ2 膜の表面を平坦化したのち、平坦化のための研磨を
行うので、パターンの疎密依存性がなく、また、ディッ
シングが生ずることなく、平坦で微細な素子分離構造を
実現することができる。
ダミーパターンの露光工程を用いることなく、化学機械
研磨法（ＣＭＰ法）を用いて素子分離用の埋込酸化膜を
形成する際に、研磨して凹部に残った多結晶シリコン膜
を熱酸化して二酸化シリコン膜に変換してＣＶＤ−Ｓｉ
Ｏ2 膜の表面を平坦化したのち、平坦化のための研磨を
行うので、パターンの疎密依存性がなく、また、ディッ
シングが生ずることなく、平坦で微細な素子分離構造を
実現することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第２の実施の形態の製造工程の説明図
である。
である。
【図５】従来のＣＭＰ法の問題点の説明図である。
１ 半導体基板 ２ 研磨ストッパー膜 ３ 素子領域 ４ 溝 ５ 絶縁膜 ６ シリコン膜 ７ 二酸化シリコン膜 ８ 埋込絶縁膜 １１ シリコン基板 １２ パッド酸化膜 １３ シリコン窒化膜 １４ トレンチ １５ トレンチ １６ ＣＶＤ−ＳｉＯ2 膜 １７ 多結晶シリコン膜 １８ 多結晶シリコン膜の残膜 １９ 熱酸化膜 ２０ 埋込酸化膜 ３１ シリコン基板 ３２ シリコン窒化膜 ３３ トレンチ ３４ ＣＶＤ−ＳｉＯ2 膜 ３５ 孤立した小面積のメサ ３６ 大面積のメサ ３７ 凸部 ３８ 窪み
Claims (2)
- 【請求項１】 半導体基板の表面に研磨ストッパー膜と
なる膜を堆積する工程、前記半導体基板をエッチングし
て素子分離領域となる溝を形成する工程、前記半導体基
板上に絶縁膜を堆積させて前記溝を埋め込む工程、前記
絶縁膜上にシリコン膜を堆積する工程、前記シリコン膜
を化学機械研磨法によって研磨し、素子領域上の前記シ
リコン膜を除去する工程、前記溝上に残ったシリコン膜
を熱酸化して二酸化シリコン膜に変換する工程、及び、
前記絶縁膜及び前記二酸化シリコン膜を化学機械研磨法
によって同時に研磨し平坦化する工程を、順次行うこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の表面に研磨ストッパー膜と
なる膜を堆積する工程、前記半導体基板をエッチングし
て素子分離領域となる溝を形成する工程、前記半導体基
板上に絶縁膜を堆積させて前記溝を埋め込む工程、前記
絶縁膜上にシリコン膜を堆積する工程、前記シリコン膜
を化学機械研磨法によって研磨し、素子領域上の前記シ
リコン膜を除去する工程、前記溝上に残ったシリコン膜
を熱酸化して二酸化シリコン膜に変換する工程、前記絶
縁膜及び前記二酸化シリコン膜を途中までエッチバック
する工程、及び、前記絶縁膜及び前記二酸化シリコン膜
を化学機械研磨法によって同時に研磨し平坦化する工程
を、順次行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8177804A JPH1022374A (ja) | 1996-07-08 | 1996-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8177804A JPH1022374A (ja) | 1996-07-08 | 1996-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022374A true JPH1022374A (ja) | 1998-01-23 |
Family
ID=16037384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8177804A Withdrawn JPH1022374A (ja) | 1996-07-08 | 1996-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022374A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0954023A1 (en) * | 1998-04-30 | 1999-11-03 | Hewlett-Packard Company | Isolation trench fabrication process |
| KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| US7284044B2 (en) | 2001-03-30 | 2007-10-16 | Seiko Epson Corporation | Network technique for troubleshooting |
| WO2026010856A1 (en) * | 2024-06-30 | 2026-01-08 | Texas Instruments Incorporated | Dummy components in integrated circuits |
-
1996
- 1996-07-08 JP JP8177804A patent/JPH1022374A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0954023A1 (en) * | 1998-04-30 | 1999-11-03 | Hewlett-Packard Company | Isolation trench fabrication process |
| SG74095A1 (en) * | 1998-04-30 | 2001-05-22 | Agilent Technologies Inc | Isolation trench fabrication process |
| KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| US7284044B2 (en) | 2001-03-30 | 2007-10-16 | Seiko Epson Corporation | Network technique for troubleshooting |
| WO2026010856A1 (en) * | 2024-06-30 | 2026-01-08 | Texas Instruments Incorporated | Dummy components in integrated circuits |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |