JPH0846032A

JPH0846032A - 半導体装置の製造方法

Info

Publication number: JPH0846032A
Application number: JP17792994A
Authority: JP
Inventors: Hiroshi Horie; 博堀江; Masahiko Imai; 雅彦今井; Akio Ito; 明男伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-07-29
Filing date: 1994-07-29
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】半導体装置の製造方法に関し、バイアスＥＣ
Ｒ法を用いることにより表面が平坦化された素子間分離
用の埋め込み酸化膜を再現性良く形成する。【構成】半導体基体１上に第１のエッチングストップ
層３を形成したのち、前記半導体基体１をエッチングす
ることにより開口部４を形成し、次いで、前記開口部４
が完全に埋まるようにバイアスＥＣＲ法を用いて酸化膜
６を堆積させたのち前記酸化膜６上に第２のエッチング
ストップ層７を堆積させ、次いで、研磨により前記第２
のエッチングストップ層７の凸部を除去し、次いで、前
記第２のエッチングストップ層７をマスクにして前記酸
化膜６をエッチングすることにより前記第１のエッチン
グストップ層３を露出させ、次いで、前記第１及び第２
のエッチングストップ層３，７をエッチングにより除去
し、最後に前記露出した酸化膜６を研磨して表面を平坦
化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特に、研磨法を用いた半導体装置の
素子間分離法に関するものである。

【０００２】

【従来の技術】従来、半導体装置の素子間分離法として
はＬＯＣＯＳ法（選択酸化法）が採用されているが、図
３に示すようにこのＬＯＣＯＳ法はバーズビーク１１が
生ずるため微細な分離が困難であり、且つ、シリコン半
導体基体１表面と選択酸化膜表面との間に段差が生ずる
ため、集積度が上がるに連れてこのようなＬＯＣＯＳ法
を採用することには問題があった。また、ＬＯＣＯＳ法
を採用した場合には、シリコン半導体基体１のバーズビ
ーク１１の近傍にストレスによる欠陥１２が発生すると
いう欠点もあった。

【０００３】この様な欠点を解決するために、ＥＣＲ
（電子サイクロトロン共鳴）法により堆積させたＥＣＲ
酸化膜をエッチングを利用して開口部内にその表面を平
坦化して埋め込む方法（特開平３−１３９８５８号公
報、或いは、特開平５−４７９１７号公報参照）、或い
は、ＣＶＤ法により堆積させたＣＶＤ酸化膜を研磨法を
利用して開口部内にその表面を平坦化して埋め込む方法
が用いられている。

【０００４】図４及び図５は、従来のＥＣＲ（電子サイ
クロトロン共鳴）法により堆積させたＥＣＲ酸化膜をエ
ッチングを利用して開口部内にその表面を平坦化して埋
め込む方法を製造工程順に示したものである。

【０００５】先ず、図４（ａ）に示すように、シリコン
半導体基体１上に、熱酸化によりパッド酸化膜２を形成
し、次いでＣＶＤ法により多結晶シリコン膜３を堆積さ
せたのち、レジスト（図示せず）をマスクとして多結晶
シリコン膜３、パッド酸化膜２、及び、シリコン半導体
基体１をエッチングして開口部４を形成する。

【０００６】次いで、図４（ｂ）に示すように、レジス
トを除去したのち、バイアスＥＣＲ法により酸化膜６を
堆積させて開口部４を充填する。このバイアスＥＣＲ法
は、堆積とエッチングが同時に進行し、方向によって堆
積とエッチングとの比が異なるので、適当に各条件を制
御することにより開口部４の幅の広狭に関係なく開口部
を略過不足なく埋め込むことができる。

【０００７】次いで、図４（ｃ）に示すように、バイア
ススパッタ法或いはドライ・エッチング法により、サイ
ドエッチングを行いシリコン半導体基体１のメサ部上に
ある酸化膜、即ち、開口部以外の酸化膜を小さくしたの
ち、ポジ型のレジスト１３をその表面が平坦になるよう
に塗布する。

【０００８】次いで、図５（ｄ）に示すように、レジス
ト１３を全面露光したのち現像液に浸すことにより開口
部以外の酸化膜が露出するまでレジスト１３をエッチバ
ックし、残存しているレジスト１３をマスクとしたフッ
素系ガスを用いた等方性エッチングにより露出している
酸化膜を完全に除去する。

【０００９】次いで、図５（ｅ）に示すように、酸素プ
ラズマを用いたアッシング処理により残存するレジスト
１３を除去したのち、塩素系ガスを用いたエッチング処
理により多結晶シリコン膜３をエッチング除去する。

【００１０】最後に、図５（ｆ）に示すように、希フッ
酸溶液により、パッド酸化膜２及び開口部内の酸化膜６
をエッチングして半導体装置全体の表面が平坦になるよ
うにする。この場合、熱酸化膜であるパッド酸化膜２は
ＣＶＤ酸化膜であるＥＣＲ酸化膜６よりもエッチングレ
ートが低いので、両者の厚さに差があっても全体を平坦
化することが可能になる。

【００１１】図６は、ＣＶＤ法により堆積させたＣＶＤ
酸化膜を、研磨法を利用して開口部内にその表面を平坦
化して埋め込む方法を製造工程順に示したものである。

【００１２】先ず、図６（ａ）に示すように、シリコン
半導体基体１上に、シリコン窒化膜１４を堆積させ、レ
ジスト（図示せず）をマスクとしてシリコン窒化膜１４
及びシリコン半導体基体１をエッチングして開口部４を
形成したのち、レジストを除去して全面に通常のＣＶＤ
法により酸化膜１５及び多結晶シリコン膜１６を堆積さ
せる。

【００１３】次いで、図６（ｂ）に示すように、研磨法
により凸部の頂部の多結晶シリコン膜のみを除去し、残
存する多結晶シリコン膜１６をマスクとして露出してい
る酸化膜１５をエッチングにより除去する。

【００１４】次いで、図６（ｃ）に示すように、研磨法
により残存する多結晶シリコン膜１６及び酸化膜１５を
除去して表面を平坦化する。この場合、シリコン窒化膜
１４は酸化膜に比べて硬いので、研磨の際のストッパと
なりシリコン半導体基体１のメサ部が過剰研磨されるこ
とはない。

【００１５】

【発明が解決しようとする課題】しかし、図４及び図５
に示した方法においては、サイドエッチング工程におけ
るエッチング量の制御性、及び、最後の酸化膜のエッチ
ング工程におけるエッチング量の制御性があまり良くな
いので、再現性に乏しいという欠点があり、また、ドラ
イ・エッチング工程、ウェット・エッチング工程、フォ
トレジスト塗布・除去工程等の多数の工程を組み合わせ
て行っているため製造工程が複雑になる欠点があった。

【００１６】また、図６に示した方法を実施した場合に
は、工程は比較的簡素化されるものの、酸化膜１５のエ
ッチングの際の制御性に問題があり、エッチング時間が
過剰な場合には図７（ａ）に示す凹部１７の発生が見ら
れた。

【００１７】逆に、エッチング量が少ない場合には、図
７（ｂ）に示すように、面積が広い凸部表面では研磨圧
が低く研磨速度が小さくなるので研磨に時間がかかり、
幅広の開口部４において埋め込み酸化膜１５の表面に窪
み（所謂ｄｉｓｈｉｎｇ）１８の発生が見られ、いずれ
にしても再現性良く表面を平坦化することが困難であっ
た。

【００１８】したがって、本発明は、比較的簡単な工程
により、表面が平坦化された埋め込み酸化膜による素子
間分離構造を有する半導体装置を再現性良く製造するこ
とを目的とするものである。

【００１９】

【課題を解決するための手段】本発明は、先ず半導体基
体（図１の１）上に第１のエッチングストップ層（図１
の３）を形成したのち、前記第１のエッチングストップ
層（図１の３）及び前記半導体基体（図１の１）をエッ
チングすることにより開口部（図１の４）を形成する。

【００２０】次いで、前記開口部（図１の４）が完全に
埋まるようにバイアスＥＣＲ法を用いて酸化膜（図１の
６）を堆積させたのち前記酸化膜（図１の６）上に第２
のエッチングストップ層（図１の７）を堆積させ、次い
で、研磨により前記第２のエッチングストップ層（図１
の７）の凸部を除去し、次いで、前記第２のエッチング
ストップ層（図１の７）をマスクにして前記酸化膜（図
１の６）をエッチングすることにより前記第１のエッチ
ングストップ層（図１の３）を露出させる。

【００２１】次いで、前記第１及び第２のエッチングス
トップ層（図１の３，７）をエッチングにより除去し、
最後に前記露出した酸化膜（図１の６）を研磨して表面
を平坦化することを特徴とするものである。

【００２２】

【作用】シリコン半導体基体（図１の１）に設けた開口
部（図１の４）をＣＶＤ酸化膜で埋め込む際に、バイア
スＥＣＲ法を用いることにより、堆積した酸化膜（図１
の６）の肩部（図１の８）が開口部（図１の４）の端部
より内側に存在することになり、研磨に先立つエッチン
グ工程において不所望なオーバエッチングによりシリコ
ン半導体基体（図１の１）のメサ部の側面に凹部（図７
の１７）が形成されることがない。

【００２３】また、メサ部上のＣＶＤ酸化膜（図１の
６）のエッチングに際して、第１のエッチングストップ
層（図１の３）がストッパになるので制御性良くＣＶＤ
酸化膜（図１の６）をエッチングすることができる。し
たがって、研磨に際しても主に面積の小さな酸化膜の突
起部（図２の９）を研磨することになり、この突起部
（図２の９）の研磨圧力は高いので酸化膜（図１の６）
の不要部をシリコン半導体基体表面の凹凸パターンに依
存することなく簡単に除去することができる。

【００２４】

【実施例】図１及び図２は本発明の実施例である研磨法
を用いた素子間分離領域の形成方法の製造工程を説明す
る図である。

【００２５】図１（ａ）に示すように、シリコン半導体
基体１上に、第１の薄い酸化膜であるパッド酸化膜２を
１０ｎｍ堆積させ、続いて第１のエッチングストップ層
となる多結晶シリコン膜３を８０ｎｍ堆積したのち、レ
ジスト（図示せず）をマスクとして多結晶シリコン膜
３、パッド酸化膜２、及び、シリコン半導体基体１をエ
ッチングしてシリコン半導体基体１の部分の深さが３０
０ｎｍ程度になるように開口部４を形成する。

【００２６】なお、上記パッド酸化膜２の厚さは５〜２
０ｎｍであれば良く、また、上記多結晶シリコン膜３の
厚さは２０〜１５０ｎｍであれば良く、更に、開口部４
の深さの開口部（溝）を設ける目的に応じて適当な深さ
にすれば良いものである。

【００２７】次いで、上記レジストをマスクとして斜め
方向からシリコン半導体基体１と同導電型の不純物をイ
オン注入してチャネルストッパ（図示せず）を形成す
る。なお、この工程は、上記レジストを除去した後に行
っても良い。

【００２８】次いで、図１（ｂ）に示すように、レジス
トを除去したのち１０ｎｍの第２の薄い酸化膜５を形成
し、バイアスＥＣＲ法により３００ｎｍ程度の酸化膜６
を堆積させ、更にその上に第２のエッチングストップ層
となる３００ｎｍ以上の多結晶シリコン膜７を堆積す
る。

【００２９】なお、この場合、バイアスＥＣＲ法を用い
ることにより酸化膜６の肩部８はシリコン半導体基体１
のメサ部の端面の内側に位置することになる。また、酸
化膜６の厚さは開口部４が完全に埋まるような厚さであ
れば良いものであり、さらに、上記第２の薄い酸化膜５
はパッド酸化膜２と同様に緩衝作用を有するもので、そ
の厚さは５〜２０ｎｍであれば良い。

【００３０】ついで、図１（ｃ）に示すように、シリコ
ンの研磨技術を用いて多結晶シリコン膜７の凸部を平坦
化し、ＥＣＲ酸化膜６の凸部表面を露出させる。この研
磨に際しては、研磨布としてＩＣ１０００／Ｓｕｂａ４
００（共に商品名）からなるスタック（２層研磨布）を
用い、また、研磨剤としてコロダイルシリカを含んだＮ
ａｌｃｏ２３７１−１０％（商品名）を用いる。

【００３１】なお、この研磨布のうち、ＩＣ１０００
（商品名）は、硬くて半導体基体の表面の凹凸の追従性
の悪い布であり、また、Ｓｕｂａ４００（商品名）は、
柔らかくて凹凸の追従性の良好なものであるが、この様
なスタック型の研磨布に限られるものではなく、単一の
研磨布を用いても良い。

【００３２】次いで、図２（ｄ）に示すように、多結晶
シリコン膜７をマスクとしてＲＩＥ法によりＥＣＲ酸化
膜６を多結晶シリコン膜３が露出するまでエッチングす
る。

【００３３】次いで、図２（ｅ）に示すように、塩素系
ガスを用いたエッチング処理等の適当なエッチング処理
により多結晶シリコン膜３の露出部及び多結晶シリコン
膜７を除去する。この工程で、ＥＣＲ酸化膜６の突起部
９と多結晶シリコン膜３の残存部１０とがメサ部の上端
部に残存することになる。

【００３４】最後に、図２（ｆ）に示すように、上述の
シリコン系の研磨技術を用いて表面を研磨して全体が平
坦になるように研磨する。この場合、主に研磨されるの
は面積の小さなＥＣＲ酸化膜６の突起部９と多結晶シリ
コン膜３の残存部１０であるので開口部のパターンに依
存することがなく研磨でき、且つ、この突起部９は研磨
圧が高くなるので、シリコン系の研磨剤で除去すること
が可能となる。

【００３５】なお、上記の実施例においては、第１のエ
ッチングストップ層として多結晶シリコン膜３を用いて
いるが、シリコン窒化膜等のＥＣＲ酸化膜に対して選択
エッチング性のある膜であれば良く、この場合、上記図
２（ｅ）の工程において、シリコン窒化膜をエッチング
したのち、多結晶シリコン膜７を除去する。

【００３６】また、上記の実施例においては、第１のエ
ッチングストップ層及び第２のエッチングストップ層と
して多結晶シリコンを用いているが、多結晶シリコンに
限られるものではなく、非晶質シリコン或いは微結晶シ
リコン（マイクロクリスタルシリコン）でも良いもので
ある。なお、本明細書においては、この様な多結晶シリ
コンを含めた単結晶シリコン以外のシリコンを非単結晶
シリコンという。

【００３７】また、上記の実施例においては、シリコン
半導体についてのみ説明しているが、ＧａＡｓ等の他の
化合物半導体にも適用されるものであり、さらに、埋め
込み酸化膜が素子間分離用であるものの、これに限られ
るものではなく、例えば、バイポーラトランジスタのベ
ース領域とコレクタリーチスルー領域とを分離する素子
内分離用の埋め込み酸化膜として用いても良い。

【００３８】

【発明の効果】本発明によれば、平坦化に際して研磨法
を用いているので、表面が平坦化された埋め込み酸化物
領域を再現性良く形成することができ、且つ、埋め込み
酸化膜の形成の際に、バイアスＥＣＲ法を用いることに
より酸化膜の肩部を基体のメサ部の内側にすることがで
きるので、研磨に際して埋め込み酸化膜表面に窪みが生
ずることなく、平坦性を向上することができる。

【図面の簡単な説明】

【図１】本発明の実施例の埋め込み酸化膜の形成方法の
途中までの製造工程を説明する図である。

【図２】本発明の実施例の埋め込み酸化膜の形成方法の
図１以降の製造工程を説明する図である。

【図３】従来のＬＯＣＯＳ法による素子間分離構造を示
す図である。

【図４】従来のエッチング法を用いた埋め込み酸化膜の
形成方法の途中までの製造工程を説明する図である。

【図５】従来のエッチング法を用いた埋め込み酸化膜の
形成方法の図４以降の製造工程を説明する図である。

【図６】従来の研磨法による埋め込み酸化膜の形成方法
の製造工程を説明する図である。

【図７】従来の研磨法による埋め込み酸化膜の形成方法
における問題点を説明する図である。

【符号の説明】

１シリコン半導体基板２パッド酸化膜３多結晶シリコン膜４開口部５酸化膜６ＥＣＲ酸化膜７多結晶シリコン膜８肩部９突起部１０多結晶シリコン膜の残存部１１バーズビーク１２欠陥１３レジスト１４シリコン窒化膜１５ＣＶＤ酸化膜１６多結晶シリコン膜１７凹部１８窪み（ｄｉｓｈｉｎｇ）

Claims

【特許請求の範囲】

【請求項１】半導体基体上に第１のエッチングストッ
プ層を形成する工程、前記第１のエッチングストップ層
及び前記半導体基体をエッチングすることにより開口部
を形成する工程、前記開口部が完全に埋まるようにバイ
アスＥＣＲ法により酸化膜を堆積させる工程、前記酸化
膜上に第２のエッチングストップ層を堆積させる工程、
研磨により前記第２のエッチングストップ層の凸部を除
去する工程、前記第２のエッチングストップ層をマスク
にして前記酸化膜をエッチングして前記第１のエッチン
グストップ層を露出させる工程、前記第１及び第２のエ
ッチングストップ層をエッチングにより除去する工程、
前記露出した酸化膜を研磨して表面を平坦化する工程、
を順次行うことを特徴とする半導体装置の製造方法。
【請求項２】上記第２のエッチングストップ層が非単
結晶シリコンであることを特徴とする請求項１記載の半
導体装置の製造方法。
【請求項３】上記第１のエッチングストップ層が非単
結晶シリコンであることを特徴とする請求項１または２
に記載の半導体装置の製造方法。
【請求項４】上記第１のエッチングストップ層がシリ
コン窒化膜であることを特徴とする請求項１または２に
記載の半導体装置の製造方法。
【請求項５】上記第１及び第２のエッチングストップ
層をエッチングにより除去する工程において、前記第１
のエッチングストップ層をエッチング除去した後、前記
第２のエッチングストップ層をエッチング除去すること
を特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】上記半導体基体上に上記第１のエッチン
グストップ層を形成する工程に先立って、薄い酸化膜を
堆積させることを特徴とする請求項１乃至５のいずれか
１項に記載の半導体装置の製造方法。
【請求項７】上記バイアスＥＣＲ法により堆積させた
酸化膜上に上記第２のエッチングストップ層を堆積させ
る工程に先立って、上記露出した半導体基体表面及び上
記第１のエッチングストップ層表面に第２の薄い酸化膜
を形成することを特徴とする請求項１乃至６のいずれか
１項に記載の半導体装置の製造方法。
【請求項８】上記第２の薄い絶縁膜を設ける工程に先
立って、イオン注入により露出した前記半導体基体表面
に不純物を注入し、チャネルストッパを形成することを
特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】上記露出した酸化膜を研磨して表面を平
坦化する工程において、研磨剤としてシリコン系の研磨
剤を用いることを特徴とする請求項１乃至８のいずれか
１項に記載の半導体装置の製造方法。
【請求項１０】上記開口部が素子間分離用の溝である
ことを特徴とする請求項１乃至９のいずれか１項に記載
の半導体装置の製造方法。