JPH10223866A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10223866A JPH10223866A JP2046797A JP2046797A JPH10223866A JP H10223866 A JPH10223866 A JP H10223866A JP 2046797 A JP2046797 A JP 2046797A JP 2046797 A JP2046797 A JP 2046797A JP H10223866 A JPH10223866 A JP H10223866A
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- Japan
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- memory cell
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- line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】NANDセルのチャネルの充電電圧が低いため、非
書込みセルの誤書込みを防止することが難しかった。 【解決手段】データの書込み時、トランジスタQ2、Q3、
Q5は非導通状態とされ、ビット線とデータラッチ回路14
は切り離される。この状態において、トランジスタQ1を
通してビット線BLが電源電圧より高い予備充電電圧Vpre
に充電され、これと共に、選択NANDセルを構成する全セ
ルトランジスタのチャネルの電位も予備充電電圧Vpreに
充電される。このため、ワード線との容量結合後の書込
み禁止電位を高くでき、誤書込みのマージンを増大でき
る。
書込みセルの誤書込みを防止することが難しかった。 【解決手段】データの書込み時、トランジスタQ2、Q3、
Q5は非導通状態とされ、ビット線とデータラッチ回路14
は切り離される。この状態において、トランジスタQ1を
通してビット線BLが電源電圧より高い予備充電電圧Vpre
に充電され、これと共に、選択NANDセルを構成する全セ
ルトランジスタのチャネルの電位も予備充電電圧Vpreに
充電される。このため、ワード線との容量結合後の書込
み禁止電位を高くでき、誤書込みのマージンを増大でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に複数のメモリセルを接続してＮＡＮＤセ
ル、ＡＮＤセル、ＤＩＮＯＲセル等のメモリセルユニッ
トを構成した半導体記憶装置に関する。
係わり、特に複数のメモリセルを接続してＮＡＮＤセ
ル、ＡＮＤセル、ＤＩＮＯＲセル等のメモリセルユニッ
トを構成した半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の一つとして、電気的書
換えが可能なＥＥＰＲＯＭが知られている。中でも、メ
モリセルを複数個直列接続してＮＡＮＤセル・ブロック
を構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化が
可能であるため注目されている。
換えが可能なＥＥＰＲＯＭが知られている。中でも、メ
モリセルを複数個直列接続してＮＡＮＤセル・ブロック
を構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化が
可能であるため注目されている。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭ（以下、ＮＡ
ＮＤセルと称す）を構成する１つのメモリセルは、半導
体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と
制御ゲートが積層されたＦＥＴＭＯＳ構造を有してい
る。この構造の複数個のメモリセルが隣接するもの同士
でソース・ドレイン領域を共有して直列接続されること
により、ＮＡＮＤセルが構成される。このようなＮＡＮ
Ｄセルがマトリックス状に配列されてメモリセルアレイ
が構成される。
ＮＤセルと称す）を構成する１つのメモリセルは、半導
体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と
制御ゲートが積層されたＦＥＴＭＯＳ構造を有してい
る。この構造の複数個のメモリセルが隣接するもの同士
でソース・ドレイン領域を共有して直列接続されること
により、ＮＡＮＤセルが構成される。このようなＮＡＮ
Ｄセルがマトリックス状に配列されてメモリセルアレイ
が構成される。
【０００４】各ＮＡＮＤセルの一端側に位置するドレイ
ンは、選択ゲートトランジスタを介してビット線に隣接
するもの同士共通接続され、他端側に位置するソースは
選択ゲートトランジスタを介して共通ソース線に接続さ
れる。メモリセルアレイの行方向にそれぞれ配置された
各メモリセルトランジスタ（以下、セルトランジスタと
称す）の制御ゲートは共通接続されてワード線とされ
る。また、メモリセルアレイの行方向にそれぞれ配置さ
れた各選択ゲートトランジスタのゲート電極は共通接続
されて選択ゲート線とされる。
ンは、選択ゲートトランジスタを介してビット線に隣接
するもの同士共通接続され、他端側に位置するソースは
選択ゲートトランジスタを介して共通ソース線に接続さ
れる。メモリセルアレイの行方向にそれぞれ配置された
各メモリセルトランジスタ（以下、セルトランジスタと
称す）の制御ゲートは共通接続されてワード線とされ
る。また、メモリセルアレイの行方向にそれぞれ配置さ
れた各選択ゲートトランジスタのゲート電極は共通接続
されて選択ゲート線とされる。
【０００５】このような従来のＮＡＮＤセルを用いた不
揮発性半導体記憶装置の公知例として、文献１：K,-D,S
uh et al., "A 3.3V 32Mb NAND Flash Memory with Inc
remental Step Pulse Programming Scheme," IEEE J. S
olid-State Circuits, vol.30, pp. 1149-1156,Nov. 19
95. 、および文献２：Y. Iwata et al., "A 35ns Cycle
Time 3.3V Only 32Mb NAND Flash EEPROM," IEEE J. S
olid-State Circuits,vol. 30, pp. 1157-1164, Nov. 1
995. 等がある。
揮発性半導体記憶装置の公知例として、文献１：K,-D,S
uh et al., "A 3.3V 32Mb NAND Flash Memory with Inc
remental Step Pulse Programming Scheme," IEEE J. S
olid-State Circuits, vol.30, pp. 1149-1156,Nov. 19
95. 、および文献２：Y. Iwata et al., "A 35ns Cycle
Time 3.3V Only 32Mb NAND Flash EEPROM," IEEE J. S
olid-State Circuits,vol. 30, pp. 1157-1164, Nov. 1
995. 等がある。
【０００６】前記文献１に従来のＮＡＮＤセルを用いた
不揮発性半導体記憶装置の動作が説明されている。その
内容を以下に図１３及び図１４を用いて説明する。図１
３（ａ）（ｂ）はメモリセルアレイの構成を示すブロッ
ク図であり、図１４（ａ）（ｂ）は消去、読出し、書込
み動作のバイアス状態を示す図である。ＢＳＥＬはブロ
ック選択信号、ＢＬ０〜ＢＬ４２４３はビット線、ＣＳ
Ｌはソース線、ＣＧ０〜ＣＧ１５は共通ゲート線、ＳＳ
Ｌ、ＧＳＬはそれぞれビット線側、ソース線側の選択ゲ
ート線、ＷＬ０〜ＷＬ１５はそれぞれ選択ワード線を示
している。また、図１４において、 Pass ＷＬ、Sel Ｗ
Ｌは、それぞれ選択されたＮＡＮＤセル内の非選択（パ
ス）ワード線、選択ワード線を示している。前記ブロッ
ク選択信号ＢＳＥＬはメモリセルブロックを選択するブ
ロックデコーダから出力される。ページバッファＰ／Ｂ
内には、図１３（ｂ）に示されるように、各ビット線に
接続されたセンスアンプとしてのラッチ回路が設けられ
ている。
不揮発性半導体記憶装置の動作が説明されている。その
内容を以下に図１３及び図１４を用いて説明する。図１
３（ａ）（ｂ）はメモリセルアレイの構成を示すブロッ
ク図であり、図１４（ａ）（ｂ）は消去、読出し、書込
み動作のバイアス状態を示す図である。ＢＳＥＬはブロ
ック選択信号、ＢＬ０〜ＢＬ４２４３はビット線、ＣＳ
Ｌはソース線、ＣＧ０〜ＣＧ１５は共通ゲート線、ＳＳ
Ｌ、ＧＳＬはそれぞれビット線側、ソース線側の選択ゲ
ート線、ＷＬ０〜ＷＬ１５はそれぞれ選択ワード線を示
している。また、図１４において、 Pass ＷＬ、Sel Ｗ
Ｌは、それぞれ選択されたＮＡＮＤセル内の非選択（パ
ス）ワード線、選択ワード線を示している。前記ブロッ
ク選択信号ＢＳＥＬはメモリセルブロックを選択するブ
ロックデコーダから出力される。ページバッファＰ／Ｂ
内には、図１３（ｂ）に示されるように、各ビット線に
接続されたセンスアンプとしてのラッチ回路が設けられ
ている。
【０００７】消去動作時には、図１３の共通ゲート線Ｃ
Ｇ０〜ＣＧ１５は接地される。選択ブロックのブロック
選択信号ＢＳＥＬはハイレベル（電源電圧）となり、非
選択ブロックのブロック選択信号はロウレベル（接地電
位）を維持する。したがって、選択ブロックのワード線
は接地電位となり、非選択ブロックのワード線はフロー
ティング状態になる。
Ｇ０〜ＣＧ１５は接地される。選択ブロックのブロック
選択信号ＢＳＥＬはハイレベル（電源電圧）となり、非
選択ブロックのブロック選択信号はロウレベル（接地電
位）を維持する。したがって、選択ブロックのワード線
は接地電位となり、非選択ブロックのワード線はフロー
ティング状態になる。
【０００８】次に、２１Ｖ、３ｍｓの消去パルスがバル
ク（メモリセルが形成されるＰウェル）に印加される。
その結果、選択ブロックでは、Ｐウェルとワード線との
間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子
がＦＮ(Fowler-Nordheim) トンネル電流により、Ｐウェ
ル中に抜け、セルの閾値電圧はほぼ−３Ｖとなる。ＮＡ
ＮＤ型フラッシュでは過消去が問題とならないため、セ
ルは１回の消去パルスで、−３Ｖ程度に深く消去され
る。
ク（メモリセルが形成されるＰウェル）に印加される。
その結果、選択ブロックでは、Ｐウェルとワード線との
間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子
がＦＮ(Fowler-Nordheim) トンネル電流により、Ｐウェ
ル中に抜け、セルの閾値電圧はほぼ−３Ｖとなる。ＮＡ
ＮＤ型フラッシュでは過消去が問題とならないため、セ
ルは１回の消去パルスで、−３Ｖ程度に深く消去され
る。
【０００９】一方、非選択ブロックは、フローティング
状態のワード線とＰウェルとの容量カップリングによ
り、消去パルスの影響を受けない。フローティング状態
のワード線には、ブロック選択信号ＢＳＥＬが供給され
るトランジスタのソース、このソースとポリシリコンか
らなるワード線との間の金属配線、及びポリシリコンの
制御ゲートが接続されている。カップリング比は、フロ
ーティング状態のワード線に接続される容量から計算さ
れる。ブロック選択信号ＢＳＥＬがゲートに供給される
トランジスタのソース接合容量、ソースとゲートのオー
バラップ容量、ポリシリコンと金属配線とのフィールド
上の容量、ポリシリコンからなる制御ゲートとＰウェル
との容量等がある。このうち、ポリシリコンからなる制
御ゲートとＰウェルとの容量が全容量に対して支配的に
大きい。このため、実測結果から求めたカップリング比
は約０．９と大きく、ＦＮトンネル電流が流れるのを防
げる。消去べリファイは、選択ブロック内の全てのセル
の閾値電圧が−１Ｖ以下になったかどうかが判定され
る。
状態のワード線とＰウェルとの容量カップリングによ
り、消去パルスの影響を受けない。フローティング状態
のワード線には、ブロック選択信号ＢＳＥＬが供給され
るトランジスタのソース、このソースとポリシリコンか
らなるワード線との間の金属配線、及びポリシリコンの
制御ゲートが接続されている。カップリング比は、フロ
ーティング状態のワード線に接続される容量から計算さ
れる。ブロック選択信号ＢＳＥＬがゲートに供給される
トランジスタのソース接合容量、ソースとゲートのオー
バラップ容量、ポリシリコンと金属配線とのフィールド
上の容量、ポリシリコンからなる制御ゲートとＰウェル
との容量等がある。このうち、ポリシリコンからなる制
御ゲートとＰウェルとの容量が全容量に対して支配的に
大きい。このため、実測結果から求めたカップリング比
は約０．９と大きく、ＦＮトンネル電流が流れるのを防
げる。消去べリファイは、選択ブロック内の全てのセル
の閾値電圧が−１Ｖ以下になったかどうかが判定され
る。
【００１０】読出し動作では、１ページ分のセルデータ
が同時にページバッファのラッチ回路に転送され、連続
的に読み出される。図１５は読出し時の動作信号を示す
波形図である。１ページ分のセルデータをセンスする
際、ページバッファは最初“０”、すなわち、ロウレベ
ルであり、書込まれたセルのデータを読出した状態に初
期化される。このとき、ビット線は０Ｖになり、選択ゲ
ート線ＳＳＬ、ＧＳＬは４．５Ｖになる（図１５の時刻
ｔ１）。その後、選択ブロック（ＮＡＮＤセル）内の選
択ワード線には０Ｖが、選択ブロック内の非選択ワード
線には４．５Ｖのパス電圧が供給される（図１５の時刻
ｔ２）。非選択ワード線に供給する電圧４．５Ｖは書込
み後、及び消去後の各セルの閾値電圧よりも高いため、
全ての非選択セルはパス・トランジスタとして働く。
が同時にページバッファのラッチ回路に転送され、連続
的に読み出される。図１５は読出し時の動作信号を示す
波形図である。１ページ分のセルデータをセンスする
際、ページバッファは最初“０”、すなわち、ロウレベ
ルであり、書込まれたセルのデータを読出した状態に初
期化される。このとき、ビット線は０Ｖになり、選択ゲ
ート線ＳＳＬ、ＧＳＬは４．５Ｖになる（図１５の時刻
ｔ１）。その後、選択ブロック（ＮＡＮＤセル）内の選
択ワード線には０Ｖが、選択ブロック内の非選択ワード
線には４．５Ｖのパス電圧が供給される（図１５の時刻
ｔ２）。非選択ワード線に供給する電圧４．５Ｖは書込
み後、及び消去後の各セルの閾値電圧よりも高いため、
全ての非選択セルはパス・トランジスタとして働く。
【００１１】一方、０Ｖが印加される選択ワード線によ
り、消去後のセルトランジスタのみが導通する。したが
って、消去後のセルが読み出されたＮＡＮＤセルはビッ
ト線を接地するパスとなり、書込み後のセルが読み出さ
れたＮＡＮＤセルはビット線を開放状態（オープン状
態）にする。図１５に示す時刻ｔ３において、ビット線
からラッチ回路への直接のセンス経路は、図１３（ｂ）
に示す信号ＰＧＭをローレベルとすることにより遮断さ
れている。このため、ラッチデータはセンス用トランジ
スタＴｒを通してのみ決定される。基準電圧Ｖref によ
って２μＡの負荷電流をビット線に供給するＰＭＯＳカ
レント・ミラー回路ＣＭの負荷が活性化される。消去後
のセルを読出しているビット線は、負荷電流が流れるた
め、ローレベルを維持し、書込み後のセルを読出してい
るビット線はハイレベルとなる。書込み後のセルを読出
しているビット線はセンス用トランジスタＴｒを導通さ
せる。このため、ラッチ回路はデータ“１”に反転する
（ｔ４）。
り、消去後のセルトランジスタのみが導通する。したが
って、消去後のセルが読み出されたＮＡＮＤセルはビッ
ト線を接地するパスとなり、書込み後のセルが読み出さ
れたＮＡＮＤセルはビット線を開放状態（オープン状
態）にする。図１５に示す時刻ｔ３において、ビット線
からラッチ回路への直接のセンス経路は、図１３（ｂ）
に示す信号ＰＧＭをローレベルとすることにより遮断さ
れている。このため、ラッチデータはセンス用トランジ
スタＴｒを通してのみ決定される。基準電圧Ｖref によ
って２μＡの負荷電流をビット線に供給するＰＭＯＳカ
レント・ミラー回路ＣＭの負荷が活性化される。消去後
のセルを読出しているビット線は、負荷電流が流れるた
め、ローレベルを維持し、書込み後のセルを読出してい
るビット線はハイレベルとなる。書込み後のセルを読出
しているビット線はセンス用トランジスタＴｒを導通さ
せる。このため、ラッチ回路はデータ“１”に反転する
（ｔ４）。
【００１２】このようにして、書込み後のセルからデー
タを読出したラッチ回路はデータ“１”を保存し、消去
後のセルからデータを読出したラッチ回路はデータ
“０”を保存する。これらのラッチデータは読出し回路
を経た後、正規の論理レベルに変換される。したがっ
て、１ページ分の全ラッチ回路は同時にセットされた
後、連続的な読出しを可能とする。
タを読出したラッチ回路はデータ“１”を保存し、消去
後のセルからデータを読出したラッチ回路はデータ
“０”を保存する。これらのラッチデータは読出し回路
を経た後、正規の論理レベルに変換される。したがっ
て、１ページ分の全ラッチ回路は同時にセットされた
後、連続的な読出しを可能とする。
【００１３】書込み動作では、最初、連続的にページバ
ッファに書込みデータがロードされる。データ“０”は
書込みを行うセルデータであり、データ“１”は書込み
禁止のセルデータである。書込みサイクルはラッチされ
た全てのデータ“０”が全セルに書き込まれるまで繰り
返される。各書込みサイクルは書込み動作と、データ
“０”が書き込まれるセルの過書込みを防止するための
ベリファイ動作とで構成されている。さらに具体的に
は、４０μｓの書込みサイクルは以下のステップで構成
される。 （１）ビット線セットアップ（８μｓ）：ページバッフ
ァ（ラッチ回路）内の書込みデータに従って、書込みの
場合はビット線のレベルを０Ｖに設定し、書込み禁止の
場合はＶccに設定する。 （２）書込み（２０μｓ）：選択ワード線に書込み電圧
を短いパルスで入力する。 （３）ワード線放電（４μｓ）：選択ワード線の高電圧
は放電され、次の低いベリファイ電位の入力に備える。 （４）書込みベリファイ（８μｓ）：書込みセルの閾値
電圧が目標値以上に書き込まれたか否かをチェックす
る。
ッファに書込みデータがロードされる。データ“０”は
書込みを行うセルデータであり、データ“１”は書込み
禁止のセルデータである。書込みサイクルはラッチされ
た全てのデータ“０”が全セルに書き込まれるまで繰り
返される。各書込みサイクルは書込み動作と、データ
“０”が書き込まれるセルの過書込みを防止するための
ベリファイ動作とで構成されている。さらに具体的に
は、４０μｓの書込みサイクルは以下のステップで構成
される。 （１）ビット線セットアップ（８μｓ）：ページバッフ
ァ（ラッチ回路）内の書込みデータに従って、書込みの
場合はビット線のレベルを０Ｖに設定し、書込み禁止の
場合はＶccに設定する。 （２）書込み（２０μｓ）：選択ワード線に書込み電圧
を短いパルスで入力する。 （３）ワード線放電（４μｓ）：選択ワード線の高電圧
は放電され、次の低いベリファイ電位の入力に備える。 （４）書込みベリファイ（８μｓ）：書込みセルの閾値
電圧が目標値以上に書き込まれたか否かをチェックす
る。
【００１４】ベリファイ動作において、十分に書込みが
行われたセルのラッチ回路はデータ“０”からデータ
“１”へと変わり、さらに書き込まれることを防ぐ。ベ
リファイ動作時のバイアス条件は読出し動作時のそれと
ほぼ同じであるが、ラッチ回路には書込み状態のデータ
が保持され、０Ｖとは異なる０．７Ｖが選択ワード線に
供給される。この条件のもとで、書込みセルの閾値電圧
が０．７Ｖを越えた時、すなわち、十分に書込みが行わ
れた時に、ラッチ回路内のデータはデータ“０”からデ
ータ“１”へと変化する。データ“１”をラッチしたラ
ッチ回路は、ベリファイ動作においてデータ“０”から
データ“１”へのみ変化するため、影響を受けない。書
込みサイクルはページバッファのラッチ回路が全てデー
タ“１”を保持するまで、若しくは１０サイクルの最大
書込み時間に達するまで繰り返される。
行われたセルのラッチ回路はデータ“０”からデータ
“１”へと変わり、さらに書き込まれることを防ぐ。ベ
リファイ動作時のバイアス条件は読出し動作時のそれと
ほぼ同じであるが、ラッチ回路には書込み状態のデータ
が保持され、０Ｖとは異なる０．７Ｖが選択ワード線に
供給される。この条件のもとで、書込みセルの閾値電圧
が０．７Ｖを越えた時、すなわち、十分に書込みが行わ
れた時に、ラッチ回路内のデータはデータ“０”からデ
ータ“１”へと変化する。データ“１”をラッチしたラ
ッチ回路は、ベリファイ動作においてデータ“０”から
データ“１”へのみ変化するため、影響を受けない。書
込みサイクルはページバッファのラッチ回路が全てデー
タ“１”を保持するまで、若しくは１０サイクルの最大
書込み時間に達するまで繰り返される。
【００１５】図１６は、選択セルのチャネルに供給する
書込み禁止電位のバイアス条件を示している。ビット線
側の選択ゲート線ＳＳＬのトランジスタは導通状態であ
り、かつ、ソース線側の選択ゲート線ＧＳＬのトランジ
スタは非導通状態であり、書き込むセルのビット線は０
Ｖに、書込み禁止セルのビット線はＶccにする。電圧０
Ｖが供給されたビット線によりそのＮＡＮＤセルの各チ
ャネルは接地電位となる。選択セルのゲートに書込み電
圧が印加されると、浮遊ゲートとチャネル間に大きな電
位差が生じ、浮遊ゲートにＦＮトンネル電流で電子が注
入される。書込み禁止セルにおいては、電源電圧Ｖccが
ビット線に印加されているため、選択ＮＡＮＤセルのチ
ャネルが予備充電される。選択ＮＡＮＤセルのワード
線、すなわち、書込み電圧が入力される選択ワード線と
パス電圧が入力される非選択ワード線が立ち上がると、
ワード線、浮遊ゲート、チャネル、Ｐウェル、それぞれ
を介した直列容量の結合により、チャネルの容量は自動
的に昇圧される。このように選択ブロック内の書込み禁
止のＮＡＮＤセルのチャネルの電位はワード線とチャネ
ルとの容量結合によって決定される。
書込み禁止電位のバイアス条件を示している。ビット線
側の選択ゲート線ＳＳＬのトランジスタは導通状態であ
り、かつ、ソース線側の選択ゲート線ＧＳＬのトランジ
スタは非導通状態であり、書き込むセルのビット線は０
Ｖに、書込み禁止セルのビット線はＶccにする。電圧０
Ｖが供給されたビット線によりそのＮＡＮＤセルの各チ
ャネルは接地電位となる。選択セルのゲートに書込み電
圧が印加されると、浮遊ゲートとチャネル間に大きな電
位差が生じ、浮遊ゲートにＦＮトンネル電流で電子が注
入される。書込み禁止セルにおいては、電源電圧Ｖccが
ビット線に印加されているため、選択ＮＡＮＤセルのチ
ャネルが予備充電される。選択ＮＡＮＤセルのワード
線、すなわち、書込み電圧が入力される選択ワード線と
パス電圧が入力される非選択ワード線が立ち上がると、
ワード線、浮遊ゲート、チャネル、Ｐウェル、それぞれ
を介した直列容量の結合により、チャネルの容量は自動
的に昇圧される。このように選択ブロック内の書込み禁
止のＮＡＮＤセルのチャネルの電位はワード線とチャネ
ルとの容量結合によって決定される。
【００１６】したがって、書込み禁止電位を十分に高く
するためには、チャネルの初期充電を十分に行うこと、
又は、ワード線とチャネル間の容量カップリング比を大
きくすることが重要となる。
するためには、チャネルの初期充電を十分に行うこと、
又は、ワード線とチャネル間の容量カップリング比を大
きくすることが重要となる。
【００１７】ワード線とチャネル間のカップリング比Ｂ
は以下のように算出される。 Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはセルトランジスタのソース及びドレイ
ンの接合容量の総和である。また、ＮＡＮＤセルのチャ
ネル容量とは、前記ゲート容量の総和Ｃｏｘと接合容量
の総和Ｃｊの合計となる。その他、選択ゲートとソース
のオーバラップ容量や、ビット線とソース及びドレイン
との容量等は、全チャネル容量に比べて非常に小さいた
め、ここでは無視している。
は以下のように算出される。 Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはセルトランジスタのソース及びドレイ
ンの接合容量の総和である。また、ＮＡＮＤセルのチャ
ネル容量とは、前記ゲート容量の総和Ｃｏｘと接合容量
の総和Ｃｊの合計となる。その他、選択ゲートとソース
のオーバラップ容量や、ビット線とソース及びドレイン
との容量等は、全チャネル容量に比べて非常に小さいた
め、ここでは無視している。
【００１８】０．４μｍルールの６４Ｍ ＮＡＮＤセル
型ＥＥＰＲＯＭの場合、セルトランジスタのＷ（ゲート
幅）／Ｌ（ゲート長）＝０．４μｍ／０．３８μｍであ
り、ワード線ピッチは０．７６μｍである。この６４Ｍ
の場合、ゲート容量Ｃｏｘと接合容量Ｃｊはほぼ等し
く、カップリング比Ｂは０．５となる。接合容量はＰウ
ェル、セルトランジスタのソースおよびドレインの不純
物濃度等のプロセス条件によって多少変化する。文献１
の１１５３ページにはカップリング比が８０％と記述さ
れているが、このようにするためには、例えば、接合容
量Ｃｊを従来の１／４にする必要がある。しかし、接合
容量を低下させるためには、Ｐウェルの濃度を薄くする
か、あるいは、セルトランジスタのソースおよびドレイ
ンの不純物濃度を薄くしなくてはならない。前者はメモ
リセル間のフィールド耐圧を低下させることになり限界
がある。また、後者はソースおよびドレインの抵抗が増
大するため、セル電流が減少することとなる。
型ＥＥＰＲＯＭの場合、セルトランジスタのＷ（ゲート
幅）／Ｌ（ゲート長）＝０．４μｍ／０．３８μｍであ
り、ワード線ピッチは０．７６μｍである。この６４Ｍ
の場合、ゲート容量Ｃｏｘと接合容量Ｃｊはほぼ等し
く、カップリング比Ｂは０．５となる。接合容量はＰウ
ェル、セルトランジスタのソースおよびドレインの不純
物濃度等のプロセス条件によって多少変化する。文献１
の１１５３ページにはカップリング比が８０％と記述さ
れているが、このようにするためには、例えば、接合容
量Ｃｊを従来の１／４にする必要がある。しかし、接合
容量を低下させるためには、Ｐウェルの濃度を薄くする
か、あるいは、セルトランジスタのソースおよびドレイ
ンの不純物濃度を薄くしなくてはならない。前者はメモ
リセル間のフィールド耐圧を低下させることになり限界
がある。また、後者はソースおよびドレインの抵抗が増
大するため、セル電流が減少することとなる。
【００１９】また、ゲート容量Ｃｏｘを増加させ、接合
容量Ｃｊを減少させる方法が文献３：R, Shirota et a
l., "A2.3um2 Memory Cell Structure for 16Mb NAND E
EPROMs," in TEDM'90 Iechnical Digest, pp. 103-106,
Dec. 1990.に記載されている。この文献３には、ワー
ド線のピッチは変えずにワード線の幅（セルトランジス
タのチャネル長）を広くし、ワード線間のスペースを狭
める方法が記載されている。、しかし、この方法は加工
上の問題がある。
容量Ｃｊを減少させる方法が文献３：R, Shirota et a
l., "A2.3um2 Memory Cell Structure for 16Mb NAND E
EPROMs," in TEDM'90 Iechnical Digest, pp. 103-106,
Dec. 1990.に記載されている。この文献３には、ワー
ド線のピッチは変えずにワード線の幅（セルトランジス
タのチャネル長）を広くし、ワード線間のスペースを狭
める方法が記載されている。、しかし、この方法は加工
上の問題がある。
【００２０】さらに、書込み時にセルが形成されるＰウ
ェルを負にバイアスし、接合容量の空乏層を伸ばすこと
によって接合容量を低下させる方法がある。しかし、接
合容量は近似的に接合のビルトイン・ポテンシャルと逆
バイアスとの和の平方根の逆数に比例する。このため、
例えば、６Ｖのチャネル電位に対して、Ｐウェルに−２
Ｖ印加しても、接合容量は約９０％にしか低下せず、大
きな効果は期待できない。しかも、負バイアスをＰウェ
ルに与えるための余分な回路とパワーと時間を必要とす
る。
ェルを負にバイアスし、接合容量の空乏層を伸ばすこと
によって接合容量を低下させる方法がある。しかし、接
合容量は近似的に接合のビルトイン・ポテンシャルと逆
バイアスとの和の平方根の逆数に比例する。このため、
例えば、６Ｖのチャネル電位に対して、Ｐウェルに−２
Ｖ印加しても、接合容量は約９０％にしか低下せず、大
きな効果は期待できない。しかも、負バイアスをＰウェ
ルに与えるための余分な回路とパワーと時間を必要とす
る。
【００２１】以上、カップリング比Ｂを大きくする方法
はいろいろあるが、どの方法にもそれぞれ問題がある。
また、文献２及び文献４：T.Tanaka et al., "A Quick
Intelligent ProgramArchitecture for 3V-Only NAND-E
EPROM's," in Symp. VLSI Circuits Dig. Tech. Paper
s, June 1992, pp.20-21. には、書込み時の書込み禁止
のＮＡＮＤセルのチャネル電位を、文献１とは異なる方
法で与える方法が記載されている。すなわち、文献１で
は、フローティング状態にしたチャネルとワード線との
容量結合により、チャネル電位を昇圧させている。これ
に対して、文献２及び文献４では、チップ内の周辺回路
のチャージポンプで昇圧した書込み禁止電位をセンスア
ンプからビット線を介して直接チャネルに与えている。
はいろいろあるが、どの方法にもそれぞれ問題がある。
また、文献２及び文献４：T.Tanaka et al., "A Quick
Intelligent ProgramArchitecture for 3V-Only NAND-E
EPROM's," in Symp. VLSI Circuits Dig. Tech. Paper
s, June 1992, pp.20-21. には、書込み時の書込み禁止
のＮＡＮＤセルのチャネル電位を、文献１とは異なる方
法で与える方法が記載されている。すなわち、文献１で
は、フローティング状態にしたチャネルとワード線との
容量結合により、チャネル電位を昇圧させている。これ
に対して、文献２及び文献４では、チップ内の周辺回路
のチャージポンプで昇圧した書込み禁止電位をセンスア
ンプからビット線を介して直接チャネルに与えている。
【００２２】図１７は文献４のメモリセル及びビット線
を含むセンスアンプを示す回路図、図１８はそのＮＡＮ
Ｄセルのメモリセルの消去、読出し、書込み動作のバイ
アス状態を示している。書込みの際、選択されたＮＡＮ
Ｄセルの選択ワード線ＣＧ６（制御ゲート線）にはＶｐ
ｐ（１８Ｖ）、非選択ワード線ＣＧ１〜ＣＧ８、及び選
択ゲート線ＳＧ１にはＶｍ（１０Ｖ）を印加し、書込み
を行うビット線には０Ｖを印加し、書込みを行わないビ
ット線にはＶｍｂ（８Ｖ）をそれぞれセンスアンプより
印加する。従って、書込み禁止のＮＡＮＤセルのチャネ
ルにはビット線、選択ゲート線を介して、８Ｖの固定電
位が与えられる。この時、選択ゲート線及び非選択ワー
ド線の電位Ｖｍを書込みを行わないビット線の電位Ｖｍ
ｂよりも２Ｖ高くする理由は、選択ゲートの閾値電圧約
２Ｖと、既に書き込まれたセルが書込みを行うセルより
もＮＡＮＤセルでビット線側にある場合、その閾値電圧
を考慮しているためである。
を含むセンスアンプを示す回路図、図１８はそのＮＡＮ
Ｄセルのメモリセルの消去、読出し、書込み動作のバイ
アス状態を示している。書込みの際、選択されたＮＡＮ
Ｄセルの選択ワード線ＣＧ６（制御ゲート線）にはＶｐ
ｐ（１８Ｖ）、非選択ワード線ＣＧ１〜ＣＧ８、及び選
択ゲート線ＳＧ１にはＶｍ（１０Ｖ）を印加し、書込み
を行うビット線には０Ｖを印加し、書込みを行わないビ
ット線にはＶｍｂ（８Ｖ）をそれぞれセンスアンプより
印加する。従って、書込み禁止のＮＡＮＤセルのチャネ
ルにはビット線、選択ゲート線を介して、８Ｖの固定電
位が与えられる。この時、選択ゲート線及び非選択ワー
ド線の電位Ｖｍを書込みを行わないビット線の電位Ｖｍ
ｂよりも２Ｖ高くする理由は、選択ゲートの閾値電圧約
２Ｖと、既に書き込まれたセルが書込みを行うセルより
もＮＡＮＤセルでビット線側にある場合、その閾値電圧
を考慮しているためである。
【００２３】
【発明が解決しようとする課題】文献２及び文献４の問
題点は、以下の２つが挙げられる。第１の問題点は、書
込み禁止電位をセンスアンプからビット線に与えている
ことである。このため、センスアンプを構成するトラン
ジスタを高耐圧トランジスタにする必要がある。電源電
圧Ｖccが３．３Ｖの場合、電源電圧Ｖccが入力されるト
ランジスタはゲート酸化膜厚が例えば１２０オングスト
ロームと薄い。このため、ゲート長が短い、すなわち、
デザイン・ルールが、例えば０．４μｍと厳しいルール
で設計できる。
題点は、以下の２つが挙げられる。第１の問題点は、書
込み禁止電位をセンスアンプからビット線に与えている
ことである。このため、センスアンプを構成するトラン
ジスタを高耐圧トランジスタにする必要がある。電源電
圧Ｖccが３．３Ｖの場合、電源電圧Ｖccが入力されるト
ランジスタはゲート酸化膜厚が例えば１２０オングスト
ロームと薄い。このため、ゲート長が短い、すなわち、
デザイン・ルールが、例えば０．４μｍと厳しいルール
で設計できる。
【００２４】一方、書込み禁止電位８Ｖに耐え得るトラ
ンジスタは、例えば酸化膜厚が２００オングストローム
と厚く、ゲート長が１μｍと長い。すなわち、このトラ
ンジスタは、例えば１μｍと緩いルールで設計する必要
がある。したがって、センスアンプのレイアウト面積が
増大したり、また、細かいピッチのビット線に対応して
センスアンプをレイアウトすることが困難となる。
ンジスタは、例えば酸化膜厚が２００オングストローム
と厚く、ゲート長が１μｍと長い。すなわち、このトラ
ンジスタは、例えば１μｍと緩いルールで設計する必要
がある。したがって、センスアンプのレイアウト面積が
増大したり、また、細かいピッチのビット線に対応して
センスアンプをレイアウトすることが困難となる。
【００２５】第２の問題点は、チャネルにビット線を介
して書込み禁止電位を入力するため、パストランジスタ
となる非選択ワード線及び選択ゲート線にそれらの閾値
電圧を加味した高い電圧を印加する必要が生じる。非選
択ワード線の電位を高くすることは、書込みを行うＮＡ
ＮＤセルの非選択セルに誤書込みするという問題が発生
する。したがって、書込み禁止電位は誤書込みを起こさ
ない電位に制限を受けるため、書込み禁止電位の許容電
位幅（ウィンドウ）が狭くなる問題がある。また、選択
ゲート線を高くすると、書込みを行うＮＡＮＤセルのチ
ャネルはＶss（０Ｖ）であるため、そのゲート酸化膜に
大きな電界が加わり、選択ゲートの酸化膜の破壊を招く
問題がある。
して書込み禁止電位を入力するため、パストランジスタ
となる非選択ワード線及び選択ゲート線にそれらの閾値
電圧を加味した高い電圧を印加する必要が生じる。非選
択ワード線の電位を高くすることは、書込みを行うＮＡ
ＮＤセルの非選択セルに誤書込みするという問題が発生
する。したがって、書込み禁止電位は誤書込みを起こさ
ない電位に制限を受けるため、書込み禁止電位の許容電
位幅（ウィンドウ）が狭くなる問題がある。また、選択
ゲート線を高くすると、書込みを行うＮＡＮＤセルのチ
ャネルはＶss（０Ｖ）であるため、そのゲート酸化膜に
大きな電界が加わり、選択ゲートの酸化膜の破壊を招く
問題がある。
【００２６】この発明は、上記課題を解決するものであ
り、その目的とするところは、フローティング状態にあ
るＮＡＮＤセルのチャネルがワード線との容量結合によ
り昇圧した後の書込み禁止電位を高くし、ひいては誤書
込みマージンを広げることができ、信頼性を向上し得る
半導体記憶装置を提供することにある。
り、その目的とするところは、フローティング状態にあ
るＮＡＮＤセルのチャネルがワード線との容量結合によ
り昇圧した後の書込み禁止電位を高くし、ひいては誤書
込みマージンを広げることができ、信頼性を向上し得る
半導体記憶装置を提供することにある。
【００２７】また、ＮＡＮＤセルのチャネルへの電位の
供給をセンスアンプ以外から行うことにより、センスア
ンプの設計に厳しいデザインルールを適用でき、レイア
ウト面積を削減可能とし、安価な半導体記憶装置を提供
することにある。
供給をセンスアンプ以外から行うことにより、センスア
ンプの設計に厳しいデザインルールを適用でき、レイア
ウト面積を削減可能とし、安価な半導体記憶装置を提供
することにある。
【００２８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、選択ゲート線に接続され、前記各メモリセルユ
ニットを各ビット線に接続する選択ゲートと、前記ビッ
ト線の第１のノードに接続され、データの書込み時に電
源電圧より高い予備充電電圧を前記ビット線に供給する
予備充電回路と、前記ビット線の第２のノードにトラン
スファゲートを介して接続され、前記メモリセルへ書込
むデータを保持するラッチ回路とを具備し、データの書
込み時に、選択されたメモリセルユニットを構成するメ
モリセルの全チャネルが前記予備充電電圧に充電される
ことを特徴としている。
解決するため、電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、選択ゲート線に接続され、前記各メモリセルユ
ニットを各ビット線に接続する選択ゲートと、前記ビッ
ト線の第１のノードに接続され、データの書込み時に電
源電圧より高い予備充電電圧を前記ビット線に供給する
予備充電回路と、前記ビット線の第２のノードにトラン
スファゲートを介して接続され、前記メモリセルへ書込
むデータを保持するラッチ回路とを具備し、データの書
込み時に、選択されたメモリセルユニットを構成するメ
モリセルの全チャネルが前記予備充電電圧に充電される
ことを特徴としている。
【００２９】さらに、この発明は、電気的に書換え可能
なメモリセルを複数個接続してメモリセルユニットを構
成し、このメモリセルユニットがマトリックス状に配列
されたメモリセルアレイと、選択ゲート線に接続され、
前記各メモリセルユニットを各ビット線に接続する選択
ゲートと、前記メモリセルアレイのワード線及び前記選
択ゲート線を選択する行選択手段と、この行選択手段に
接続され、電源電圧より少なくとも選択ゲートの閾値電
圧分高い第１の電圧、及び書込み電圧を発生する電圧発
生回路と、前記メモリセルアレイの前記ビット線を選択
する列選択手段とを具備し、前記メモリセルへデータを
書込む際、非書込みビット線には電源電圧が供給され、
前記電圧発生回路から前記選択ゲート線へ前記第１の電
圧が供給され、非書込みビット線が接続されるメモリセ
ルユニット内の前記メモリセルのチャネルの電位は、非
書込みビット線の電位と前記選択ゲートの閾値電圧との
差分電圧よりも高い予備充電電圧に充電されてフローテ
ィング状態とされ、その後、前記電圧発生回路により発
生された前記書込み電圧が選択されたメモリセルユニッ
ト内のワード線に供給され、フローティング状態とされ
た前記メモリセルのチャネルが、このワード線との容量
結合によって、前記予備充電電圧よりも高くなり、書込
み禁止電位となる。
なメモリセルを複数個接続してメモリセルユニットを構
成し、このメモリセルユニットがマトリックス状に配列
されたメモリセルアレイと、選択ゲート線に接続され、
前記各メモリセルユニットを各ビット線に接続する選択
ゲートと、前記メモリセルアレイのワード線及び前記選
択ゲート線を選択する行選択手段と、この行選択手段に
接続され、電源電圧より少なくとも選択ゲートの閾値電
圧分高い第１の電圧、及び書込み電圧を発生する電圧発
生回路と、前記メモリセルアレイの前記ビット線を選択
する列選択手段とを具備し、前記メモリセルへデータを
書込む際、非書込みビット線には電源電圧が供給され、
前記電圧発生回路から前記選択ゲート線へ前記第１の電
圧が供給され、非書込みビット線が接続されるメモリセ
ルユニット内の前記メモリセルのチャネルの電位は、非
書込みビット線の電位と前記選択ゲートの閾値電圧との
差分電圧よりも高い予備充電電圧に充電されてフローテ
ィング状態とされ、その後、前記電圧発生回路により発
生された前記書込み電圧が選択されたメモリセルユニッ
ト内のワード線に供給され、フローティング状態とされ
た前記メモリセルのチャネルが、このワード線との容量
結合によって、前記予備充電電圧よりも高くなり、書込
み禁止電位となる。
【００３０】すなわち、この発明は、メモリセルユニッ
トのチャネルがフローティング状態となる前の予備充電
電圧を高くしている。このため、チャネルとワード線と
の容量結合後の書込み禁止電位を高くすることができ
る。したがって、誤書込みマージンを広げることがで
き、信頼性を向上できる。
トのチャネルがフローティング状態となる前の予備充電
電圧を高くしている。このため、チャネルとワード線と
の容量結合後の書込み禁止電位を高くすることができ
る。したがって、誤書込みマージンを広げることがで
き、信頼性を向上できる。
【００３１】また、電源電圧より高い予備充電電圧をセ
ンスアンプを介在させることなく、ビット線に印加して
いる。このため、センスアンプを高耐圧トランジスタに
よって構成する必要がない。したがって、センスアンプ
の設計に厳しいデザインルールを適用でき、レイアウト
面積を削減できる。
ンスアンプを介在させることなく、ビット線に印加して
いる。このため、センスアンプを高耐圧トランジスタに
よって構成する必要がない。したがって、センスアンプ
の設計に厳しいデザインルールを適用でき、レイアウト
面積を削減できる。
【００３２】
（第１の実施例）図８は、本発明が適用される半導体記
憶装置を示す構成図である。メモリセルアレイ１は行方
向及び列方向にマトリックス状に配列された図示せぬ複
数のＮＡＮＤセル、これらＮＡＮＤセルに接続されたワ
ード線、ビット線、選択ゲート線、ソース線を含んでい
る。このメモリセルアレイ１にはビット線制御回路２、
行選択手段としてのローデコーダ３、基板電位制御回路
４が接続されている。前記ビット線制御回路２は、主と
してＣＭＯＳフリップフロップ回路によって構成されて
いる。このフリップフロップ回路はメモリセルに書込む
べきデータのラッチ、ビット線の電位を検出するための
センス動作、書込み後のベリファイ読出しのためのセン
ス動作、さらに、再書込みデータのラッチを行う。この
ビット線制御回路２には、データ入出力バッファ５及び
列選択手段としてのカラムデコーダ６が接続されてい
る。
憶装置を示す構成図である。メモリセルアレイ１は行方
向及び列方向にマトリックス状に配列された図示せぬ複
数のＮＡＮＤセル、これらＮＡＮＤセルに接続されたワ
ード線、ビット線、選択ゲート線、ソース線を含んでい
る。このメモリセルアレイ１にはビット線制御回路２、
行選択手段としてのローデコーダ３、基板電位制御回路
４が接続されている。前記ビット線制御回路２は、主と
してＣＭＯＳフリップフロップ回路によって構成されて
いる。このフリップフロップ回路はメモリセルに書込む
べきデータのラッチ、ビット線の電位を検出するための
センス動作、書込み後のベリファイ読出しのためのセン
ス動作、さらに、再書込みデータのラッチを行う。この
ビット線制御回路２には、データ入出力バッファ５及び
列選択手段としてのカラムデコーダ６が接続されてい
る。
【００３３】アドレスバッファ７は前記ローデコーダ３
及びカラムデコーダ６に接続されている。アドレスバッ
ファ７からのアドレス信号はローデコーダ３及びカラム
デコーダ６に供給される。これらローデコーダ３及びカ
ラムデコーダ６はアドレス信号に応じて、メモリセルア
レイ１の所定のワード線、ビット線を選択する。
及びカラムデコーダ６に接続されている。アドレスバッ
ファ７からのアドレス信号はローデコーダ３及びカラム
デコーダ６に供給される。これらローデコーダ３及びカ
ラムデコーダ６はアドレス信号に応じて、メモリセルア
レイ１の所定のワード線、ビット線を選択する。
【００３４】タイミング制御回路８は半導体記憶装置の
書込み動作、読出し動作、ベリファイ動作等を制御する
ための信号を生成する。昇圧回路９は前記ローデコーダ
３及びメモリセルアレイ１に接続されている。この昇圧
回路９は前記タイミング制御回路８から供給される信号
に応じて、電源電圧Ｖccから書込み電圧Ｖpgm 、Ｖpas
s、ビット線の予備充電電圧Ｖpre 、電位Ｖtg等を発生
する電圧発生回路として動作する。
書込み動作、読出し動作、ベリファイ動作等を制御する
ための信号を生成する。昇圧回路９は前記ローデコーダ
３及びメモリセルアレイ１に接続されている。この昇圧
回路９は前記タイミング制御回路８から供給される信号
に応じて、電源電圧Ｖccから書込み電圧Ｖpgm 、Ｖpas
s、ビット線の予備充電電圧Ｖpre 、電位Ｖtg等を発生
する電圧発生回路として動作する。
【００３５】前記基板電位制御回路４はメモリセルアレ
イ１が形成されるＰ型領域（ｐ基板又はｐ型ウェル）の
電位を制御する。図１は、本発明の第１の実施例に係わ
る回路図であり、図８の要部を示している。この回路
は、ＮＡＮＤセル１１、ビット線ＢＬ、センスアンプ１
３を有するデータラッチ回路１２、予備充電回路１４を
含んでいる。
イ１が形成されるＰ型領域（ｐ基板又はｐ型ウェル）の
電位を制御する。図１は、本発明の第１の実施例に係わ
る回路図であり、図８の要部を示している。この回路
は、ＮＡＮＤセル１１、ビット線ＢＬ、センスアンプ１
３を有するデータラッチ回路１２、予備充電回路１４を
含んでいる。
【００３６】すなわち、図１において、ビット線ＢＬに
はＮＡＮＤセル１１が接続されている。このＮＡＮＤセ
ル１１は選択ゲートトランジスタＳＴ１、ＳＴ２、及び
積層ゲート型のＦＥＴＭＯＳ構造を有するセルトランジ
スタＴｒ０〜Ｔｒ１５、メモリセルのソース線ＣＳ(Cel
l Source )によって構成されている。前記セルトランジ
スタＴｒ０〜Ｔｒ１５は互いのソース、ドレイン領域を
共有して直列接続されている。セルトランジスタＴｒ０
のドレインは選択ゲートトランジスタＳＴ１を介してビ
ット線に接続され、セルトランジスタＴｒ１５のソース
は選択ゲートトランジスタＳＴ２を介してソース線ＣＳ
に接続されている。セルトランジスタＴｒ０〜Ｔｒ１５
の制御ゲートはワード線ＷＬ０〜ＷＬ１５にそれぞれ接
続され、選択ゲートトランジスタＳＴ１、ＳＴ２のゲー
トは選択ゲート線ＳＳＬ、ＧＳＬにそれぞれ接続されて
いる。
はＮＡＮＤセル１１が接続されている。このＮＡＮＤセ
ル１１は選択ゲートトランジスタＳＴ１、ＳＴ２、及び
積層ゲート型のＦＥＴＭＯＳ構造を有するセルトランジ
スタＴｒ０〜Ｔｒ１５、メモリセルのソース線ＣＳ(Cel
l Source )によって構成されている。前記セルトランジ
スタＴｒ０〜Ｔｒ１５は互いのソース、ドレイン領域を
共有して直列接続されている。セルトランジスタＴｒ０
のドレインは選択ゲートトランジスタＳＴ１を介してビ
ット線に接続され、セルトランジスタＴｒ１５のソース
は選択ゲートトランジスタＳＴ２を介してソース線ＣＳ
に接続されている。セルトランジスタＴｒ０〜Ｔｒ１５
の制御ゲートはワード線ＷＬ０〜ＷＬ１５にそれぞれ接
続され、選択ゲートトランジスタＳＴ１、ＳＴ２のゲー
トは選択ゲート線ＳＳＬ、ＧＳＬにそれぞれ接続されて
いる。
【００３７】前記ビット線ＢＬのノードＮ４には、予備
充電回路１４を構成するＮチャネルＭＯＳトランジスタ
Ｑ１のソースが接続されている。このトランジスタＱ１
は、ビット線ＢＬを予備充電するための高耐圧トランジ
スタであり、ドレインには昇圧回路９から出力される予
備充電電圧Ｖpre が供給されている。また、トランジス
タＱ１のゲートには制御信号Ｆ１が供給されている。前
記予備充電電圧Ｖpreは電源電圧Ｖccを３．３Ｖとした
場合、例えば６Ｖに設定される。
充電回路１４を構成するＮチャネルＭＯＳトランジスタ
Ｑ１のソースが接続されている。このトランジスタＱ１
は、ビット線ＢＬを予備充電するための高耐圧トランジ
スタであり、ドレインには昇圧回路９から出力される予
備充電電圧Ｖpre が供給されている。また、トランジス
タＱ１のゲートには制御信号Ｆ１が供給されている。前
記予備充電電圧Ｖpreは電源電圧Ｖccを３．３Ｖとした
場合、例えば６Ｖに設定される。
【００３８】一方、前記ビット線ＢＬの一端とノードＮ
３の相互間には、ＮチャネルＭＯＳトランジスタＱ２、
Ｑ３が直列接続されている。前記トランジスタＱ２はデ
プレッションモードの高耐圧トランジスタ、前記トラン
ジスタＱ３は高耐圧トランジスタである。これらトラン
ジスタＱ２、Ｑ３は制御信号Ｆ２、Ｆ３によって制御さ
れる。前記ノードＮ３にはＰチャネルＭＯＳトランジス
タＱ４のドレインが接続されている。このトランジスタ
Ｑ４のソースには電源電圧Ｖccが供給され、ゲートには
制御信号Ｆ４が供給されている。このトランジスタＱ４
はデータの読出し時にビット線の負荷トランジスタとし
て動作する。
３の相互間には、ＮチャネルＭＯＳトランジスタＱ２、
Ｑ３が直列接続されている。前記トランジスタＱ２はデ
プレッションモードの高耐圧トランジスタ、前記トラン
ジスタＱ３は高耐圧トランジスタである。これらトラン
ジスタＱ２、Ｑ３は制御信号Ｆ２、Ｆ３によって制御さ
れる。前記ノードＮ３にはＰチャネルＭＯＳトランジス
タＱ４のドレインが接続されている。このトランジスタ
Ｑ４のソースには電源電圧Ｖccが供給され、ゲートには
制御信号Ｆ４が供給されている。このトランジスタＱ４
はデータの読出し時にビット線の負荷トランジスタとし
て動作する。
【００３９】ＮチャネルＭＯＳトランジスタＱ５〜Ｑ
９、Ｑ１２、Ｑ１３及びＰチャネルＭＯＳトランジスタ
Ｑ１０、Ｑ１１はデータラッチ回路１２を構成する。こ
のうち、前記トランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ
１３は、センスアンプ１３を構成する。前記トランジス
タＱ１０、Ｑ１２のドレインはノードＮ１に接続され、
このノードＮ１は入出力線Ｉ／Ｏに接続されている。前
記ノードＮ１とノードＮ３の相互間には前記トランジス
タＱ５が接続されている。このトランジスタＱ５のゲー
トには制御信号Ｆ５が供給されている。前記ノードＮ３
と接地電位Ｖssとの間には前記トランジスタＱ６が接続
されている。このトランジスタＱ６のゲートには制御信
号Ｆ６が供給されている。前記ノードＮ１と前記トラン
ジスタＱ１１、Ｑ１３のドレイン（ノードＮ２）の相互
間には前記トランジスタＱ７、Ｑ８が接続されている。
トランジスタＱ７のゲートには制御信号Ｆ７が供給さ
れ、トランジスタＱ８のゲートには制御信号Ｆ８が供給
されている。前記トランジスタＱ７、Ｑ８の接続点と接
地電位Ｖssの相互間には前記トランジスタＱ９が接続さ
れている。このトランジスタＱ９のゲートは前記ノード
Ｎ３に接続されている。
９、Ｑ１２、Ｑ１３及びＰチャネルＭＯＳトランジスタ
Ｑ１０、Ｑ１１はデータラッチ回路１２を構成する。こ
のうち、前記トランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ
１３は、センスアンプ１３を構成する。前記トランジス
タＱ１０、Ｑ１２のドレインはノードＮ１に接続され、
このノードＮ１は入出力線Ｉ／Ｏに接続されている。前
記ノードＮ１とノードＮ３の相互間には前記トランジス
タＱ５が接続されている。このトランジスタＱ５のゲー
トには制御信号Ｆ５が供給されている。前記ノードＮ３
と接地電位Ｖssとの間には前記トランジスタＱ６が接続
されている。このトランジスタＱ６のゲートには制御信
号Ｆ６が供給されている。前記ノードＮ１と前記トラン
ジスタＱ１１、Ｑ１３のドレイン（ノードＮ２）の相互
間には前記トランジスタＱ７、Ｑ８が接続されている。
トランジスタＱ７のゲートには制御信号Ｆ７が供給さ
れ、トランジスタＱ８のゲートには制御信号Ｆ８が供給
されている。前記トランジスタＱ７、Ｑ８の接続点と接
地電位Ｖssの相互間には前記トランジスタＱ９が接続さ
れている。このトランジスタＱ９のゲートは前記ノード
Ｎ３に接続されている。
【００４０】上記構成において、動作について説明す
る。図２は、図１に示す回路の書込み時の電位波形図を
示す。書込み動作が始まると、先ず、書込みデータが入
出力線Ｉ／Ｏからセンスアンプ１３にロードされる。こ
の結果、書込みを行うビット線のセンスアンプのノード
Ｎ１はＶss（０Ｖ）にセットされ、書込みを行わないビ
ット線のセンスアンプのノードＮ１はＶcc（３．３Ｖ）
にセットされる。
る。図２は、図１に示す回路の書込み時の電位波形図を
示す。書込み動作が始まると、先ず、書込みデータが入
出力線Ｉ／Ｏからセンスアンプ１３にロードされる。こ
の結果、書込みを行うビット線のセンスアンプのノード
Ｎ１はＶss（０Ｖ）にセットされ、書込みを行わないビ
ット線のセンスアンプのノードＮ１はＶcc（３．３Ｖ）
にセットされる。
【００４１】次に、ビット線予備充電信号Ｆ１が予備充
電電圧Ｖpre ＋閾値電圧ＶthQ1の電位となる（時刻ｔ
１）。この電位は、例えば８Ｖである。このとき、トラ
ンジスタＱ２、Ｑ３、Ｑ５はオフ状態とされている。こ
の結果、ビット線ＢＬは、予備充電電圧Ｖpre （６Ｖ）
に予備充電される。これと同時に、選択ＮＡＮＤセルの
ワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＳＬもＶpa
ss（８Ｖ）に上がる。この結果、選択ＮＡＮＤセルを構
成する全トランジスタのチャネル（ソースとドレイン領
域も含む）の電位はＶpre （６Ｖ）になる。但し、選択
ゲートのトランジスタの閾値電圧分、及び書込み後のセ
ルトランジスタの閾値電圧分、予備充電電圧Ｖpre より
も高い電圧を選択ＮＡＮＤセルのワード線ＷＬ０からＷ
Ｌ１５、選択ゲート線ＳＳＬに入力する。尚、予備充電
電圧Ｖpre が各トランジスタでの閾値電圧落ちを考慮し
ても十分高い電位に設定されている場合は、各トランジ
スタのゲート電圧は、予備充電電圧Ｖpre であってもよ
い。
電電圧Ｖpre ＋閾値電圧ＶthQ1の電位となる（時刻ｔ
１）。この電位は、例えば８Ｖである。このとき、トラ
ンジスタＱ２、Ｑ３、Ｑ５はオフ状態とされている。こ
の結果、ビット線ＢＬは、予備充電電圧Ｖpre （６Ｖ）
に予備充電される。これと同時に、選択ＮＡＮＤセルの
ワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＳＬもＶpa
ss（８Ｖ）に上がる。この結果、選択ＮＡＮＤセルを構
成する全トランジスタのチャネル（ソースとドレイン領
域も含む）の電位はＶpre （６Ｖ）になる。但し、選択
ゲートのトランジスタの閾値電圧分、及び書込み後のセ
ルトランジスタの閾値電圧分、予備充電電圧Ｖpre より
も高い電圧を選択ＮＡＮＤセルのワード線ＷＬ０からＷ
Ｌ１５、選択ゲート線ＳＳＬに入力する。尚、予備充電
電圧Ｖpre が各トランジスタでの閾値電圧落ちを考慮し
ても十分高い電位に設定されている場合は、各トランジ
スタのゲート電圧は、予備充電電圧Ｖpre であってもよ
い。
【００４２】上記のようにビット線及びＮＡＮＤセルが
予備充電された後、ビット線予備充電信号Ｆ１が電位Ｖ
pre ＋ＶthQ1（８Ｖ）から接地電位Ｖss（０Ｖ）に低下
される。このため、ビット線及びＮＡＮＤセルのチャネ
ルはフローティング状態となる（時刻ｔ２）。
予備充電された後、ビット線予備充電信号Ｆ１が電位Ｖ
pre ＋ＶthQ1（８Ｖ）から接地電位Ｖss（０Ｖ）に低下
される。このため、ビット線及びＮＡＮＤセルのチャネ
ルはフローティング状態となる（時刻ｔ２）。
【００４３】ここで、例えばワード線ＷＬ２に関して書
込みが行われる場合を説明する。ワード線ＷＬ２は電位
Ｖpre ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例え
ば１８Ｖに上昇される（時刻ｔ３）。これに伴い、セル
トランジスタＴｒ２のチャネルの電位はチャネルとワー
ド線ＷＬ２との容量結合により昇圧する。ここで、セル
トランジスタＴｒ２のチャネルの電位が昇圧する際、隣
接するセルトランジスタＴｒ１、Ｔｒ３はカットオフ
し、例えばセルトランジスタＴｒ２のチャネルとワード
線ＷＬ２との容量結合比Ｂを０．５とすると、セルトラ
ンジスタＴｒ２のチャネルの電位は６Ｖ＋（１８Ｖ−８
Ｖ）×０．５＝１１Ｖとなる。こうしたカットオフを十
分に行うためには、ワード線ＷＬ１、ＷＬ３の電位をＶ
pre ＋Ｖthcell（８Ｖ）から、例えばＶcc（３．３Ｖ）
に下げる。この点については、第２の実施例で説明す
る。
込みが行われる場合を説明する。ワード線ＷＬ２は電位
Ｖpre ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例え
ば１８Ｖに上昇される（時刻ｔ３）。これに伴い、セル
トランジスタＴｒ２のチャネルの電位はチャネルとワー
ド線ＷＬ２との容量結合により昇圧する。ここで、セル
トランジスタＴｒ２のチャネルの電位が昇圧する際、隣
接するセルトランジスタＴｒ１、Ｔｒ３はカットオフ
し、例えばセルトランジスタＴｒ２のチャネルとワード
線ＷＬ２との容量結合比Ｂを０．５とすると、セルトラ
ンジスタＴｒ２のチャネルの電位は６Ｖ＋（１８Ｖ−８
Ｖ）×０．５＝１１Ｖとなる。こうしたカットオフを十
分に行うためには、ワード線ＷＬ１、ＷＬ３の電位をＶ
pre ＋Ｖthcell（８Ｖ）から、例えばＶcc（３．３Ｖ）
に下げる。この点については、第２の実施例で説明す
る。
【００４４】次に、ビット線とセンスアンプとの間のト
ランスファゲートの制御信号Ｆ２、Ｆ３、Ｆ５がハイレ
ベルとなり、トランジスタＱ２、Ｑ３、Ｑ５が導通する
（時刻ｔ４）。この時、制御信号Ｆ２、Ｆ３、Ｆ５の電
位はそれぞれ、電源電位Ｖcc、Ｖcc若しくはＶtg、Ｖcc
若しくはＶtgとする。電位Ｖtgは接地電位と電源電圧と
の間の電位で、例えば１．８Ｖとする。トランジスタＱ
２、Ｑ３、Ｑ５が導通すると、センスアンプ１３に蓄え
られた書込みデータに基づきビット線ＢＬの電位が変化
する。すなわち、書込みを行う場合、センスアンプ１３
のノードＮ１が接地電位Ｖss（０Ｖ）であるため、ビッ
ト線ＢＬは放電し、接地電位Ｖss（０Ｖ）となる。この
結果、このビット線ＢＬに接続されたＮＡＮＤセルのチ
ャネルも接地電位となる。したがって、セルトランジス
タＴｒ２はチャネルとコントロールゲートとの電位差が
１８Ｖとなるため、浮遊ゲートに電子が注入され、書込
みが行われる。
ランスファゲートの制御信号Ｆ２、Ｆ３、Ｆ５がハイレ
ベルとなり、トランジスタＱ２、Ｑ３、Ｑ５が導通する
（時刻ｔ４）。この時、制御信号Ｆ２、Ｆ３、Ｆ５の電
位はそれぞれ、電源電位Ｖcc、Ｖcc若しくはＶtg、Ｖcc
若しくはＶtgとする。電位Ｖtgは接地電位と電源電圧と
の間の電位で、例えば１．８Ｖとする。トランジスタＱ
２、Ｑ３、Ｑ５が導通すると、センスアンプ１３に蓄え
られた書込みデータに基づきビット線ＢＬの電位が変化
する。すなわち、書込みを行う場合、センスアンプ１３
のノードＮ１が接地電位Ｖss（０Ｖ）であるため、ビッ
ト線ＢＬは放電し、接地電位Ｖss（０Ｖ）となる。この
結果、このビット線ＢＬに接続されたＮＡＮＤセルのチ
ャネルも接地電位となる。したがって、セルトランジス
タＴｒ２はチャネルとコントロールゲートとの電位差が
１８Ｖとなるため、浮遊ゲートに電子が注入され、書込
みが行われる。
【００４５】一方、書込みを行わない場合、センスアン
プ１３のノードＮ１は電源電圧Ｖcc（３．３Ｖ）である
ため、ビット線ＢＬは予備充電電圧Ｖpre （６Ｖ）を保
つ。この結果、このビット線に接続されたＮＡＮＤセル
のチャネルは放電されず、フローティング状態を保持す
る。これにより、ワード線ＷＬ２に１８Ｖが印加されて
いてもセルトランジスタＴｒ２のチャネルはハイレベル
（１１Ｖ）を保っている。このため、ワード線ＷＬ２と
セルトランジスタＴｒ２のチャネルとの間の電圧は７Ｖ
であり、セルトランジスタＴｒ２の浮遊ゲートに電子が
注入されない。
プ１３のノードＮ１は電源電圧Ｖcc（３．３Ｖ）である
ため、ビット線ＢＬは予備充電電圧Ｖpre （６Ｖ）を保
つ。この結果、このビット線に接続されたＮＡＮＤセル
のチャネルは放電されず、フローティング状態を保持す
る。これにより、ワード線ＷＬ２に１８Ｖが印加されて
いてもセルトランジスタＴｒ２のチャネルはハイレベル
（１１Ｖ）を保っている。このため、ワード線ＷＬ２と
セルトランジスタＴｒ２のチャネルとの間の電圧は７Ｖ
であり、セルトランジスタＴｒ２の浮遊ゲートに電子が
注入されない。
【００４６】その後、ワード線ＷＬ２に関するメモリセ
ルへの書込みが終了すると、ワード線ＷＬ０、ＷＬ１、
ＷＬ３〜ＷＬ１５が電位Ｖpre ＋Ｖthcell（８Ｖ）から
接地電位Ｖss（０Ｖ）にリセットされ、選択ワード線Ｗ
Ｌ２は書込み電圧Ｖpgm から接地電位Ｖss（０Ｖ）にリ
セットされる（時刻ｔ５）。また、選択ゲート線ＳＳＬ
は電位Ｖpre ＋Ｖthssl （８Ｖ）から接地電位Ｖss（０
Ｖ）にリセットされる。その後、制御信号Ｆ５が電源電
圧Ｖcc若しくは電位Ｖtgから接地電位Ｖssに低下し、セ
ンスアンプ１３とビット線ＢＬはトランジスタＱ５によ
り切り離される（時刻ｔ６）。
ルへの書込みが終了すると、ワード線ＷＬ０、ＷＬ１、
ＷＬ３〜ＷＬ１５が電位Ｖpre ＋Ｖthcell（８Ｖ）から
接地電位Ｖss（０Ｖ）にリセットされ、選択ワード線Ｗ
Ｌ２は書込み電圧Ｖpgm から接地電位Ｖss（０Ｖ）にリ
セットされる（時刻ｔ５）。また、選択ゲート線ＳＳＬ
は電位Ｖpre ＋Ｖthssl （８Ｖ）から接地電位Ｖss（０
Ｖ）にリセットされる。その後、制御信号Ｆ５が電源電
圧Ｖcc若しくは電位Ｖtgから接地電位Ｖssに低下し、セ
ンスアンプ１３とビット線ＢＬはトランジスタＱ５によ
り切り離される（時刻ｔ６）。
【００４７】次に、制御信号Ｆ６が接地電位Ｖssから電
源電位Ｖccとなり、書込みを行わなかったビット線がト
ランジスタＱ６を介して放電される（時刻ｔ７）。その
後、書込みベリファイが実行される。この書込みベリフ
ァイは本発明の本質ではないため、説明は省略する。
源電位Ｖccとなり、書込みを行わなかったビット線がト
ランジスタＱ６を介して放電される（時刻ｔ７）。その
後、書込みベリファイが実行される。この書込みベリフ
ァイは本発明の本質ではないため、説明は省略する。
【００４８】尚、書込みベリファイは米国特許USPatent
5,361,227 や前記文献４に記載された方法と同様であ
る。また、前記トランジスタＱ２、Ｑ３を高耐圧トラン
ジスタとしている理由は、次の通りである。消去時にビ
ット線は例えば２０Ｖの高電圧になる。その際に、セン
スアンプ側の回路に高電圧が印加されないように、トラ
ンジスタＱ２、Ｑ３はバッファの役割を兼ねているため
である。また、これらトランジスタＱ２、Ｑ３は、書込
み時にビット線に供給される高電圧の予備充電電圧から
センスアンプを保護している。
5,361,227 や前記文献４に記載された方法と同様であ
る。また、前記トランジスタＱ２、Ｑ３を高耐圧トラン
ジスタとしている理由は、次の通りである。消去時にビ
ット線は例えば２０Ｖの高電圧になる。その際に、セン
スアンプ側の回路に高電圧が印加されないように、トラ
ンジスタＱ２、Ｑ３はバッファの役割を兼ねているため
である。また、これらトランジスタＱ２、Ｑ３は、書込
み時にビット線に供給される高電圧の予備充電電圧から
センスアンプを保護している。
【００４９】上記実施例によれば、ビット線ＢＬの一端
に予備充電回路１４としてのトランジスタＱ１を接続
し、データの書込み時にこのトランジスタＱ１を介して
ビット線を電源電圧Ｖccより高い予備充電電圧Ｖpre に
充電している。したがって、ＮＡＮＤセルの全チャネル
を予備充電電圧Ｖpre に充電できるため、ワード線との
容量結合後の書込み禁止電位を高くでき、誤書込みのマ
ージンを増大することができる。
に予備充電回路１４としてのトランジスタＱ１を接続
し、データの書込み時にこのトランジスタＱ１を介して
ビット線を電源電圧Ｖccより高い予備充電電圧Ｖpre に
充電している。したがって、ＮＡＮＤセルの全チャネル
を予備充電電圧Ｖpre に充電できるため、ワード線との
容量結合後の書込み禁止電位を高くでき、誤書込みのマ
ージンを増大することができる。
【００５０】また、予備充電電圧Ｖpre はビット線ＢＬ
の一端に設けられた予備充電回路１４を介してビット線
ＢＬに供給され、センスアンプは介在していない。この
ため、センスアンプを高耐圧化する必要がない。したが
って、センスアンプを構成するトランジスタに最小のデ
ザインルールを適用できるため、レイアウト面積を削減
することが可能である。
の一端に設けられた予備充電回路１４を介してビット線
ＢＬに供給され、センスアンプは介在していない。この
ため、センスアンプを高耐圧化する必要がない。したが
って、センスアンプを構成するトランジスタに最小のデ
ザインルールを適用できるため、レイアウト面積を削減
することが可能である。
【００５１】しかも、予備充電回路１４は１つのトラン
ジスタＱ１を設ける程度でよい。このため、ビット線の
間隔が狭められた場合においても、トランジスタＱ１を
容易にレイアウトすることができる。 （第２の実施例）図３は、図１に示す回路の書込み時の
電位波形図を示す。この実施例において、ビット線を予
備充電電圧Ｖpre ＋閾値電圧ＶthQ1（８Ｖ）に予備充電
し、ビット線及びＮＡＮＤセルを構成する全トランジス
タのチャネルをフローティング状態とする動作（時刻ｔ
１〜ｔ２）までは、第１の実施例と同一であるため説明
は省略する。
ジスタＱ１を設ける程度でよい。このため、ビット線の
間隔が狭められた場合においても、トランジスタＱ１を
容易にレイアウトすることができる。 （第２の実施例）図３は、図１に示す回路の書込み時の
電位波形図を示す。この実施例において、ビット線を予
備充電電圧Ｖpre ＋閾値電圧ＶthQ1（８Ｖ）に予備充電
し、ビット線及びＮＡＮＤセルを構成する全トランジス
タのチャネルをフローティング状態とする動作（時刻ｔ
１〜ｔ２）までは、第１の実施例と同一であるため説明
は省略する。
【００５２】上記のように、ビット線及びＮＡＮＤセル
のチャネルがフローティング状態とされた状態におい
て、例えばワード線ＷＬ２に関して書込みが行われる場
合について説明する。この場合、ワード線ＷＬ１とＷＬ
３は電位Ｖpre ＋Ｖthcell（８Ｖ）から電源電位Ｖcc
（３．３Ｖ）に低下される（時刻ｔ２１）。この結果、
セルトランジスタＴｒ１、Ｔｒ３が速やかにカットオフ
し、セルトランジスタＴｒ２のチャネルは、ＮＡＮＤセ
ルから切り離される。ここで、第１の実施例と異なるの
は、第１の実施例ではワード線ＷＬ１、ＷＬ３の電位が
Ｖpre ＋Ｖthcellより多少高めに設定された場合、セル
トランジスタＴｒ１、Ｔｒ３はワード線ＷＬ２の電位を
Ｖpgm に上昇させても直ちにカットオフしないのに対
し、第２の実施例においてはワード線ＷＬの電位の上昇
と同時にセルトランジスタＴｒ１、Ｔｒ３がカットオフ
する点である。
のチャネルがフローティング状態とされた状態におい
て、例えばワード線ＷＬ２に関して書込みが行われる場
合について説明する。この場合、ワード線ＷＬ１とＷＬ
３は電位Ｖpre ＋Ｖthcell（８Ｖ）から電源電位Ｖcc
（３．３Ｖ）に低下される（時刻ｔ２１）。この結果、
セルトランジスタＴｒ１、Ｔｒ３が速やかにカットオフ
し、セルトランジスタＴｒ２のチャネルは、ＮＡＮＤセ
ルから切り離される。ここで、第１の実施例と異なるの
は、第１の実施例ではワード線ＷＬ１、ＷＬ３の電位が
Ｖpre ＋Ｖthcellより多少高めに設定された場合、セル
トランジスタＴｒ１、Ｔｒ３はワード線ＷＬ２の電位を
Ｖpgm に上昇させても直ちにカットオフしないのに対
し、第２の実施例においてはワード線ＷＬの電位の上昇
と同時にセルトランジスタＴｒ１、Ｔｒ３がカットオフ
する点である。
【００５３】ワード線ＷＬ１、ＷＬ３の電位が８Ｖから
電源電位Ｖccへ低下された後、ワード線ＷＬ２の電位は
Ｖpre ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例え
ば１８Ｖに上昇される（時刻ｔ３）。ワード線ＷＬ２の
電位を上昇させるタイミングは、ワード線ＷＬ１、ＷＬ
３の電位を８Ｖから３．３Ｖへ低下させるタイミング
（時刻ｔ２１）と同時としてもよい。ワード線ＷＬ２の
電位が上昇するに伴い、セルトランジスタＴｒ２のチャ
ネルの電位は、チャネルとワード線ＷＬ２との容量結合
により昇圧する。例えばセルトランジスタＴｒ２のチャ
ネルとワード線ＷＬ２との容量結合比Ｂを０．５とする
と、６Ｖ＋（１８Ｖ−８Ｖ）×０．５＝１１Ｖとなる。
セルトランジスタＴｒ２のチャネルが１１Ｖに上昇する
際、隣接するメセルトランジスタＴｒ１、Ｔｒ３はカッ
トオフしているため、セルトランジスタＴｒ２のチャネ
ルの電荷は隣接するトランジスタＴｒ１、Ｔｒ３に逃げ
ることがない。したがって、セルトランジスタＴｒ２の
チャネル電位は効率良く昇圧される。
電源電位Ｖccへ低下された後、ワード線ＷＬ２の電位は
Ｖpre ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例え
ば１８Ｖに上昇される（時刻ｔ３）。ワード線ＷＬ２の
電位を上昇させるタイミングは、ワード線ＷＬ１、ＷＬ
３の電位を８Ｖから３．３Ｖへ低下させるタイミング
（時刻ｔ２１）と同時としてもよい。ワード線ＷＬ２の
電位が上昇するに伴い、セルトランジスタＴｒ２のチャ
ネルの電位は、チャネルとワード線ＷＬ２との容量結合
により昇圧する。例えばセルトランジスタＴｒ２のチャ
ネルとワード線ＷＬ２との容量結合比Ｂを０．５とする
と、６Ｖ＋（１８Ｖ−８Ｖ）×０．５＝１１Ｖとなる。
セルトランジスタＴｒ２のチャネルが１１Ｖに上昇する
際、隣接するメセルトランジスタＴｒ１、Ｔｒ３はカッ
トオフしているため、セルトランジスタＴｒ２のチャネ
ルの電荷は隣接するトランジスタＴｒ１、Ｔｒ３に逃げ
ることがない。したがって、セルトランジスタＴｒ２の
チャネル電位は効率良く昇圧される。
【００５４】ところで、T.-S. Jung etc, "A3.3V 128Mb
Multi-Level NAND Flash Memory for Mass Storage Ap
plications," in ISSCC-Dig. Tech. Papers, Feb. 199
6, pp.32-33. （文献５）には、選択ワード線と隣接す
るワード線の電位を接地電位Ｖss（０Ｖ）に下げ、書込
みを行わないメモリセルのチャネルの電位のみを昇圧す
る技術がローカル・セルフ・ブースト（ＬＳＢ：Local
Self Boost）と称して記載されている。しかし、この文
献５において、選択ワード線と隣接するワード線は接地
電位Ｖss（０Ｖ）に低下されている。このため、ランダ
ムページ書込みが不可能となっている。通常、ＮＡＮＤ
セルに対する書込みは、ビット線のコンタクトから離れ
たセルソース線側のメモリセルから順次書込んでいる。
これに対して、ランダムページ書込みとは、ＮＡＮＤセ
ルのメモリセルに対して、ランダムに書込みを行うこと
である。
Multi-Level NAND Flash Memory for Mass Storage Ap
plications," in ISSCC-Dig. Tech. Papers, Feb. 199
6, pp.32-33. （文献５）には、選択ワード線と隣接す
るワード線の電位を接地電位Ｖss（０Ｖ）に下げ、書込
みを行わないメモリセルのチャネルの電位のみを昇圧す
る技術がローカル・セルフ・ブースト（ＬＳＢ：Local
Self Boost）と称して記載されている。しかし、この文
献５において、選択ワード線と隣接するワード線は接地
電位Ｖss（０Ｖ）に低下されている。このため、ランダ
ムページ書込みが不可能となっている。通常、ＮＡＮＤ
セルに対する書込みは、ビット線のコンタクトから離れ
たセルソース線側のメモリセルから順次書込んでいる。
これに対して、ランダムページ書込みとは、ＮＡＮＤセ
ルのメモリセルに対して、ランダムに書込みを行うこと
である。
【００５５】文献５の場合、ビット線コンタクトに近い
側のメモリセルに書込みを行った後、そのメモリセルよ
りもセルソース側のメモリセルにデータを書込むことが
許されている。しかし、選択ワード線と隣接するワード
線を接地電位（０Ｖ）に低下させる時、仮に選択ワード
線よりビット線側に位置する隣接ワード線に接続された
メモリセルにデータが既に書込まれている場合、そのセ
ルトランジスタはゲートが０Ｖで閾値電圧が約２Ｖであ
るため、カットオフする。このため、ビット線から書込
みを行う選択セルのチャネルへ電位（０Ｖ）が印加され
ない。したがって、文献５は記載された内容とは異な
り、ランダムページ書込みを許していない。
側のメモリセルに書込みを行った後、そのメモリセルよ
りもセルソース側のメモリセルにデータを書込むことが
許されている。しかし、選択ワード線と隣接するワード
線を接地電位（０Ｖ）に低下させる時、仮に選択ワード
線よりビット線側に位置する隣接ワード線に接続された
メモリセルにデータが既に書込まれている場合、そのセ
ルトランジスタはゲートが０Ｖで閾値電圧が約２Ｖであ
るため、カットオフする。このため、ビット線から書込
みを行う選択セルのチャネルへ電位（０Ｖ）が印加され
ない。したがって、文献５は記載された内容とは異な
り、ランダムページ書込みを許していない。
【００５６】一方、本実施例において、選択ワード線Ｗ
Ｌ２に書込み電圧Ｖpgm を供給する際、選択ワード線Ｗ
Ｌ２と隣接するワード線ＷＬ１、ＷＬ３のゲートの電位
は、Ｖpre ＋Ｖthcell（８Ｖ）から電源電圧Ｖcc（３．
３Ｖ）までしか低下させていない。このため、選択ワー
ド線ＷＬ２よりビット線側に位置するワード線ＷＬ１に
接続されたセルトランジスタＴｒ１はビット線ＢＬの電
位が０Ｖとなると導通する。したがって、ランダムペー
ジ書込みを行う場合でも、書込みを行うＮＡＮＤセル内
の選択セルのチャネルにビット線から接地電位Ｖss（０
Ｖ）を供給できる。
Ｌ２に書込み電圧Ｖpgm を供給する際、選択ワード線Ｗ
Ｌ２と隣接するワード線ＷＬ１、ＷＬ３のゲートの電位
は、Ｖpre ＋Ｖthcell（８Ｖ）から電源電圧Ｖcc（３．
３Ｖ）までしか低下させていない。このため、選択ワー
ド線ＷＬ２よりビット線側に位置するワード線ＷＬ１に
接続されたセルトランジスタＴｒ１はビット線ＢＬの電
位が０Ｖとなると導通する。したがって、ランダムペー
ジ書込みを行う場合でも、書込みを行うＮＡＮＤセル内
の選択セルのチャネルにビット線から接地電位Ｖss（０
Ｖ）を供給できる。
【００５７】また、ワード線ＷＬ０に書込みが行われる
場合、隣接するワード線ＷＬ１が電位Ｖpre ＋Ｖthcell
（８Ｖ）から電源電位Ｖcc（３．３Ｖ）に低下する。こ
の際、選択ゲート線ＳＳＬを電位Ｖpre ＋Ｖthcell（８
Ｖ）から電源電位Ｖcc（３．３Ｖ）に低下させても良
い。選択ゲート線ＳＳＬを電源電位Ｖccに低下させるこ
とは、第３の実施例において説明する。
場合、隣接するワード線ＷＬ１が電位Ｖpre ＋Ｖthcell
（８Ｖ）から電源電位Ｖcc（３．３Ｖ）に低下する。こ
の際、選択ゲート線ＳＳＬを電位Ｖpre ＋Ｖthcell（８
Ｖ）から電源電位Ｖcc（３．３Ｖ）に低下させても良
い。選択ゲート線ＳＳＬを電源電位Ｖccに低下させるこ
とは、第３の実施例において説明する。
【００５８】上記のようにして、選択ワード線ＷＬ２に
書込み電圧Ｖpgm を供給した後、第１の実施例と同様
に、ビット線とセンスアンプとの間に接続されたトラン
ジスタＱ２、Ｑ３、Ｑ５が導通され、センスアンプにラ
ッチされたデータに基づきビット線の電位が制御され
る。これ以降の動作は、第１の実施例と同様であるた
め、説明は省略する。
書込み電圧Ｖpgm を供給した後、第１の実施例と同様
に、ビット線とセンスアンプとの間に接続されたトラン
ジスタＱ２、Ｑ３、Ｑ５が導通され、センスアンプにラ
ッチされたデータに基づきビット線の電位が制御され
る。これ以降の動作は、第１の実施例と同様であるた
め、説明は省略する。
【００５９】上記第２の実施例によれば、選択ワード線
ＷＬ２に書込み電圧Ｖpgm を供給する際、選択ワード線
と隣接するワード線のゲートの電位は、Ｖpre ＋Ｖthce
ll（８Ｖ）から電源電圧Ｖcc（３．３Ｖ）まで低下さ
せ、接地電位まで下げていない。したがって、選択セル
のチャネルにビット線から接地電位Ｖss（０Ｖ）を供給
する際、選択セルよりビット線側の隣接セルは導通して
いるため、選択セルのチャネルに接地電位Ｖss（０Ｖ）
を供給することができる。したがって、ランダムページ
書込みを行うことができる。 （第３の実施例）図４は、図１に示す回路の書込み時の
電位波形図を示す。この実施例において、ビット線を予
備充電電圧Ｖpre （６Ｖ）に予備充電し、ビット線及び
ＮＡＮＤセルのチャネルを予備充電電圧Ｖpre （６Ｖ）
としてフローティング状態とする動作（時刻ｔ１〜ｔ
２）までは、第１の実施例と同一であるため説明は省略
する。
ＷＬ２に書込み電圧Ｖpgm を供給する際、選択ワード線
と隣接するワード線のゲートの電位は、Ｖpre ＋Ｖthce
ll（８Ｖ）から電源電圧Ｖcc（３．３Ｖ）まで低下さ
せ、接地電位まで下げていない。したがって、選択セル
のチャネルにビット線から接地電位Ｖss（０Ｖ）を供給
する際、選択セルよりビット線側の隣接セルは導通して
いるため、選択セルのチャネルに接地電位Ｖss（０Ｖ）
を供給することができる。したがって、ランダムページ
書込みを行うことができる。 （第３の実施例）図４は、図１に示す回路の書込み時の
電位波形図を示す。この実施例において、ビット線を予
備充電電圧Ｖpre （６Ｖ）に予備充電し、ビット線及び
ＮＡＮＤセルのチャネルを予備充電電圧Ｖpre （６Ｖ）
としてフローティング状態とする動作（時刻ｔ１〜ｔ
２）までは、第１の実施例と同一であるため説明は省略
する。
【００６０】上記のように、ビット線及びＮＡＮＤセル
のチャネルがフローティングとされた状態において、例
えばワード線ＷＬ２に関して書込みが行われる場合を説
明する。ワード線ＷＬ１、ＷＬ３は電位Ｖpre ＋Ｖthce
ll（８Ｖ）から電源電位Ｖcc（３．３Ｖ）に低下する
（時刻ｔ２１）。その結果、セルトランジスタＴｒ２の
チャネルはセルトランジスタＴｒ１とＴｒ３がカットオ
フするため、ＮＡＮＤセルから切り離される。また、こ
れと同時に選択ゲート線ＳＳＬも電位Ｖpre ＋Ｖthssl
の８Ｖから電源電圧Ｖcc（３．３Ｖ）に低下される。そ
の結果、選択ゲートのトランジスタＳＴ１はカットオフ
して、ＮＡＮＤセルはビット線から切り離される。
のチャネルがフローティングとされた状態において、例
えばワード線ＷＬ２に関して書込みが行われる場合を説
明する。ワード線ＷＬ１、ＷＬ３は電位Ｖpre ＋Ｖthce
ll（８Ｖ）から電源電位Ｖcc（３．３Ｖ）に低下する
（時刻ｔ２１）。その結果、セルトランジスタＴｒ２の
チャネルはセルトランジスタＴｒ１とＴｒ３がカットオ
フするため、ＮＡＮＤセルから切り離される。また、こ
れと同時に選択ゲート線ＳＳＬも電位Ｖpre ＋Ｖthssl
の８Ｖから電源電圧Ｖcc（３．３Ｖ）に低下される。そ
の結果、選択ゲートのトランジスタＳＴ１はカットオフ
して、ＮＡＮＤセルはビット線から切り離される。
【００６１】ワード線ＷＬ１、ＷＬ３の電位が８Ｖから
３．３Ｖへ低下された後、ワード線ＷＬ２の電位はＶpr
e ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例えば１
８Ｖに上昇される（時刻ｔ３）。ワード線ＷＬ２の電位
を上昇させるタイミングは、ワード線ＷＬ１、ＷＬ３の
電位を８Ｖから３．３Ｖへ低下させるタイミング（時刻
ｔ２１）と同時としてもよい。ワード線ＷＬ２の電位が
上昇するに伴い、セルトランジスタＴｒ２のチャネルの
電位は、チャネルとワード線ＷＬ２との容量結合により
昇圧する。例えばセルトランジスタＴｒ２のチャネルと
ワード線ＷＬ２との容量結合比Ｂを０．５とすると、６
Ｖ＋（１８Ｖ−８Ｖ）×０．５＝１１Ｖとなる。セルト
ランジスタＴｒ２のチャネルが１１Ｖに上昇する際、隣
接するメセルトランジスタＴｒ１、Ｔｒ３はカットオフ
しているため、セルトランジスタＴｒ２のチャネルの電
荷は隣接するトランジスタＴｒ１、Ｔｒ３に逃げること
がない。したがって、セルトランジスタＴｒ２のチャネ
ル電位は効率良く昇圧される。
３．３Ｖへ低下された後、ワード線ＷＬ２の電位はＶpr
e ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例えば１
８Ｖに上昇される（時刻ｔ３）。ワード線ＷＬ２の電位
を上昇させるタイミングは、ワード線ＷＬ１、ＷＬ３の
電位を８Ｖから３．３Ｖへ低下させるタイミング（時刻
ｔ２１）と同時としてもよい。ワード線ＷＬ２の電位が
上昇するに伴い、セルトランジスタＴｒ２のチャネルの
電位は、チャネルとワード線ＷＬ２との容量結合により
昇圧する。例えばセルトランジスタＴｒ２のチャネルと
ワード線ＷＬ２との容量結合比Ｂを０．５とすると、６
Ｖ＋（１８Ｖ−８Ｖ）×０．５＝１１Ｖとなる。セルト
ランジスタＴｒ２のチャネルが１１Ｖに上昇する際、隣
接するメセルトランジスタＴｒ１、Ｔｒ３はカットオフ
しているため、セルトランジスタＴｒ２のチャネルの電
荷は隣接するトランジスタＴｒ１、Ｔｒ３に逃げること
がない。したがって、セルトランジスタＴｒ２のチャネ
ル電位は効率良く昇圧される。
【００６２】次に、前記第１の実施例と同様に、ビット
線とセンスアンプとの間のトランスファゲートの制御信
号Ｆ２、Ｆ３、Ｆ５がハイレベルとなり、トランジスタ
Ｑ２、Ｑ３、Ｑ５が導通する（時刻ｔ４）。この時、制
御信号Ｆ２、Ｆ３、Ｆ５の電位はそれぞれ、電源電位Ｖ
cc、Ｖcc若しくはＶtg、Ｖcc若しくはＶtgとする。電位
Ｖtgは接地電位と電源電圧との間の電位で、例えば１．
８Ｖとする。トランジスタＱ２、Ｑ３、Ｑ５が導通する
と、センスアンプ１３にラッチされたデータに基づきビ
ット線ＢＬの電位が制御される。すなわち、データを書
込む場合、ノードＮ１は接地電位Ｖss（０Ｖ）であるた
め、ビット線ＢＬは放電し、接地電位Ｖssとなる。この
結果、このビット線ＢＬに接続されたＮＡＮＤセルを構
成する全トランジスタのチャネルも接地電位となる。し
たがって、セルトランジスタＴｒ２はチャネルとコント
ロールゲートとの電位差が１８Ｖとなるため、浮遊ゲー
トに電子が注入され、書込みが行われる。
線とセンスアンプとの間のトランスファゲートの制御信
号Ｆ２、Ｆ３、Ｆ５がハイレベルとなり、トランジスタ
Ｑ２、Ｑ３、Ｑ５が導通する（時刻ｔ４）。この時、制
御信号Ｆ２、Ｆ３、Ｆ５の電位はそれぞれ、電源電位Ｖ
cc、Ｖcc若しくはＶtg、Ｖcc若しくはＶtgとする。電位
Ｖtgは接地電位と電源電圧との間の電位で、例えば１．
８Ｖとする。トランジスタＱ２、Ｑ３、Ｑ５が導通する
と、センスアンプ１３にラッチされたデータに基づきビ
ット線ＢＬの電位が制御される。すなわち、データを書
込む場合、ノードＮ１は接地電位Ｖss（０Ｖ）であるた
め、ビット線ＢＬは放電し、接地電位Ｖssとなる。この
結果、このビット線ＢＬに接続されたＮＡＮＤセルを構
成する全トランジスタのチャネルも接地電位となる。し
たがって、セルトランジスタＴｒ２はチャネルとコント
ロールゲートとの電位差が１８Ｖとなるため、浮遊ゲー
トに電子が注入され、書込みが行われる。
【００６３】一方、書込みを行わない場合、ノードＮ１
は電源電圧Ｖcc（３．３Ｖ）であるため、ビット線ＢＬ
は予備充電電圧Ｖpre （６Ｖ）を保つ。この際、隣接ビ
ット線間の容量結合比Ｃを０．６とし、書込みを行わな
いビット線が書込みを行うビット線に挟まれる最悪条件
を考えてみる。書込みを行わないビット線は予備充電電
圧Ｖpre （６Ｖ）からＶpre −（Ｖpre −Ｖss）×Ｃ＝
６Ｖ−（６Ｖ−０Ｖ）×０．６＝２．４Ｖまで低下す
る。しかし、基板バイアス効果を加味した選択ゲートト
ランジスタＳＴ１の閾値電圧は約２Ｖと高いため、カッ
トオフ状態を保持する。しかし、必要であれば、選択ゲ
ート線ＳＳＬの電位を電源電圧Ｖccと接地電位Ｖssとの
間の電位Ｖst、例えば２Ｖ程度まで低下させ、トランジ
スタＳＴ１のカットオフをより確実なものとしても良
い。この結果、このビット線に接続されるＮＡＮＤセル
のチャネルも放電されず、フローティング状態を保持す
る。これにより、ワード線ＷＬ２に書込み電圧１８Ｖが
印加されていても、セルトランジスタＴｒ２のチャネル
が１１Ｖとハイレベルを保っているため、ワード線ＷＬ
２とフローティング状態のセルトランジスタＴｒ２のチ
ャネルとの電位差は７Ｖであり、セルトランジスタＴｒ
２は書込まれない。
は電源電圧Ｖcc（３．３Ｖ）であるため、ビット線ＢＬ
は予備充電電圧Ｖpre （６Ｖ）を保つ。この際、隣接ビ
ット線間の容量結合比Ｃを０．６とし、書込みを行わな
いビット線が書込みを行うビット線に挟まれる最悪条件
を考えてみる。書込みを行わないビット線は予備充電電
圧Ｖpre （６Ｖ）からＶpre −（Ｖpre −Ｖss）×Ｃ＝
６Ｖ−（６Ｖ−０Ｖ）×０．６＝２．４Ｖまで低下す
る。しかし、基板バイアス効果を加味した選択ゲートト
ランジスタＳＴ１の閾値電圧は約２Ｖと高いため、カッ
トオフ状態を保持する。しかし、必要であれば、選択ゲ
ート線ＳＳＬの電位を電源電圧Ｖccと接地電位Ｖssとの
間の電位Ｖst、例えば２Ｖ程度まで低下させ、トランジ
スタＳＴ１のカットオフをより確実なものとしても良
い。この結果、このビット線に接続されるＮＡＮＤセル
のチャネルも放電されず、フローティング状態を保持す
る。これにより、ワード線ＷＬ２に書込み電圧１８Ｖが
印加されていても、セルトランジスタＴｒ２のチャネル
が１１Ｖとハイレベルを保っているため、ワード線ＷＬ
２とフローティング状態のセルトランジスタＴｒ２のチ
ャネルとの電位差は７Ｖであり、セルトランジスタＴｒ
２は書込まれない。
【００６４】選択ワード線ＷＬ２に関するメモリセルへ
の書込みが終了した以降の動作は、第１の実施例に示す
時刻ｔ５〜ｔ７の動作と同様であるため、説明は省略す
る。上記第３の実施例によれば、ビット線を予備充電電
圧Ｖpre に充電した後、書込みデータに基づいてビット
線の電荷を変化させる際、選択ゲート線の電位を電源電
位Ｖcc以下に下げ、選択ゲートトランジスタをカットオ
フ状態に設定している。したがって、ＮＡＮＤセルをビ
ット線から切り離すことができるため、例えばハイレベ
ルを保持しているビット線に隣接するビット線がローレ
ベルを保持している場合において、ビット線相互のカッ
プリングノイズにより、ハイレベルを保持するビット線
の電位が低下した場合においても、ＮＡＮＤセルのチャ
ネルが放電されることを十分に防止でき、書き込みを行
わないメモリセルへの誤書き込みを防止できる。 （第４の実施例）図５は図１に示す回路の書込み時の電
位波形図を示す。この実施例において、ビット線を予備
充電電圧Ｖpre （６Ｖ）に予備充電し、ビット線及びＮ
ＡＮＤセルのチャネルを予備充電電圧Ｖpre （６Ｖ）と
する動作（時刻ｔ１〜ｔ２）までは、第１の実施例乃至
第３の実施例と同一であるため説明は省略する。第１の
実施例乃至第３の実施例において、ビット線予備充電信
号Ｆ１は時刻ｔ２において、Ｖpre ＋ＶthQ １（８Ｖ）
から接地電位Ｖssとされていた。しかし、この実施例に
おいて、ビット線予備充電信号Ｆ１は時刻ｔ２以降もＶ
pre ＋ＶthQ １（８Ｖ）を保持され、ビット線は充電さ
れ続ける。
の書込みが終了した以降の動作は、第１の実施例に示す
時刻ｔ５〜ｔ７の動作と同様であるため、説明は省略す
る。上記第３の実施例によれば、ビット線を予備充電電
圧Ｖpre に充電した後、書込みデータに基づいてビット
線の電荷を変化させる際、選択ゲート線の電位を電源電
位Ｖcc以下に下げ、選択ゲートトランジスタをカットオ
フ状態に設定している。したがって、ＮＡＮＤセルをビ
ット線から切り離すことができるため、例えばハイレベ
ルを保持しているビット線に隣接するビット線がローレ
ベルを保持している場合において、ビット線相互のカッ
プリングノイズにより、ハイレベルを保持するビット線
の電位が低下した場合においても、ＮＡＮＤセルのチャ
ネルが放電されることを十分に防止でき、書き込みを行
わないメモリセルへの誤書き込みを防止できる。 （第４の実施例）図５は図１に示す回路の書込み時の電
位波形図を示す。この実施例において、ビット線を予備
充電電圧Ｖpre （６Ｖ）に予備充電し、ビット線及びＮ
ＡＮＤセルのチャネルを予備充電電圧Ｖpre （６Ｖ）と
する動作（時刻ｔ１〜ｔ２）までは、第１の実施例乃至
第３の実施例と同一であるため説明は省略する。第１の
実施例乃至第３の実施例において、ビット線予備充電信
号Ｆ１は時刻ｔ２において、Ｖpre ＋ＶthQ １（８Ｖ）
から接地電位Ｖssとされていた。しかし、この実施例に
おいて、ビット線予備充電信号Ｆ１は時刻ｔ２以降もＶ
pre ＋ＶthQ １（８Ｖ）を保持され、ビット線は充電さ
れ続ける。
【００６５】上記のように、ビット線及びＮＡＮＤセル
のチャネルが充電された状態において、例えばワード線
ＷＬ２に関して書込みが行われる場合を説明する。ワー
ド線ＷＬ１、ＷＬ３は、実施例３で説明したように、電
位Ｖpre ＋Ｖthcell（８Ｖ）から電源電位Ｖcc（３．３
Ｖ）に低下する（時刻ｔ２１）。その結果、セルトラン
ジスタＴｒ２のチャネルはセルトランジスタＴｒ１とＴ
ｒ３がカットオフするため、ＮＡＮＤセルから切り離さ
れる。また、これと同時に選択ゲート線ＳＳＬも電位Ｖ
pre ＋Ｖthssl の８Ｖから電源電圧Ｖcc（３．３Ｖ）に
低下される。その結果、選択ゲートのトランジスタＳＴ
１はカットオフして、ＮＡＮＤセルはビット線から切り
離される。
のチャネルが充電された状態において、例えばワード線
ＷＬ２に関して書込みが行われる場合を説明する。ワー
ド線ＷＬ１、ＷＬ３は、実施例３で説明したように、電
位Ｖpre ＋Ｖthcell（８Ｖ）から電源電位Ｖcc（３．３
Ｖ）に低下する（時刻ｔ２１）。その結果、セルトラン
ジスタＴｒ２のチャネルはセルトランジスタＴｒ１とＴ
ｒ３がカットオフするため、ＮＡＮＤセルから切り離さ
れる。また、これと同時に選択ゲート線ＳＳＬも電位Ｖ
pre ＋Ｖthssl の８Ｖから電源電圧Ｖcc（３．３Ｖ）に
低下される。その結果、選択ゲートのトランジスタＳＴ
１はカットオフして、ＮＡＮＤセルはビット線から切り
離される。
【００６６】ワード線ＷＬ１、ＷＬ３の電位が８Ｖから
３．３Ｖへ低下された後、ワード線ＷＬ２の電位はＶpr
e ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例えば１
８Ｖに上昇される（時刻ｔ３）。ワード線ＷＬ２の電位
を上昇させるタイミングは、ワード線ＷＬ１、ＷＬ３の
電位を８Ｖから３．３Ｖへ低下させるタイミング（時刻
ｔ２１）と同時としてもよい。ワード線ＷＬ２の電位が
上昇するに伴い、セルトランジスタＴｒ２のチャネルの
電位は、チャネルとワード線ＷＬ２との容量結合により
昇圧する。例えばセルトランジスタＴｒ２のチャネルと
ワード線ＷＬ２との容量結合比Ｂを０．５とすると、６
Ｖ＋（１８Ｖ−８Ｖ）×０．５＝１１Ｖとなる。セルト
ランジスタＴｒ２のチャネルが１１Ｖに上昇する際、隣
接するメセルトランジスタＴｒ１、Ｔｒ３はカットオフ
しているため、セルトランジスタＴｒ２のチャネルの電
荷は隣接するトランジスタＴｒ１、Ｔｒ３に逃げること
がない。したがって、セルトランジスタＴｒ２のチャネ
ル電位は効率良く昇圧される。
３．３Ｖへ低下された後、ワード線ＷＬ２の電位はＶpr
e ＋Ｖthcell（８Ｖ）から書込み電圧Ｖpgm 、例えば１
８Ｖに上昇される（時刻ｔ３）。ワード線ＷＬ２の電位
を上昇させるタイミングは、ワード線ＷＬ１、ＷＬ３の
電位を８Ｖから３．３Ｖへ低下させるタイミング（時刻
ｔ２１）と同時としてもよい。ワード線ＷＬ２の電位が
上昇するに伴い、セルトランジスタＴｒ２のチャネルの
電位は、チャネルとワード線ＷＬ２との容量結合により
昇圧する。例えばセルトランジスタＴｒ２のチャネルと
ワード線ＷＬ２との容量結合比Ｂを０．５とすると、６
Ｖ＋（１８Ｖ−８Ｖ）×０．５＝１１Ｖとなる。セルト
ランジスタＴｒ２のチャネルが１１Ｖに上昇する際、隣
接するメセルトランジスタＴｒ１、Ｔｒ３はカットオフ
しているため、セルトランジスタＴｒ２のチャネルの電
荷は隣接するトランジスタＴｒ１、Ｔｒ３に逃げること
がない。したがって、セルトランジスタＴｒ２のチャネ
ル電位は効率良く昇圧される。
【００６７】この後、ビット線予備充電信号Ｆ１がＶpr
e ＋ＶthQ1（８Ｖ）から接地電位Ｖssに低下され、ビッ
ト線はフローティング状態とされる（時刻ｔ４）。これ
とともに、ビット線とセンスアンプとの間に配置された
トランジスタＱ２、Ｑ３、Ｑ５の制御信号Ｆ２、Ｆ３、
Ｆ５がハイレベルとなり、これらトランジスタＱ２、Ｑ
３、Ｑ５が導通する。
e ＋ＶthQ1（８Ｖ）から接地電位Ｖssに低下され、ビッ
ト線はフローティング状態とされる（時刻ｔ４）。これ
とともに、ビット線とセンスアンプとの間に配置された
トランジスタＱ２、Ｑ３、Ｑ５の制御信号Ｆ２、Ｆ３、
Ｆ５がハイレベルとなり、これらトランジスタＱ２、Ｑ
３、Ｑ５が導通する。
【００６８】選択ワード線ＷＬ２に関するメモリセルへ
の書込み以降の動作は、第３の実施例に示す時刻ｔ５〜
ｔ７の動作と同様であるため、説明は省略する。上記実
施例によれば、センスアンプからＮＡＮＤセルにデータ
が転送されるまでビット線ＢＬに予備充電電圧を供給し
ている。このため、ビット線の電位のリークを防止で
き、書込みデータを確実に転送できる。 （第５の実施例）図６は図１に示す回路の書込み時の電
位波形図を示す。図６において、書込みデータが供給さ
れる書込みビット線、及び、このビット線に接続された
ＮＡＮＤセルについての予備充電から書込み終了までの
動作（時刻ｔ１〜ｔ７）は、第３の実施例と同様であ
る。
の書込み以降の動作は、第３の実施例に示す時刻ｔ５〜
ｔ７の動作と同様であるため、説明は省略する。上記実
施例によれば、センスアンプからＮＡＮＤセルにデータ
が転送されるまでビット線ＢＬに予備充電電圧を供給し
ている。このため、ビット線の電位のリークを防止で
き、書込みデータを確実に転送できる。 （第５の実施例）図６は図１に示す回路の書込み時の電
位波形図を示す。図６において、書込みデータが供給さ
れる書込みビット線、及び、このビット線に接続された
ＮＡＮＤセルについての予備充電から書込み終了までの
動作（時刻ｔ１〜ｔ７）は、第３の実施例と同様であ
る。
【００６９】これに対して、非書込み（書込み禁止）デ
ータが供給される非書込みビット線について、ビット線
ＢＬを予備充電電圧Ｖpre （６Ｖ）に予備充電とすると
ともに、選択ＮＡＮＤセルを構成する全トランジスタの
チャネルの電位を予備充電電圧Ｖpre （６Ｖ）とした
後、フローティング状態とする動作（時刻ｔ１〜ｔ２）
は、第３の実施例と同様である。しかし、これ以降、ト
ランジスタＱ１、Ｑ４の制御が異なっている。
ータが供給される非書込みビット線について、ビット線
ＢＬを予備充電電圧Ｖpre （６Ｖ）に予備充電とすると
ともに、選択ＮＡＮＤセルを構成する全トランジスタの
チャネルの電位を予備充電電圧Ｖpre （６Ｖ）とした
後、フローティング状態とする動作（時刻ｔ１〜ｔ２）
は、第３の実施例と同様である。しかし、これ以降、ト
ランジスタＱ１、Ｑ４の制御が異なっている。
【００７０】すなわち、書込みビット線側が書込み動作
を行っている間、非書込みビット線の電位が低下するこ
とを防止するため、非書込みビット線に接続されたトラ
ンジスタＱ１若しくはトランジスタＱ４が導通される
（時刻ｔ２〜ｔ４２、若しくは時刻ｔ１１〜ｔ４１）。
但し、この時、トランジスタＱ１若しくはトランジスタ
Ｑ４のビット線への充電電流が書込みを行うビット線の
センスアンプのトランジスタＱ１２に流れる電流よりも
小さくなることが条件である。したがって、トランジス
タＱ１を負荷トランジスタとした場合、そのゲート電位
をＶon1 （接地電位より若干高い電位）とし、例えばサ
ブスレッショールド領域でトランジスタＱ１を動作させ
る。トランジスタＱ４を用いた場合も同様に、そのゲー
ト電位をＶon2 （電源電位より若干低い電位）とし、例
えばサブスレッショールド領域でトランジスタＱ４を動
作させる。
を行っている間、非書込みビット線の電位が低下するこ
とを防止するため、非書込みビット線に接続されたトラ
ンジスタＱ１若しくはトランジスタＱ４が導通される
（時刻ｔ２〜ｔ４２、若しくは時刻ｔ１１〜ｔ４１）。
但し、この時、トランジスタＱ１若しくはトランジスタ
Ｑ４のビット線への充電電流が書込みを行うビット線の
センスアンプのトランジスタＱ１２に流れる電流よりも
小さくなることが条件である。したがって、トランジス
タＱ１を負荷トランジスタとした場合、そのゲート電位
をＶon1 （接地電位より若干高い電位）とし、例えばサ
ブスレッショールド領域でトランジスタＱ１を動作させ
る。トランジスタＱ４を用いた場合も同様に、そのゲー
ト電位をＶon2 （電源電位より若干低い電位）とし、例
えばサブスレッショールド領域でトランジスタＱ４を動
作させる。
【００７１】このような構成とすることにより、書込み
を行わないビット線の電位の低下を緩和できる。この結
果、この非書込みビット線が接続されるＮＡＮＤセルの
チャネルも放電されずにフローティング状態、すなわち
ハイレベルを保持する。これにより、ワード線ＷＬ２に
書込み電圧１８Ｖが印加されていてもセルトランジスタ
Ｔｒ２のチャネルが１１Ｖとハイレベルを保っているた
め、ワード線ＷＬ２とフローティング状態のセルトラン
ジスタＴｒ２のチャネルとの間の電圧は７Ｖであり、セ
ルトランジスタＴｒ２へ電子が注入されない。
を行わないビット線の電位の低下を緩和できる。この結
果、この非書込みビット線が接続されるＮＡＮＤセルの
チャネルも放電されずにフローティング状態、すなわち
ハイレベルを保持する。これにより、ワード線ＷＬ２に
書込み電圧１８Ｖが印加されていてもセルトランジスタ
Ｔｒ２のチャネルが１１Ｖとハイレベルを保っているた
め、ワード線ＷＬ２とフローティング状態のセルトラン
ジスタＴｒ２のチャネルとの間の電圧は７Ｖであり、セ
ルトランジスタＴｒ２へ電子が注入されない。
【００７２】選択ワード線ＷＬ２に関するメモリセルへ
の書込み終了以降の動作は、第３の実施例に示す時刻ｔ
５〜ｔ７の動作と同様であるため、説明は省略する。上
記実施例によれば、データを書込むビット線が書込み動
作中、書込みを行わないビット線に電位を供給している
ため、非書込みビット線の電位の低下を緩和できる。 （第６の実施例）図７は図１に示す回路の書込み時の電
位波形図を示す。この実施例は、前記第３の実施例とほ
ぼ同様の動作であるが、トランジスタＱ２、Ｑ３、Ｑ５
の動作タイミングが第３の実施例と相違している。すな
わち、この実施例では、選択セルのワード線に書込み電
圧を印加する以前にトランジスタＱ２、Ｑ３、Ｑ５を導
通状態としている。
の書込み終了以降の動作は、第３の実施例に示す時刻ｔ
５〜ｔ７の動作と同様であるため、説明は省略する。上
記実施例によれば、データを書込むビット線が書込み動
作中、書込みを行わないビット線に電位を供給している
ため、非書込みビット線の電位の低下を緩和できる。 （第６の実施例）図７は図１に示す回路の書込み時の電
位波形図を示す。この実施例は、前記第３の実施例とほ
ぼ同様の動作であるが、トランジスタＱ２、Ｑ３、Ｑ５
の動作タイミングが第３の実施例と相違している。すな
わち、この実施例では、選択セルのワード線に書込み電
圧を印加する以前にトランジスタＱ２、Ｑ３、Ｑ５を導
通状態としている。
【００７３】ビット線ＢＬがＶpre （６Ｖ）に予備充電
されるとともに、選択ＮＡＮＤセルの全チャネルの電位
がＶpre （６Ｖ）になり、ビット線及びＮＡＮＤセルが
予備充電されると、ビット線予備充電信号Ｆ１が電位Ｖ
pre ＋ＶthQ1（８Ｖ）から接地電位Ｖss（０Ｖ）に低下
し、ビット線及びＮＡＮＤセルのチャネルはフローティ
ング状態となる（時刻ｔ２）。
されるとともに、選択ＮＡＮＤセルの全チャネルの電位
がＶpre （６Ｖ）になり、ビット線及びＮＡＮＤセルが
予備充電されると、ビット線予備充電信号Ｆ１が電位Ｖ
pre ＋ＶthQ1（８Ｖ）から接地電位Ｖss（０Ｖ）に低下
し、ビット線及びＮＡＮＤセルのチャネルはフローティ
ング状態となる（時刻ｔ２）。
【００７４】次に、ビット線とセンスアンプとの間に配
置されたトランジスタＱ２，Ｑ３，Ｑ５の制御信号Ｆ
２，Ｆ３，Ｆ５がハイレベルとなり、トランジスタＱ
２，Ｑ３，Ｑ５が導通する（時刻ｔ２３）。この時、Ｆ
２，Ｆ３，Ｆ５のハイレベルはそれぞれ、Ｖcc，Ｖcc若
しくはＶtg，Ｖcc若しくはＶtgとする。Ｖtgは接地電圧
と電源電圧との間の電位で、例えば１．８Ｖとする。
置されたトランジスタＱ２，Ｑ３，Ｑ５の制御信号Ｆ
２，Ｆ３，Ｆ５がハイレベルとなり、トランジスタＱ
２，Ｑ３，Ｑ５が導通する（時刻ｔ２３）。この時、Ｆ
２，Ｆ３，Ｆ５のハイレベルはそれぞれ、Ｖcc，Ｖcc若
しくはＶtg，Ｖcc若しくはＶtgとする。Ｖtgは接地電圧
と電源電圧との間の電位で、例えば１．８Ｖとする。
【００７５】次に、センスアンプ１３に記憶されたデー
タに基づきビット線の電位が制御される。すなわち、書
込みを行う場合、ノードＮ１は接地電圧Ｖss（０Ｖ）で
あるため、ビット線ＢＬは放電し、接地電圧Ｖssとな
る。この結果、このビット線の接続されるＮＡＮＤセル
のチャネルも接地電圧となる。一方、書込みを行わない
場合、ノードＮ１は電源電圧Ｖcc（３．３Ｖ）であるた
め、ビット線ＢＬは予備充電電圧Ｖpre （６Ｖ）を保
つ。
タに基づきビット線の電位が制御される。すなわち、書
込みを行う場合、ノードＮ１は接地電圧Ｖss（０Ｖ）で
あるため、ビット線ＢＬは放電し、接地電圧Ｖssとな
る。この結果、このビット線の接続されるＮＡＮＤセル
のチャネルも接地電圧となる。一方、書込みを行わない
場合、ノードＮ１は電源電圧Ｖcc（３．３Ｖ）であるた
め、ビット線ＢＬは予備充電電圧Ｖpre （６Ｖ）を保
つ。
【００７６】例えばワード線ＷＬ２に関して書込みが行
われる場合、ワード線ＷＬ１とＷＬ３は電位Ｖpre ＋Ｖ
thcell（８Ｖ）から電源電位Ｖccに低下する。その結
果、書込みを行わないセルトランジスタＴｒ２のチャネ
ルはセルトランジスタＴｒ１とＴｒ３がカットオフし、
ＮＡＮＤセルから切り離される。また、これと同時に選
択ゲート線ＳＳＬも電位Ｖpre ＋Ｖthcell（８Ｖ）から
電源電位Ｖcc（３．３Ｖ）に低下させる（時刻ｔ２
１）。その結果、トランジスタＳＴ１はカットオフし
て、書込みを行わないＮＡＮＤセルはビット線から切り
離される。
われる場合、ワード線ＷＬ１とＷＬ３は電位Ｖpre ＋Ｖ
thcell（８Ｖ）から電源電位Ｖccに低下する。その結
果、書込みを行わないセルトランジスタＴｒ２のチャネ
ルはセルトランジスタＴｒ１とＴｒ３がカットオフし、
ＮＡＮＤセルから切り離される。また、これと同時に選
択ゲート線ＳＳＬも電位Ｖpre ＋Ｖthcell（８Ｖ）から
電源電位Ｖcc（３．３Ｖ）に低下させる（時刻ｔ２
１）。その結果、トランジスタＳＴ１はカットオフし
て、書込みを行わないＮＡＮＤセルはビット線から切り
離される。
【００７７】ワード線ＷＬ１とＷＬ３が８Ｖから３．３
Ｖへ低下した後、ワード線ＷＬ２は電位Ｖpre ＋Ｖthce
ll（８Ｖ）から書込み電圧Ｖpgm 、例えば１８Ｖに上昇
する（時刻ｔ３）。これに伴い、書込みを行わないセル
トランジスタＴｒ２のチャネルの電位はチャネルとワー
ド線ＷＬ２との容量結合により例えば１１Ｖに昇圧され
る。セルトランジスタＴｒ２のチャネルが１１Ｖに上昇
する際、隣接メモリセルトランジスタＴｒ１、Ｔｒ３は
カットオフしているため、セルトランジスタＴｒ２のチ
ャネルの電荷は隣接セルトランジスタに逃げる事なく、
効率良く昇圧される。
Ｖへ低下した後、ワード線ＷＬ２は電位Ｖpre ＋Ｖthce
ll（８Ｖ）から書込み電圧Ｖpgm 、例えば１８Ｖに上昇
する（時刻ｔ３）。これに伴い、書込みを行わないセル
トランジスタＴｒ２のチャネルの電位はチャネルとワー
ド線ＷＬ２との容量結合により例えば１１Ｖに昇圧され
る。セルトランジスタＴｒ２のチャネルが１１Ｖに上昇
する際、隣接メモリセルトランジスタＴｒ１、Ｔｒ３は
カットオフしているため、セルトランジスタＴｒ２のチ
ャネルの電荷は隣接セルトランジスタに逃げる事なく、
効率良く昇圧される。
【００７８】一方、書き込みを行うセルトランジスタＴ
ｒ２については、チャネルとコントロールゲートとの電
位差が１８Ｖとなるため、浮遊ゲートに電子が注入さ
れ、書き込みが行われる。
ｒ２については、チャネルとコントロールゲートとの電
位差が１８Ｖとなるため、浮遊ゲートに電子が注入さ
れ、書き込みが行われる。
【００７９】ワード線ＷＬ２に関するメモリセルへの書
込み終了以降の動作（時刻ｔ５〜ｔ７）は、第３の実施
例と同様であるため、説明は省略する。 （第７の実施例）図９は、２つのＮＡＮＤセルを示して
いる。ＮＡＮＤセル９１はビット線ＢＬｉに接続され、
ＮＡＮＤセル９２はビット線ＢＬｊに接続されている。
選択ゲート線ＳＳＬ、ＧＳＬはそれぞれビット線側及び
ソース線側の選択ゲート線、ＳＷＬは選択ワード線、Ｐ
ＷＬはパスワード線、ＣＳＬはセルソース線を示してい
る。ＮＩ、ＮＪはそれぞれＮＡＮＤセル９１、９２のチ
ャネルノードを示している。ここで、ビット線ＢＬｉを
非書込みビット線、ビット線ＢＬｊを書込むべきビット
線として説明する。
込み終了以降の動作（時刻ｔ５〜ｔ７）は、第３の実施
例と同様であるため、説明は省略する。 （第７の実施例）図９は、２つのＮＡＮＤセルを示して
いる。ＮＡＮＤセル９１はビット線ＢＬｉに接続され、
ＮＡＮＤセル９２はビット線ＢＬｊに接続されている。
選択ゲート線ＳＳＬ、ＧＳＬはそれぞれビット線側及び
ソース線側の選択ゲート線、ＳＷＬは選択ワード線、Ｐ
ＷＬはパスワード線、ＣＳＬはセルソース線を示してい
る。ＮＩ、ＮＪはそれぞれＮＡＮＤセル９１、９２のチ
ャネルノードを示している。ここで、ビット線ＢＬｉを
非書込みビット線、ビット線ＢＬｊを書込むべきビット
線として説明する。
【００８０】図１０は、図９に示す回路の書込み動作を
示している。図１０を用いて図９に示す回路の書込み動
作について説明する。この実施例は、ＮＡＮＤセルがフ
ローティング状態となる以前の予備充電電圧を高くし、
ワード線との容量結合後の書込み禁止電位を高くするこ
とにより、誤書込みに対するマージンを大きくしてい
る。
示している。図１０を用いて図９に示す回路の書込み動
作について説明する。この実施例は、ＮＡＮＤセルがフ
ローティング状態となる以前の予備充電電圧を高くし、
ワード線との容量結合後の書込み禁止電位を高くするこ
とにより、誤書込みに対するマージンを大きくしてい
る。
【００８１】すなわち、先ず、非書込みビット線ＢＬｉ
には電源電位Ｖccが供給され、ビット線側の選択ゲート
線ＳＳＬには電位Ｖcc＋Ｖthssl （Ｖthssl:選択ゲート
の閾値電圧）が供給される。このため、非書込みとされ
たＮＡＮＤセル９１のチャネルノードＮＩは、電源電圧
Ｖccに充電され、書込まれるＮＡＮＤセル９２のチャネ
ルノードＮＪは、接地電位Ｖssとなる（時刻ｔ１）。
には電源電位Ｖccが供給され、ビット線側の選択ゲート
線ＳＳＬには電位Ｖcc＋Ｖthssl （Ｖthssl:選択ゲート
の閾値電圧）が供給される。このため、非書込みとされ
たＮＡＮＤセル９１のチャネルノードＮＩは、電源電圧
Ｖccに充電され、書込まれるＮＡＮＤセル９２のチャネ
ルノードＮＪは、接地電位Ｖssとなる（時刻ｔ１）。
【００８２】次に、書込み動作が始まり、ワード線ＰＷ
Ｌ、ＳＷＬの電位が除々に上昇する（時刻ｔ２）。この
とき、ＮＡＮＤセルの全てのセルが消去されており、各
セルの閾値電圧が電源電圧Ｖcc以下になっている場合、
ＮＡＮＤセル９１の全チャネルは電源電圧Ｖccとなる。
したがって、選択ゲートがカットオフするため、直ちに
チャネルはフローティング状態となり、ワード線と容量
結合によって昇圧される。
Ｌ、ＳＷＬの電位が除々に上昇する（時刻ｔ２）。この
とき、ＮＡＮＤセルの全てのセルが消去されており、各
セルの閾値電圧が電源電圧Ｖcc以下になっている場合、
ＮＡＮＤセル９１の全チャネルは電源電圧Ｖccとなる。
したがって、選択ゲートがカットオフするため、直ちに
チャネルはフローティング状態となり、ワード線と容量
結合によって昇圧される。
【００８３】また、ＮＡＮＤセル９１内に閾値電圧の高
いセル、若しくは書込み後のセルが含まれている場合、
ワード線がＶcc＋Ｖthcell（Ｖthcell：セルトランジス
タの閾値電圧）の電圧となると、ＮＡＮＤセル９１を構
成する全セルトランジスタのチャネルは導通され、電源
電圧Ｖccとなる。その後、それ以上にワード線の電位が
高くなると、選択ゲートがカットオフするため、直ちに
チャネルはフローティング状態となり、ワード線と容量
結合によって昇圧される。
いセル、若しくは書込み後のセルが含まれている場合、
ワード線がＶcc＋Ｖthcell（Ｖthcell：セルトランジス
タの閾値電圧）の電圧となると、ＮＡＮＤセル９１を構
成する全セルトランジスタのチャネルは導通され、電源
電圧Ｖccとなる。その後、それ以上にワード線の電位が
高くなると、選択ゲートがカットオフするため、直ちに
チャネルはフローティング状態となり、ワード線と容量
結合によって昇圧される。
【００８４】したがって、消去セル、書込みセルの相
違、及び閾値電圧の相違に拘らず、ワード線の上昇に伴
い、ＮＡＮＤセル９１の全チャネルが電源電圧Ｖccとな
るまで、ビット線ＢＬｉから充電される。ビット線ＢＬ
ｉからの充電により、ＮＡＮＤセル９１の全チャネルの
電位が電源電圧Ｖccになると、ビット線ＢＬｉ側の選択
ゲートがカットオフし、ＮＡＮＤセル９１のチャネルが
フローティング状態となる。その後、選択ワード線ＳＷ
Ｌが書込み電圧Ｖpgm に上昇され、非選択ワード線ＰＷ
Ｌが前記書込み電圧Ｖpgm の中間の電圧Ｖpassに上昇さ
れると、各ワード線と容量結合によってチャネル電位が
昇圧される。
違、及び閾値電圧の相違に拘らず、ワード線の上昇に伴
い、ＮＡＮＤセル９１の全チャネルが電源電圧Ｖccとな
るまで、ビット線ＢＬｉから充電される。ビット線ＢＬ
ｉからの充電により、ＮＡＮＤセル９１の全チャネルの
電位が電源電圧Ｖccになると、ビット線ＢＬｉ側の選択
ゲートがカットオフし、ＮＡＮＤセル９１のチャネルが
フローティング状態となる。その後、選択ワード線ＳＷ
Ｌが書込み電圧Ｖpgm に上昇され、非選択ワード線ＰＷ
Ｌが前記書込み電圧Ｖpgm の中間の電圧Ｖpassに上昇さ
れると、各ワード線と容量結合によってチャネル電位が
昇圧される。
【００８５】このように、ＮＡＮＤセルのチャネルがフ
ローティング状態となる前の予備充電の電位を高くする
ことにより、ワード線との容量結合後の書込み禁止電位
を高く設定できる。したがって、書込み電圧Ｖpgm との
電位差を小さくすることができるため、誤書込みを防止
できる。 （第８の実施例）図１１は、図９に示す回路の書込み動
作を示している。図１１を用いて図９に示す回路の書込
み動作について説明する。
ローティング状態となる前の予備充電の電位を高くする
ことにより、ワード線との容量結合後の書込み禁止電位
を高く設定できる。したがって、書込み電圧Ｖpgm との
電位差を小さくすることができるため、誤書込みを防止
できる。 （第８の実施例）図１１は、図９に示す回路の書込み動
作を示している。図１１を用いて図９に示す回路の書込
み動作について説明する。
【００８６】先ず、第７の実施例と同様に、非書込みビ
ット線ＢＬｉは電源電位Ｖccとされ、ビット線ＢＬｉ側
の選択ゲート線ＳＳＬにはＶcc＋Ｖthssl の電位が供給
されている（時刻ｔ１）。
ット線ＢＬｉは電源電位Ｖccとされ、ビット線ＢＬｉ側
の選択ゲート線ＳＳＬにはＶcc＋Ｖthssl の電位が供給
されている（時刻ｔ１）。
【００８７】この後、ワード線ＰＷＬ、ＳＷＬの電位
が、Ｖcc＋Ｖthcell（又はＶcc＋Ｖthssl ）まで上昇さ
れる（時刻ｔ１１）。ＮＡＮＤセル９１を構成する複数
のセルのうち、１つのセルにデータが書込まれている場
合においても、ワード線の電位をＶcc＋Ｖthcellまで上
昇させることにより、ＮＡＮＤセル９１の全チャネルを
完全に電源電位Ｖccに充電することができる。したがっ
て、前記閾値電圧Ｖthcellは、書込み後のメモリセルの
最大の閾値電圧に設定される。
が、Ｖcc＋Ｖthcell（又はＶcc＋Ｖthssl ）まで上昇さ
れる（時刻ｔ１１）。ＮＡＮＤセル９１を構成する複数
のセルのうち、１つのセルにデータが書込まれている場
合においても、ワード線の電位をＶcc＋Ｖthcellまで上
昇させることにより、ＮＡＮＤセル９１の全チャネルを
完全に電源電位Ｖccに充電することができる。したがっ
て、前記閾値電圧Ｖthcellは、書込み後のメモリセルの
最大の閾値電圧に設定される。
【００８８】セルトランジスタのチャネルを電源電位Ｖ
ccに十分充電した後、それ以上にワード線の電位が高く
なると、選択ゲートがカットオフするため、チャネルは
直ちにフローティング状態となり、ワード線との容量結
合によって昇圧される（時刻ｔ２）。その他の動作は、
第７の実施例と同様であるため、説明は省略する。
ccに十分充電した後、それ以上にワード線の電位が高く
なると、選択ゲートがカットオフするため、チャネルは
直ちにフローティング状態となり、ワード線との容量結
合によって昇圧される（時刻ｔ２）。その他の動作は、
第７の実施例と同様であるため、説明は省略する。
【００８９】この実施例によっても、第７の実施例と同
様に誤書込みに対するマージンを向上できる。 （第９の実施例）図１２は、図９に示す回路の書込み動
作を示している。図１２を用いて図９に示す回路の書込
み動作について説明する。
様に誤書込みに対するマージンを向上できる。 （第９の実施例）図１２は、図９に示す回路の書込み動
作を示している。図１２を用いて図９に示す回路の書込
み動作について説明する。
【００９０】先ず、非書込みビット線ＢＬｉは電源電位
Ｖccとされ、ビット線側の選択ゲート線ＳＳＬにはＶcc
＋Ｖthssl の電位が供給されている（時刻ｔ１）。ま
た、ワード線の電位を一旦、Ｖcc＋Ｖthssl 、又はＶcc
＋Ｖthcellまで上昇させ、ＮＡＮＤセルのチャネルが完
全に電源電位Ｖccに充電される（時刻ｔ１１）。ここま
での動作は、第８の実施例と同様である。
Ｖccとされ、ビット線側の選択ゲート線ＳＳＬにはＶcc
＋Ｖthssl の電位が供給されている（時刻ｔ１）。ま
た、ワード線の電位を一旦、Ｖcc＋Ｖthssl 、又はＶcc
＋Ｖthcellまで上昇させ、ＮＡＮＤセルのチャネルが完
全に電源電位Ｖccに充電される（時刻ｔ１１）。ここま
での動作は、第８の実施例と同様である。
【００９１】このように、セルトランジスタのチャネル
を電源電位Ｖccに十分充電した後、それ以上にワード線
の電位を上昇する際、選択ゲート線ＳＳＬの電位をＶcc
＋Ｖthssl から選択ゲートの閾値電圧Ｖthssl 以上で、
電源電圧Ｖcc以下の電圧に引き下げる（時刻ｔ２）。選
択ゲート線の電圧を下げるタイミング、選択ワード線の
電位を書込み電圧に上げるタイミング、及び非選択ワー
ド線の電位を書込み電圧の中間電圧まで上げるタイミン
グはほぼ同時である。その他の動作は、第７、第８の実
施例と同様であるため、説明は省略する。
を電源電位Ｖccに十分充電した後、それ以上にワード線
の電位を上昇する際、選択ゲート線ＳＳＬの電位をＶcc
＋Ｖthssl から選択ゲートの閾値電圧Ｖthssl 以上で、
電源電圧Ｖcc以下の電圧に引き下げる（時刻ｔ２）。選
択ゲート線の電圧を下げるタイミング、選択ワード線の
電位を書込み電圧に上げるタイミング、及び非選択ワー
ド線の電位を書込み電圧の中間電圧まで上げるタイミン
グはほぼ同時である。その他の動作は、第７、第８の実
施例と同様であるため、説明は省略する。
【００９２】第９の実施例によれば、セルトランジスタ
のチャネルを十分充電した後、選択ゲート線ＳＳＬをカ
ットオフさせている。したがって、セルトランジスタの
チャネルからビット線へのリーク電流を著しく低減でき
る。このため、ワード線との容量結合によって、チャネ
ル電位が昇圧される際、その効率を増大できる。
のチャネルを十分充電した後、選択ゲート線ＳＳＬをカ
ットオフさせている。したがって、セルトランジスタの
チャネルからビット線へのリーク電流を著しく低減でき
る。このため、ワード線との容量結合によって、チャネ
ル電位が昇圧される際、その効率を増大できる。
【００９３】従来、フローティング書込み方式を用いた
半導体記憶装置では、ワード線を駆動する前に、ビット
線側に位置する選択ゲートに電源電圧（３．３Ｖ）が印
加されていたため、メモリセルのチャネル部は選択ゲー
トの閾値電圧分（約２Ｖ）低い電圧、すなわち、３．３
Ｖ−２Ｖ＝１．３Ｖに予備充電されていた。
半導体記憶装置では、ワード線を駆動する前に、ビット
線側に位置する選択ゲートに電源電圧（３．３Ｖ）が印
加されていたため、メモリセルのチャネル部は選択ゲー
トの閾値電圧分（約２Ｖ）低い電圧、すなわち、３．３
Ｖ−２Ｖ＝１．３Ｖに予備充電されていた。
【００９４】これに対して、上記第７乃至第９の実施例
によれば、メモリセルのチャネル部は電源電圧に予備充
電しているため、メモリセルのゲートとチャネル部との
カップリング比を０．５とすれば、２Ｖ（選択ゲートの
閾値電圧）×０．５＝１Ｖ分誤書込みに対するマージン
を増大できる。
によれば、メモリセルのチャネル部は電源電圧に予備充
電しているため、メモリセルのゲートとチャネル部との
カップリング比を０．５とすれば、２Ｖ（選択ゲートの
閾値電圧）×０．５＝１Ｖ分誤書込みに対するマージン
を増大できる。
【００９５】また、接合容量の大きさは、ビルトイン・
ポテンシャルとＰＮ接合の逆バイアス電圧との合計の平
方根の逆数に近似的に比例する。このため、例えばビル
トイン・ポテンシャルを０．７Ｖとすると、逆バイアス
電圧１．３Ｖの時の接合容量Ｃｊは、逆バイアス電圧
３．３Ｖでは、 SQRT[(0.7+1.3)/(0.7+3.3)]Cj = 0.7Cj となり、逆バイアス１．３Ｖ時の接合容量に対して７０
％と小さくなる。ワード線とチャネルとのカップリング
比は、チャネルの電位の上昇によって接合容量が減少す
る分、カップリングが増大するが、第７乃至第９の実施
例によれば、チャネルを高い電圧に予備充電した分、カ
ップリング比が増大し、ワード線の上昇に対して効率よ
くチャネルが上昇し、書込み禁止電位を高く設定でき、
誤書込みのマージンを向上できる。
ポテンシャルとＰＮ接合の逆バイアス電圧との合計の平
方根の逆数に近似的に比例する。このため、例えばビル
トイン・ポテンシャルを０．７Ｖとすると、逆バイアス
電圧１．３Ｖの時の接合容量Ｃｊは、逆バイアス電圧
３．３Ｖでは、 SQRT[(0.7+1.3)/(0.7+3.3)]Cj = 0.7Cj となり、逆バイアス１．３Ｖ時の接合容量に対して７０
％と小さくなる。ワード線とチャネルとのカップリング
比は、チャネルの電位の上昇によって接合容量が減少す
る分、カップリングが増大するが、第７乃至第９の実施
例によれば、チャネルを高い電圧に予備充電した分、カ
ップリング比が増大し、ワード線の上昇に対して効率よ
くチャネルが上昇し、書込み禁止電位を高く設定でき、
誤書込みのマージンを向上できる。
【００９６】尚、上記第７乃至第９の実施例において、
非書込みビット線ＢＬｉには電源電位Ｖccが供給され、
非書込みとされたＮＡＮＤセル９１のチャネルノードＮ
Ｉは、電源電圧Ｖccに充電していた。しかし、これに限
定されるものではなく、非書込みビット線ＢＬｉに電源
電位Ｖccより高い予備充電電圧を供給し、ワード線ＰＷ
Ｌ、ＳＷＬ及び選択ゲート線ＳＳＬにこの予備充電電圧
よりも少なくとも各トランジスタの閾値電圧分高い電圧
を供給してもよい。また、ワード線ＰＷＬ、ＳＷＬや選
択ゲート線ＳＳＬにはＶcc＋Ｖthcell、あるいはＶcc＋
Ｖthssl より高い電位、例えばＶcc＋２Ｖthcell、Ｖcc
＋２Ｖthssl 程度までの電位を供給することもできる。
非書込みビット線ＢＬｉには電源電位Ｖccが供給され、
非書込みとされたＮＡＮＤセル９１のチャネルノードＮ
Ｉは、電源電圧Ｖccに充電していた。しかし、これに限
定されるものではなく、非書込みビット線ＢＬｉに電源
電位Ｖccより高い予備充電電圧を供給し、ワード線ＰＷ
Ｌ、ＳＷＬ及び選択ゲート線ＳＳＬにこの予備充電電圧
よりも少なくとも各トランジスタの閾値電圧分高い電圧
を供給してもよい。また、ワード線ＰＷＬ、ＳＷＬや選
択ゲート線ＳＳＬにはＶcc＋Ｖthcell、あるいはＶcc＋
Ｖthssl より高い電位、例えばＶcc＋２Ｖthcell、Ｖcc
＋２Ｖthssl 程度までの電位を供給することもできる。
【００９７】また、予備充電電圧はチップ内部で発生し
たが、これに限定されるものではなく、チップ外部から
供給してもよい。さらに、上記第７乃至第９の実施例の
ように非書き込みビット線ＢＬｉをＶccに予備充電する
場合、図１に示す予備充電回路１４等を設けることな
く、センスアンプからＶccをビット線ＢＬｉに与えても
構わない。
たが、これに限定されるものではなく、チップ外部から
供給してもよい。さらに、上記第７乃至第９の実施例の
ように非書き込みビット線ＢＬｉをＶccに予備充電する
場合、図１に示す予備充電回路１４等を設けることな
く、センスアンプからＶccをビット線ＢＬｉに与えても
構わない。
【００９８】また、上記各実施例は、ＮＡＮＤセルにこ
の発明を適用した場合について説明したが、これに限ら
ず、この発明をＡＮＤセル、ＤＩＮＯＲセル等のメモリ
セルユニットに適用することも可能である。その他、こ
の発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。
の発明を適用した場合について説明したが、これに限ら
ず、この発明をＡＮＤセル、ＤＩＮＯＲセル等のメモリ
セルユニットに適用することも可能である。その他、こ
の発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。
【００９９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ＮＡＮＤセルのチャネル部を電源電圧以上の電位に
予備充電し、且つ、選択ワード線と書込みを行わない選
択メモリセルのチャネルとの容量結合によりさらに書込
み禁止電位を上昇させている。したがって、誤書込みに
対するマージンを大幅に増大できる。
ば、ＮＡＮＤセルのチャネル部を電源電圧以上の電位に
予備充電し、且つ、選択ワード線と書込みを行わない選
択メモリセルのチャネルとの容量結合によりさらに書込
み禁止電位を上昇させている。したがって、誤書込みに
対するマージンを大幅に増大できる。
【０１００】また、書込み前のビット線の予備充電は、
センスアンプと切り離された予備充電回路によって行わ
れる。このため、センスアンプには高電圧が印加されな
いため、センスアンプには通常の電源電圧に耐え得る最
小のデザインルールを適用したトランジスタを用いるこ
とができる。したがって、センスアンプのレイアウト面
積を縮小することが可能となる。
センスアンプと切り離された予備充電回路によって行わ
れる。このため、センスアンプには高電圧が印加されな
いため、センスアンプには通常の電源電圧に耐え得る最
小のデザインルールを適用したトランジスタを用いるこ
とができる。したがって、センスアンプのレイアウト面
積を縮小することが可能となる。
【図１】この発明の第１の実施例に係わり、図８の要部
を示す回路図。
を示す回路図。
【図２】第１の実施例に係わり、図１に示す回路の書込
み時の電位波形を示す図。
み時の電位波形を示す図。
【図３】この発明の第２の実施例に係わり、図１に示す
回路の書込み時の電位波形を示す図。
回路の書込み時の電位波形を示す図。
【図４】この発明の第３の実施例に係わり、図１に示す
回路の書込み時の電位波形を示す図。
回路の書込み時の電位波形を示す図。
【図５】この発明の第４の実施例に係わり、図１に示す
回路の書込み時の電位波形を示す図。
回路の書込み時の電位波形を示す図。
【図６】この発明の第５の実施例に係わり、図１に示す
回路の書込み時の電位波形を示す図。
回路の書込み時の電位波形を示す図。
【図７】この発明の第６の実施例に係わり、図１に示す
回路の書込み時の電位波形を示す図。
回路の書込み時の電位波形を示す図。
【図８】この発明の構成を示すブロック図。
【図９】この発明の要部を示す回路図。
【図１０】この発明の第７の実施例に係わり、図９に示
す回路の書込み時の電位波形を示す図。
す回路の書込み時の電位波形を示す図。
【図１１】この発明の第８の実施例に係わり、図９に示
す回路の書込み時の電位波形を示す図。
す回路の書込み時の電位波形を示す図。
【図１２】この発明の第９の実施例に係わり、図９に示
す回路の書込み時の電位波形を示す図。
す回路の書込み時の電位波形を示す図。
【図１３】図１３（ａ）は従来のメモリセルアレイの構
成を示すブロック図、図１３（ｂ）は図１３（ａ）に示
すページバッファの回路図。
成を示すブロック図、図１３（ｂ）は図１３（ａ）に示
すページバッファの回路図。
【図１４】図１４（ａ）は、図１３（ａ）の動作を説明
するための図、図１４（ｂ）は図１３（ａ）の各動作時
のバイアスを示す図。
するための図、図１４（ｂ）は図１３（ａ）の各動作時
のバイアスを示す図。
【図１５】図１３（ａ）の読出し時の動作信号を示す波
形図。
形図。
【図１６】図１３（ａ）に示す選択セルのチャネルに供
給する書込み禁止電位バイアス条件を説明するために示
す図。
給する書込み禁止電位バイアス条件を説明するために示
す図。
【図１７】従来のセンスアンプを示す回路図。
【図１８】図１７に示す回路の各動作時のバイアスを示
す図。
す図。
１…メモリセルアレイ、 ２…ビット線制御回路、 ３…ローデコーダ、 ６…カラムデコーダ、 ８…タイミング制御回路、 ９…昇圧回路、 １１…ＮＡＮＤセル、 １２…データラッチ回路、 １３…センスアンプ、 １４…予備充電回路（トランジスタＱ１）、 ＢＬ…ビット線、 Ｖpre …予備充電電圧、 Ｑ２、Ｑ３、Ｑ５…トランジスタ、 ＳＴ１、ＳＴ２…選択ゲートトランジスタ、 Ｔｒ０〜Ｔｒ１５…セルトランジスタ、 ＣＳ…ソース線、 ＳＳＬ、ＧＳＬ…選択ゲート線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (19)
- 【請求項１】 電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、 前記ビット線の第２のノードにトランスファゲートを介
して接続され、前記メモリセルへ書込むデータを保持す
るラッチ回路とを具備し、 データの書込み時に、選択されたメモリセルユニットを
構成するメモリセルの全チャネルが前記予備充電電圧に
充電されることを特徴とする半導体記憶装置。 - 【請求項２】 前記予備充電電圧は、半導体記憶装置内
に設けられた昇圧回路により発生されるとこを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記予備充電電圧は、半導体記憶装置の
外部から供給されることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項４】 電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、 前記ビット線の第２のノードにトランスファゲートを介
して接続され、前記メモリセルへ書込むデータを保持す
るラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、少なくとも非書き込みビット線及び
選択されたメモリセルユニット内の前記メモリセルのチ
ャネルの電位を前記予備充電電圧に充電し、その後、前
記電圧発生回路から選択されたメモリセルユニットの書
込みを行うワード線に前記書込み電圧を供給させ、この
ワード線とこのワード線に接続されたメモリセルのチャ
ネルとの容量結合により、前記チャネルの電位を前記予
備充電電圧よりも上昇させて書込み禁止電位とし、この
後、前記トランスファゲートを導通させ、前記ラッチ回
路に保持された書込みデータに基づき、前記ビット線及
びメモリセルユニットのチャネルの電位を制御すること
を特徴とする半導体記憶装置。 - 【請求項５】 前記予備充電回路は、ソースが前記ビッ
ト線に接続され、ドレインが前記予備充電電圧を発生す
る回路に接続されたｎチャネルＭＯＳトランジスタによ
り構成されることを特徴とする請求項１、４記載の半導
体記憶装置。 - 【請求項６】 前記電圧発生回路は、書込み時に、前記
予備充電回路を構成するＭＯＳトランジスタのゲート及
び選択されたメモリセルユニットの全てのワード線、及
び前記選択ゲート線に前記予備充電電圧以上の高電圧を
供給することを特徴とする請求項４記載の半導体記憶装
置。 - 【請求項７】 電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、 前記ビット線の第２のノードにトランスファゲートを介
して接続され、前記メモリセルへ書込むデータを保持す
るラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、ビット線及び選択されたメモリセル
ユニットの前記メモリセルのチャネルを前記予備充電電
圧に充電し、その後、前記予備充電回路を前記ビット線
から電気的に切り離し、前記電圧発生回路から選択され
たメモリセルユニットの書込みを行うワード線に前記書
込み電圧を供給させることにより、前記ワード線とこの
ワード線により選択されるメモリセルのチャネルとの容
量結合により、前記チャネルの電位を前記予備充電電圧
よりも上昇させて書込み禁止電位とし、この後、前記ト
ランスファゲートを導通させ、前記ラッチ回路に保持さ
れた書込みデータに基づき、前記ビット線及びメモリセ
ルユニットのチャネルの電位を制御することを特徴とす
る半導体記憶装置。 - 【請求項８】 電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、 前記ビット線の第２のノードにトランスファゲートを介
して接続され、前記メモリセルへ書込むデータを保持す
るラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、ビット線及び選択されたメモリセル
ユニット内の前記メモリセルのチャネルを前記予備充電
電圧に充電し、その後、選択されたメモリセルユニット
の書込みを行うワード線と隣接するワード線を電源電圧
以下に低下させ、前記電圧発生回路から選択されたメモ
リセルユニット内の書込みを行うワード線に前記書込み
電圧を供給させることにより、前記ワード線とこのワー
ド線により選択されるメモリセルのチャネルとの容量結
合により、前記チャネルの電位を前記予備充電電圧より
も上昇させて書込み禁止電位とし、この後、前記トラン
スファゲートを導通させ、前記ラッチ回路に保持された
書込みデータに基づき、前記ビット線及びメモリセルユ
ニットのチャネルの電位を制御することを特徴とする半
導体記憶装置。 - 【請求項９】 電気的に書換え可能なメモリセルを複数
個接続してメモリセルユニットを構成し、このメモリセ
ルユニットがマトリックス状に配列されたメモリセルア
レイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、 前記ビット線の第２のノードにトランスファゲートを介
して接続され、前記メモリセルへ書込むデータを保持す
るラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、ビット線及び選択されたメモリセル
ユニット内の前記メモリセルのチャネルを前記予備充電
電圧に充電し、その後、選択されたメモリセルユニット
の書込みを行うワード線と隣接するワード線、及び前記
選択ゲートに接続された前記選択ゲート線を電源電圧以
下に低下させ、前記電圧発生回路から選択されたメモリ
セルユニット内の書込みを行うワード線に前記書込み電
圧を供給させることにより、前記ワード線とこのワード
線により選択されるメモリセルのチャネルとの容量結合
により、前記チャネルの電位を前記予備充電電圧よりも
上昇させて書込み禁止電位とし、この後、前記トランス
ファゲートを導通させ、前記ラッチ回路に保持された書
込みデータに基づき、前記ビット線及びメモリセルユニ
ットのチャネルの電位を制御することを特徴とする半導
体記憶装置。 - 【請求項１０】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、 前記ビット線の第２のノードにトランスファゲートを介
して接続され、前記メモリセルへ書込むデータを保持す
るラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、ビット線及び選択されたメモリセル
ユニット内の前記メモリセルのチャネルを前記予備充電
電圧に充電し、その後、選択されたメモリセルユニット
の書込みを行うワード線と隣接するワード線、及び前記
選択ゲートに接続された前記選択ゲート線を電源電圧以
下に低下させ、前記電圧発生回路から選択されたメモリ
セルユニット内の書込みを行うワード線に前記書込み電
圧を供給させることにより、前記ワード線とこのワード
線により選択されるメモリセルのチャネルとの容量結合
により、前記チャネルの電位を前記予備充電電圧よりも
上昇させて書込み禁止電位とし、その後、前記予備充電
回路を前記ビット線から電気的に切り離し、前記トラン
スファゲートを導通させ、前記ラッチ回路に保持された
書込みデータに基づき、前記ビット線及びメモリセルユ
ニットのチャネルの電位を制御することを特徴とする半
導体記憶装置。 - 【請求項１１】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、前記ビット線の第２のノード
にトランスファゲートを介して接続され、前記メモリセ
ルへ書込むデータを保持するラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路と、 前記ビット線の第２のノードと電源との間に接続され、
ビット線の電位の低下を抑える負荷トランジスタとを具
備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、ビット線及び選択されたメモリセル
ユニット内の前記メモリセルのチャネルを前記予備充電
電圧に充電し、その後、選択されたメモリセルユニット
の書込みを行うワード線と隣接するワード線、及び前記
選択ゲートに接続された前記選択ゲート線を電源電圧以
下に低下させ、前記電圧発生回路から選択されたメモリ
セルユニット内の書込みを行うワード線に前記書込み電
圧を供給させることにより、前記ワード線とこのワード
線により選択されるメモリセルのチャネルとの容量結合
により、前記チャネルの電位を前記予備充電電圧よりも
上昇させて書込み禁止電位とし、その後、前記トランス
ファゲートを導通させ、前記ラッチ回路に保持された書
込みデータに基づき、前記ビット線及びメモリセルユニ
ットのチャネルの電位を制御する際、前記負荷トランジ
スタを導通させ、書込み禁止とされたビット線の電位の
低下を抑えることを特徴とする半導体記憶装置。 - 【請求項１２】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、書込み電圧を発生する電圧
発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段と、 前記ビット線の第１のノードに接続され、データの書込
み時に電源電圧より高い予備充電電圧を前記ビット線に
供給する予備充電回路と、前記ビット線の第２のノード
にトランスファゲートを介して接続され、前記メモリセ
ルへ書込むデータを保持するラッチ回路と、 前記電圧発生回路、予備充電回路、トランスファゲート
を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルへデータを書込む際、前記予備充電回路
に信号を供給して、ビット線及び選択されたメモリセル
ユニット内の前記メモリセルのチャネルを前記予備充電
電圧に充電し、その後、前記予備充電回路を前記ビット
線から電気的に切り離し、前記トランスファゲートを導
通させ、前記ラッチ回路に保持された書込みデータに基
づき、前記ビット線及びメモリセルユニットのチャネル
の電位を制御し、その後、前記電圧発生回路から選択さ
れたメモリセルユニット内の書込みを行うワード線に前
記書込み電圧を供給させることにより、前記ワード線と
このワード線により選択されるメモリセルのチャネルと
の容量結合により、前記チャネルの電位を前記予備充電
電圧よりも上昇させて書込み禁止電位とすることを特徴
とする半導体記憶装置。 - 【請求項１３】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、電源電圧より少なくとも選
択ゲートの閾値電圧分高い第１の電圧、及び書込み電圧
を発生する電圧発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段とを具備し、 前記メモリセルへデータを書込む際、非書込みビット線
には電源電圧が供給され、前記電圧発生回路から前記選
択ゲート線へ前記第１の電圧が供給され、非書込みビッ
ト線が接続されるメモリセルユニット内の前記メモリセ
ルのチャネルの電位は、非書込みビット線の電位と前記
選択ゲートの閾値電圧との差分電圧よりも高い予備充電
電圧に充電されてフローティング状態とされ、その後、
前記電圧発生回路により発生された前記書込み電圧が選
択されたメモリセルユニット内のワード線に供給され、
フローティング状態とされた前記メモリセルのチャネル
が、このワード線との容量結合によって、前記予備充電
電圧よりも高くなり、書込み禁止電位となることを特徴
とする半導体記憶装置。 - 【請求項１４】 前記ビット線に供給される電位は、チ
ップ内部の電源電圧又はチップ外部から供給される電源
電圧であることを特徴とする請求項１３記載の半導体記
憶装置。 - 【請求項１５】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、電源電圧より少なくとも前
記選択ゲート又はメモリセルの閾値電圧分高い第１の電
圧、及び書込み電圧を発生する電圧発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段とを具備し、 前記メモリセルへデータを書込む際、非書込みビット線
には電源電圧が供給され、前記電圧発生回路から前記選
択ゲート線及びワード線へ前記第１の電圧が供給され、
非書込みビット線が接続されるメモリセルユニット内の
前記メモリセルのチャネルの電位は、非書込みビット線
の電位と前記選択ゲートの閾値電圧との差分電圧よりも
高い予備充電電圧に充電されてフローティング状態とさ
れ、その後、前記電圧発生回路により発生された前記書
込み電圧が選択されたメモリセルユニット内のワード線
に供給され、フローティング状態とされた前記メモリセ
ルのチャネルが、このワード線との容量結合によって、
前記予備充電電圧よりも高くなり、書込み禁止電位とな
ることを特徴とする半導体記憶装置。 - 【請求項１６】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、電源電圧より少なくとも前
記選択ゲート又はメモリセルの閾値電圧分高い第１の電
圧、及び書込み電圧を発生する電圧発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段とを具備し、 前記メモリセルへデータを書込む際、非書込みビット線
には電源電圧が供給され、前記電圧発生回路から前記選
択ゲート線及びワード線へ前記第１の電圧が供給され、
非書込みビット線が接続されるメモリセルユニット内の
前記メモリセルのチャネルの電位は、非書込みビット線
の電位と前記選択ゲートの閾値電圧との差分電圧よりも
高い予備充電電圧に充電され、その後、選択ゲート線に
供給する電圧を下げて選択ゲートをカットオフさせると
ともに、前記電圧発生回路により発生された前記書込み
電圧が選択されたメモリセルユニット内のワード線に供
給され、フローティング状態とされた前記メモリセルの
チャネルが、このワード線との容量結合によって、前記
予備充電電圧よりも高くなり、書込み禁止電位となるこ
とを特徴とする半導体記憶装置。 - 【請求項１７】 電気的に書換え可能なメモリセルを複
数個接続してメモリセルユニットを構成し、このメモリ
セルユニットがマトリックス状に配列されたメモリセル
アレイと、 選択ゲート線に接続され、前記各メモリセルユニットを
各ビット線に接続する選択ゲートと、 前記メモリセルアレイのワード線及び前記選択ゲート線
を選択する行選択手段と、 この行選択手段に接続され、電源電圧より少なくとも前
記選択ゲート又はメモリセルの閾値電圧分高い第１の電
圧、及び書込み電圧を発生する電圧発生回路と、 前記メモリセルアレイの前記ビット線を選択する列選択
手段とを具備し、 前記メモリセルへデータを書込む際、非書込みビット線
には電源電圧が供給され、前記電圧発生回路から前記選
択ゲート線及びワード線へ前記第１の電圧が供給され、
非書込みビット線が接続されるメモリセルユニット内の
前記メモリセルのチャネルの電位は、非書込みビット線
の電位と前記選択ゲートの閾値電圧との差分電圧よりも
高い予備充電電圧に充電され、その後、選択ゲート線に
供給する電圧を前記第１の電圧から電源電圧以下で、且
つ、選択ゲートの閾値電圧以上の電圧に下げて選択ゲー
トをカットオフさせるとともに、前記電圧発生回路によ
り発生された前記書込み電圧が選択されたワード線に供
給され、選択されたメモリセルユニットの非選択ワード
線の電位は、前記第１の電圧から前記書込み電圧の中間
電圧まで高くされ、フローティング状態とされた前記メ
モリセルのチャネルが、選択されたワード線との容量結
合により書込み禁止電位となることを特徴とする半導体
記憶装置。 - 【請求項１８】 前記選択ゲート線に供給する電圧を前
記第１の電圧から電源電圧以下で、且つ、選択ゲートの
閾値電圧以上の電圧に下げるタイミング、前記書込み電
圧を選択されたワード線に供給するタイミング、及び選
択されたメモリセルユニットの非選択ワード線の電位を
前記第１の電圧から前記書込み電圧の中間電圧まで高く
するタイミングは、ほぼ同時であること特徴とする請求
項１７記載の半導体記憶装置。 - 【請求項１９】 前記電気的書き換え可能なメモリセル
へのデータ書込みの際、前記選択ゲート線の電圧は非書
込みビット線の電位よりも前記選択ゲートの閾値電圧以
上高い電圧になり、選択されたメモリセルユニットの選
択ワード線の電位及び非選択ワード線の電位が非書込み
ビット線の電位よりも書込み後のメモリセルトランジス
タの最大の閾値電圧以上高い電圧になった後、前記選択
ゲート線の電圧が非書込みビット線の電位以下でかつ前
記選択ゲートの閾値電圧以上の電圧に低下されることを
特徴とする請求項１７記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046797A JPH10223866A (ja) | 1997-02-03 | 1997-02-03 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046797A JPH10223866A (ja) | 1997-02-03 | 1997-02-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223866A true JPH10223866A (ja) | 1998-08-21 |
Family
ID=12027909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046797A Abandoned JPH10223866A (ja) | 1997-02-03 | 1997-02-03 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6049494A (ja) |
| JP (1) | JPH10223866A (ja) |
| KR (1) | KR100306174B1 (ja) |
| TW (1) | TW418538B (ja) |
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