JPH1022387A

JPH1022387A - 半導体装置の製造方法

Info

Publication number: JPH1022387A
Application number: JP17697296A
Authority: JP
Inventors: Eiji Fujiyoshi; 英治藤吉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】Ａｌ系導電膜を含む下層配線パターンを下地
とする絶縁膜のドライエッチングにおいて、Ａｌ化合物
粒子に起因するエッチング残渣や表面荒れの発生を防止
する。【解決手段】局所的な膜厚差を有する第２の層間絶縁
膜５にビアホール８Ｕ，８Ｌを同時に開口するに先立
ち、Ａｌ−１％Ｓｉパターン２Ｕ，２Ｌの表面のＴｉＮ
膜からなる反射防止膜パターン３Ｕ，３Ｌを、オーバー
エッチングに耐え得るだけの厚さに成膜しておく。これ
により、段差上部のＡｌ−１％Ｓｉパターン２Ｕがプラ
ズマのイオン・スパッタ作用から保護され、蒸気圧の低
いＡｌ化合物粒子（ＡｌＦｘ）の生成と飛散が抑制され
るので、従来この粒子がマスクとして機能することで段
差下部のビアホール８Ｌの底面に生じていたエッチング
残渣や表面荒れが、本発明では抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体プロセス等
の微細加工分野において、アルミニウム（Ａｌ）系導電
膜からなる下層配線に上層配線やボンディング・ワイヤ
を接続するため、該下層配線を覆う絶縁膜やパッシベー
ション膜の一部をドライエッチングにより除去する際
の、エッチング残渣や表面荒れの発生を防止する方法に
関する。

【０００２】

【従来の技術】近年の半導体デバイスにおいては、その
高集積化に伴ってチップ面積に占める配線部分の面積の
割合が増加する傾向にあるため、これによるチップその
ものの大型化を避けるために、多層配線構造の採用が必
須となっている。多層配線構造を形成するためのプロセ
スでは、下層配線を被覆する層間絶縁膜を選択的にエッ
チングして該下層配線に臨む接続孔を開口し、この接続
孔に上層配線を埋め込むことで上下配線の接続が図られ
る。

【０００３】かかる多層配線構造を採用する際には、基
板の表面段差の増大が問題となる。これは、半導体デバ
イスに必要な電気的特性を確保する必要から、その寸法
の垂直方向の微細化が水平方向の微細化に比べて進みに
くいからである。しかし、かかる表面段差の増大は、段
差部における配線膜のステップ・カバレージの低下や破
断（いわゆる段切れ）の原因となる。また、近年ではフ
ォトリソグラフィの露光波長の短波長化により焦点深度
が低下し、また露光光の単色光化によって干渉が生じ易
くなっているので、基板表面に段差部が存在するとそこ
からの反射光によりハレーションが生じ、解像度やコン
トラストを低下させる原因となる。

【０００４】そこで、これらの問題を解決するために、
層間絶縁膜の平坦化と反射防止膜の使用が提案されてい
る。層間絶縁膜の平坦化は、エッチバック、化学機械研
磨、加熱リフロー等の方法で実現することができ、この
上に形成される配線膜の信頼性の向上やハレーションの
防止に効果を奏する。一方の反射防止膜としてはその成
膜場所や構成材料等により様々なタイプのものが知られ
ているが、代表的なタイプは配線膜の様な露光光に対す
る反射率が高い材料膜の表面に形成され、配線膜表面か
らの反射光と反射防止膜自身の表面からの反射光とを干
渉により打ち消すものである。露光光としてｇ線（４３
６ｎｍ）やｉ線（３６５ｎｍ）を用いるフォトリソグラ
フィでは、アモルファス・カーボン膜，ＴｉＮ膜，Ｔｉ
Ｗ膜等が反射防止膜として用いられている。

【０００５】以上の対策が施された典型的なウェハにお
いて、レジスト・パターニングが行われた状態を図５に
示す。この図は、ＳｉＯｘからなり表面段差を生じてい
る第１の層間絶縁膜１１の段差上部と段差下部にそれぞ
れ下層配線パターン１４Ｕ，１４Ｌ〔添え字Ｕ，Ｌはそ
れぞれ、段差の上部(upper) および下部(lower) に形成
されていることを表す。以下同様。〕が形成され、これ
ら配線パターン１４Ｕ，１４ＬがＳｉＯｘからなる第２
の層間絶縁膜１５で略平坦に被覆され、この上に接続孔
の形成位置に対応した開口１７Ｕ，１７Ｌを有するレジ
スト・パターン１６（ＰＲ）が形成された状態を示して
いる。

【０００６】ここで、上記下層配線パターン１４Ｕ，１
４Ｌは、たとえば配線の本体であるＡｌ−１％Ｓｉ膜パ
ターン１２Ｕ，１２Ｌと、ＴｉＮ膜からなる反射防止膜
パターン１３Ｕ，１３Ｌとが積層されたものである。こ
こでは、露光光源をｉ線（＝３６５ｎｍ）とし、反射防
止膜パターン１３Ｕ，１３Ｌの厚さを２５ｎｍとした。
この反射防止膜パターン１３Ｕ，１３Ｌは、もともとＡ
ｌ−１％Ｓｉ膜からの光反射を抑えて下層配線パターン
１４Ｕ，１４Ｌのパターニングを精度良く行うために形
成されたものであるが、この上を覆う第２の層間絶縁膜
１５が光学的に透明であるため、この上で行われるフォ
トリソグラフィにおいても反射防止効果を発揮し、レジ
スト・パターン１６の形状改善に貢献している。

【０００７】また上記第２の層間絶縁膜１５は、たとえ
ばＣＶＤ法で成膜されたＢＰＳＧ（ホウ素リン・シリケ
ート・ガラス）膜を加熱リフローさせることにより、第
１の層間絶縁膜１１の段差を緩和するごとく形成されて
いる。このように基板表面が略平坦化されることによ
り、後工程において第２の層間絶縁膜１５の上に形成さ
れる上層配線膜の信頼性が向上し、またそのパターニン
グ精度も向上する。

【０００８】

【発明が解決しようとする課題】ところで、上述のよう
な層間絶縁膜の平坦化は上述のようなメリットを生ずる
一方で、膜厚の局部的な不均一性を生み出している。す
なわち、前掲の図５からも明らかなように、段差の上部
と下部では、後者において第２の層間絶縁膜１５（Ｓｉ
Ｏｘ）の膜厚が著しく厚くなっている。このため、該第
２の層間絶縁膜１５を選択的にエッチングして段差上下
の下層配線パターン１４Ｕ，１４Ｌの各々に臨むビアホ
ール１８Ｕ，１８Ｌを同時に開口しようとすると、図６
に示されるように、段差上部のビアホール１８Ｕ内で配
線パターン１４Ｕが先に露出してしまい、以後、過剰な
オーバーエッチングに曝されることになる。

【０００９】ここで、上記第２の層間絶縁膜１５のよう
なＳｉＯｘ系材料膜のドライエッチングには一般にフル
オロカーボン系ガスのプラズマが用いられるが、このプ
ラズマ中に生成するフッ素系のエッチャントは、反射防
止膜パターン１３Ｕを構成するＴｉＮ膜もエッチングし
てしまう。したがって、反射防止膜パターン１３Ｕはエ
ッチング停止膜とはなり得ず、段差上部のビアホール１
８Ｕ内ではやがてＡｌ−１％Ｓｉ膜パターン１２Ｕが露
出する。

【００１０】一方、Ａｌ系材料膜は、生成物であるフッ
化アルミニウム（ＡｌＦｘ）の蒸気圧が低いこともあ
り、フッ素系エッチャントではエッチングされにくい。
しかし、ＳｉＯｘ系材料膜のドライエッチングではエッ
チングを進行させるためにイオン入射エネルギーをある
程度高めておく必要があるため、図６に示されるよう
に、上記Ａｌ−１％Ｓｉ膜パターン１２Ｕの露出面には
大きな運動エネルギーを持ったＣＦｘ⁺等の正イオン１
９が入射し、この正イオン１９にスパッタされたＡｌ原
子に由来して形成されたＡｌＦｘ粒子１２ｓが周囲に飛
散する。このＡｌＦｘ粒子１２ｓが段差下部のビアホー
ル１８Ｌの内部に到達し、その底面にまだ残る第２の層
間絶縁膜１５の表面に付着すると、該ＡｌＦｘ粒子１２
ｓが微小なエッチング・マスクとして機能するために、
針状のエッチング残渣２０あるいは表面荒れが発生して
しまう。ビアホール１８Ｌの底面にかかる形状異常が発
生すると、後工程で該ビアホール１８Ｌに埋め込まれる
上層配線との間でコンタクト不良が発生したり、または
コンタクト抵抗が上昇する等の不都合が生ずる。

【００１１】かかるＡｌＦｘ粒子の付着は、パッド電極
部を露出させるための絶縁膜のドライエッチングを行う
際にも問題となる。ワイヤボンディングの接続点となる
パッド電極の近傍には必ずスクライブ・ラインが存在し
ており、このスクライブ・ライン上には通常、デバイス
形成部と同等以上の厚さにパッシベーション膜や層間絶
縁膜等の絶縁膜が堆積している。このため、この絶縁膜
をエッチングする過程でパッド電極が一旦露出し、この
露出面からスパッタされたＡｌＦｘ粒子がスクライブ・
ライン上の領域に付着すると、この領域に上述した様な
機構にしたがってエッチング残渣や表面荒れが発生して
しまう。かかる形状異常は、ダイシンングの際にウェハ
面にかかる応力を不均一化させ、チッピング（欠け）を
発生させる原因となる。

【００１２】そこで本発明は、これらビアホール・エッ
チングやパッド電極を露出させるためのドライエッチン
グにおいて、エッチング残渣や表面荒れの発生を防止
し、これによりコンタクト不良やダイシング時のチッピ
ングを防止することが可能な半導体装置の製造方法を提
供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面に反射防止膜を有する下層配線パターン
の一部を露出させるための絶縁膜のエッチングを行うに
際し、オーバーエッチングを行った後でも該下層配線パ
ターンの本体部分であるアルミニウム（Ａｌ）系導電膜
上に反射防止膜が残存するように、該反射防止膜を始め
から厚く形成しておくものであり、これによって上述の
目的を達成しようとするものである。この反射防止膜
は、最終的には選択的に除去することが好適である。

【００１４】

【発明の実施の形態】本発明は、局部的に不均一な膜厚
を有する絶縁膜のドライエッチングにおいてオーバーエ
ッチングが行われる場合を想定し、始めからこのオーバ
ーエッチングに耐え得る厚さに反射防止膜を形成してお
くことでその下側のＡｌ系導電膜をイオン・スパッタか
ら保護し、これによりエッチング残渣や表面荒れの発生
を防止しようとするものである。この絶縁膜が層間絶縁
膜であって、上記のドライエッチングがビアホールを開
口するために行われる場合には、ビアホール底面の形状
異常が抑制される。また、上記絶縁膜の少なくとも一部
がパッシベーション膜であり、上記のドライエッチング
がパッド電極部を露出させるためのエッチングである場
合には、スクライブ・ライン上の領域における形状異常
が抑制される。

【００１５】したがって上記反射防止膜は、絶縁膜と共
通のエッチャントである程度エッチングされる材料膜で
構成されることになり、典型的にはＴｉ系化合物を主体
とする材料で構成される。この場合のＴｉ系化合物と
は、たとえばＴｉＮ，ＴｉＯＮ，ＴｉＷである。ＴｉＮ
やＴｉＯＮを使用する場合は、これらの膜をＡｌ系導電
膜の上に直接積層すると窒素原子の拡散により窒化アル
ミニウム（ＡｌＮ）が形成され、配線抵抗が上昇する虞
れがあるので、薄いＴｉ膜を介して積層することが特に
望ましい。

【００１６】以下、本発明の好ましい実施の形態を、図
１ないし図４を参照しながら説明する。図１は、ＳｉＯ
ｘからなり、約０．３５μｍの表面段差を生じている第
１の層間絶縁膜１の段差上部と段差下部にそれぞれ高さ
約０．６５μｍ、線幅約０．５μｍの配線パターン４
Ｕ，４Ｌが形成され、これら下層配線パターン４Ｕ，４
ＬがＳｉＯｘからなる第２の層間絶縁膜５で略平坦に被
覆され、この上にビアホールの形成位置に対応する直径
約０．３５μｍの開口７Ｕ，７Ｌを有するレジスト・パ
ターン６（ＰＲ）が形成された状態を示している。

【００１７】ここで、上記下層配線パターン４Ｕ，４Ｌ
は、たとえば配線の本体であるＡｌ−１％Ｓｉ膜パター
ン２Ｕ，２Ｌと、Ｔｉ／ＴｉＮ積層膜からなる反射防止
膜パターン３Ｕ，３Ｌとが積層されたものである。上記
反射防止膜パターン３Ｕ，３Ｌにおいて実質的な反射防
止効果を有する膜はＴｉＮ膜なので、ごく薄いＴｉ膜は
ここでは無視する。このＴｉＮ膜は、たとえば下記の条
件による反応性スパッタリングを行って、成膜した。Ａｒ流量７０ＳＣＣＭＮ₂流量４０ＳＣＣＭガス圧０．５ＰａＤＣパワー３ｋＷ成膜温度２００ ℃ このようにして得られたＴｉＮ膜の屈折率ｎは２．２６
であり、ここではこの膜を約１００ｎｍの厚さに成膜し
た。つまり、図５に示した従来の反射防止膜パターン１
３Ｕ，１３Ｌの約４倍の膜厚である。

【００１８】上記第２の層間絶縁膜は、たとえばＯ₃−
ＴＥＯＳ常圧ＣＶＤ法により成膜されたＢＰＳＧ膜を加
熱リフローさせることにより、第１の層間絶縁膜１の段
差を緩和するごとく形成されている。この第２の層間絶
縁膜５の配線パターン４Ｕ上における膜厚は約０．２１
μｍ、下層配線パターン４Ｌ上における膜厚は約０．５
６μｍである。つまり、段差上部と段差下部とでは上記
第２の層間絶縁膜５の膜厚に約０．３５μｍの差が生じ
ている。

【００１９】さらに、上記レジスト・パターン６は、た
とえばノボラック系ポジ型フォトレジスト材料（商品名
ＴＨＭＲ−ｉＰ２０００；東京応化工業社製）を用い、
ｉ線リソグラフィとアルカリ現像処理を経て形成された
ものである。このリソグラフィにおける解像度やコント
ラストは、反射防止膜パターン３Ｕ，３Ｌが存在するお
かげで良好である。

【００２０】次に、上記のウェハを平行平板型ＲＩＥ
（反応性イオン・エッチング）装置にセットし、上記レ
ジスト・パターン６をマスクとする第２の層間絶縁膜５
のドライエッチングを行った。このときのエッチング条
件は、たとえばＣＨ₄流量６０ＳＣＣＭＣＨＦ₃流量６０ＳＣＣＭＡｒ流量９００ＳＣＣＭガス圧２２７ＰａＲＦパワー７５０Ｗ（１３．５６ＭＨｚ）ウェハ温度２５℃ とした。

【００２１】このドライエッチング過程では、まず図２
に示されるように、段差上部においてビアホール８Ｕが
完成され、その底面に反射防止膜パターン３Ｕが露出す
る。ここまでの段階を、ジャストエッチングと称する。
この時点で、段差下部ではビアホール８Ｌの底面にまだ
第２の層間絶縁膜５が約０．３５μｍの厚さに残存す
る。したがって、段差下部のビアホール８Ｌを完成させ
るためのこれ以降のドライエッチングは、段差上部のビ
アホール８Ｕにとってはオーバーエッチングとなる。し
かし、本発明では上記反射防止膜パターン３Ｕが厚膜化
されているので、図３に示されるように段差下部の反射
防止膜パターン３Ｌが露出するまでエッチングを行って
ビアホール８Ｌが完成された時点でも、ビアホール８Ｕ
の底面には反射防止膜パターン３Ｕが残存している。こ
のため、その下層側のＡｌ−１％Ｓｉ膜パターン２Ｕか
らＡｌ原子がスパッタされることがなく、蒸気圧の低い
ＡｌＦｘ粒子の生成およびその飛散が防止される。した
がって、従来のようなエッチング残渣や表面荒れは一切
発生しない。

【００２２】続いて、図４に示されるように、ビアホー
ル７Ｕ，７Ｌの底面に露出した反射防止膜パターン３
Ｕ，３Ｌを選択的にドライエッチングした。このときの
エッチングには平行平板型ＲＩＥ装置を用い、その条件
はたとえばＳＦ₆ 流量１５ＳＣＣＭＣＨＦ₃流量１０ＳＣＣＭＨｅ流量４０ＳＣＣＭガス圧４７ＰａＲＦパワー３００Ｗ（１３．５６ＭＨｚ）ウェハ温度２５℃ とした。このように反射防止膜パターン３Ｕ，３Ｌを除
去するのは、後工程で上記ビアホール８Ｕ，８Ｌに埋め
込まれるプラグとの間のコンタクト抵抗を上昇させない
ためである。

【００２３】この後、常法にしたがって上記ビアホール
８Ｕ，８Ｌを上層配線（図示せず。）で埋め込んだ。こ
の埋め込みに際しては、ブランケットＣＶＤ法により成
膜されたタングステン膜をエッチバックしてビアホール
８Ｕ，８Ｌを埋め込むプラグを形成した後、該プラグに
接続するＡｌ系配線膜をパターニングしても良いし、あ
るいは高温スパッタリング法のようなステップ・カバレ
ージに優れる成膜方法によりＡｌ系配線膜でビアホール
８Ｕ，８Ｌをダイレクトに埋め込んでも良い。いずれに
しても、このようにして形成された半導体装置では、下
層配線パターン４Ｕ，４Ｌと上層配線との間のコンタク
トは極めて良好であった。

【００２４】以上、本発明の実施の形態について説明し
たが、本発明は上記の形態に何ら限定されるものではな
い。たとえば、パッド電極部の上の反射防止膜を十分な
厚さに形成しておき、スクライブ・ライン領域でＳｉ基
板が露出するまでパッシベーション膜や層間絶縁膜をド
ライエッチングしてもパッド電極の本体を構成するＡｌ
系導電膜が露出しないようにすれば、スクライブ・ライ
ン上におけるエッチング残渣や表面荒れの発生を防止す
ることができ、このことによってダイシング時のチッピ
ングを防止し、チップの歩留りを改善することができ
る。この他、反射防止膜パターンの構成材料や膜厚，ウ
ェハの構造，各部の寸法，成膜条件，エッチング条件等
の細部については、適宜変更または選択が可能である。

【００２５】

【発明の効果】以上の説明からも明らかなように、本発
明では反射防止膜パターンの厚膜化という簡便な手法を
採用することにより、従来プロセスに比べて何ら工程数
を追加することなくエッチング残渣や表面荒れの発生を
効果的に防止することができる。したがって、半導体装
置の性能や製造歩留りが従来に比べて大幅に改善され
る。

【図面の簡単な説明】

【図１】本発明を適用した段差基板上でのビアホール形
成プロセス例において、第２の層間絶縁膜上でレジスト
・パターニングを行った状態を示す模式的断面図であ
る。

【図２】図１の第２の層間絶縁膜のジャストエッチング
を終了し、段差上部の反射防止膜パターンに到達するビ
アホールを形成した状態を示す模式的断面図である。

【図３】図２の第２の層間絶縁膜のオーバーエッチング
を終了し、段差下部の下層配線パターンに到達するビア
ホールを形成した状態を示す模式的断面図である。

【図４】図３の下層配線パターンの表面の反射防止膜パ
ターンを除去した状態を示す模式的断面図である。

【図５】段差基板上での従来のビアホール形成プロセス
において、第２の層間絶縁膜上でレジスト・パターニン
グを行った状態を示す模式的断面図である。

【図６】オーバーエッチング時のイオン・スパッタ作用
により、段差上部のＡｌ−１％Ｓｉパターンに由来する
ＡｌＦｘ粒子が発生している状態を示す模式的断面図で
ある。

【図７】オーバーエッチング終了後に段差下部のビアホ
ール底面にエッチング残渣が発生した状態を示す模式的
断面図である。

【符号の説明】

１…第１の層間絶縁膜２Ｕ，２Ｌ…Ａｌ−１％Ｓｉ膜
パターン３Ｕ，３Ｌ…反射防止膜パターン４Ｕ，４
Ｌ…下層配線パターン５…第２の層間絶縁膜８Ｕ，８Ｌ…ビアホール

Claims

【特許請求の範囲】

【請求項１】基板上に成膜されたアルミニウム系導電
膜の上に反射防止膜を積層する第１工程と、前記第１工程で得られた積層膜をパターニングして下層
配線パターンを形成する第２工程と、前記下層配線パターンを被覆して絶縁膜を形成する第３
工程と、前記絶縁膜を選択的にドライエッチングすることによ
り、前記下層配線パターンの一部を露出させる第４工程
とを有する半導体装置の製造方法であって、前記第１工程では、前記第４工程で前記絶縁膜のオーバ
ーエッチングを行った後でも前記アルミニウム系導電膜
上に前記反射防止膜が残存し得る膜厚に該反射防止膜を
積層する半導体装置の製造方法。
【請求項２】前記第４工程の後に、残存した前記反射
防止膜を選択的に除去する第５工程を設ける請求項１記
載の半導体装置の製造方法。
【請求項３】前記絶縁膜が層間絶縁膜であり、前記第
４工程ではドライエッチングにより該層間絶縁膜に接続
孔を開口する請求項１記載の半導体装置の製造方法。
【請求項４】前記絶縁膜の少なくとも一部がパッシベ
ーション膜であり、前記第４工程で露出させる下層配線
パターンの一部がパッド電極部である請求項１記載の半
導体装置の製造方法。
【請求項５】前記反射防止膜をＴｉ系化合物を主体と
する材料で構成する請求項１記載の半導体装置の製造方
法。