JPH10224201A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】入力保護回路を有する半導体集積回路装置に関
し、入力モード時、伝送信号の反射を防止し、信号伝送
の高速化を図ると共に、チップサイズの増大化を招くこ
となく、プリント基板上の終端抵抗を不要とし、プリン
ト基板の小型化を図る。 【解決手段】電源が投入されている場合、入力保護回路
３を構成するｎＭＯＳトランジスタ１０−１〜１０−ｎ
をオン状態とし、これらｎＭＯＳトランジスタ１０−１
〜１０−ｎを外部端子１と接地線との間に接続された、
抵抗値をオン抵抗値とする終端抵抗として機能させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力保護回路を構
成する絶縁ゲート型電界効果トランジスタ又は出力回路
を構成する絶縁ゲート型電界効果トランジスタを終端抵
抗として利用する半導体集積回路装置に関する。

【０００２】

【従来の技術】従来、半導体集積回路装置を実装するプ
リント基板においては、高速伝送が要求される信号配線
については、反射ノイズを抑制するために半導体集積回
路装置間のインピーダンス整合を取る必要があり、その
実現手段としてプリント基板上に終端抵抗を配置する方
法が一般的に用いられている。

【０００３】

【発明が解決しようとする課題】しかし、プリント基板
上に終端抵抗を実装する場合には、実装面積が大きくな
り、プリント基板の小型化を図ることができないと共
に、信号配線が長くなり、信号遅延が大きくなってしま
うという問題点があった。

【０００４】なお、終端抵抗を半導体集積回路装置内に
形成する場合には、これらの問題点を解消することがで
きるが、終端抵抗を半導体集積回路装置内に独立的に形
成する場合には、半導体集積回路装置のサイズの増大化
を招いてしまうという問題点があった。

【０００５】本発明は、かかる点に鑑み、入力モード
時、伝送信号の反射を防止し、信号伝送の高速化を図る
ことができると共に、チップサイズの増大化を招くこと
なく、プリント基板上の終端抵抗を不要とし、プリント
基板の小型化を図ることができるようにした半導体集積
回路装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路装置）は、ドレインを
外部端子に接続し、ソースを接地線に接続し、ゲートを
正の電源電圧を供給する電源線に接続しているｎチャネ
ル絶縁ゲート形電界効果トランジスタを有する入力保護
回路を備えるというものである。

【０００７】本発明中、第１の発明においては、前記ｎ
チャネル絶縁ゲート型電界効果トランジスタは、電源が
投入されていない場合には、外部端子を介して入力され
る静電気を接地線に放電する入力保護素子として機能
し、電源が投入されている場合には、導通状態となり、
抵抗値をオン抵抗値とする終端抵抗として機能する。

【０００８】本発明中、第２の発明（請求項２記載の半
導体集積回路装置）は、ドレインを外部端子に接続し、
ソースを正の電源電圧を供給する電源線に接続し、ゲー
トを接地線に接続しているｐチャネル絶縁ゲート形電界
効果トランジスタを有する入力保護回路を備えるという
ものである。

【０００９】本発明中、第２の発明においては、前記ｐ
チャネル絶縁ゲート型電界効果トランジスタは、電源が
投入されていない場合には、外部端子を介して入力され
る静電気を電源線に放電する入力保護素子として機能
し、電源が投入されている場合には、導通状態となり、
抵抗値をオン抵抗値とする終端抵抗として機能する。

【００１０】本発明中、第３の発明（請求項３記載の半
導体集積回路装置）は、ドレインを外部端子に接続し、
ソースを接地線に接続し、ゲートを正の電源電圧を供給
する電源線に接続しているｎチャネル絶縁ゲート形電界
効果トランジスタと、ドレインを前記外部端子に接続
し、ソースを電源線に接続し、ゲートを接地線に接続し
ているｐチャネル絶縁ゲート形電界効果トランジスタと
を有する入力保護回路を備えるというものである。

【００１１】本発明中、第３の発明においては、前記ｎ
チャネル絶縁ゲート型電界効果トランジスタは、電源が
投入されていない場合には、外部端子を介して入力され
る静電気を接地線に放電する入力保護素子として機能
し、電源が投入されている場合には、導通状態となり、
抵抗値をオン抵抗値とする終端抵抗として機能する。

【００１２】また、前記ｐチャネル絶縁ゲート型電界効
果トランジスタは、電源が投入されていない場合には、
外部端子を介して入力される静電気を電源線に放電する
入力保護素子として機能し、電源が投入されている場合
には、導通状態となり、抵抗値をオン抵抗値とする終端
抵抗として機能する。

【００１３】本発明中、第４の発明（請求項４記載の半
導体集積回路装置）は、第３の発明において、前記ｎチ
ャネル絶縁ゲート形電界効果トランジスタが形成する電
流パス及び前記ｐチャネル絶縁ゲート形電界効果トラン
ジスタが形成する電流パスを選択により電気的に切断す
ることができる電流パス切断回路を備えるというもので
ある。

【００１４】本発明中、第４の発明においては、第３の
発明と同様に、前記ｎチャネル絶縁ゲート型電界効果ト
ランジスタ及び前記ｐチャネル絶縁ゲート型電界効果ト
ランジスタを終端抵抗として利用することができると共
に、前記ｎチャネル絶縁ゲート型電界効果トランジスタ
及び前記ｐチャネル絶縁ゲート型電界効果トランジスタ
を終端抵抗として機能させない状態での試験を行うこと
もできる。

【００１５】本発明中、第５の発明（請求項５記載の半
導体集積回路装置）は、第３の発明において、前記ｎチ
ャネル絶縁ゲート形電界効果トランジスタが形成する電
流パス又は前記ｐチャネル絶縁ゲート形電界効果トラン
ジスタが形成する電流パスのいずれかを選択により電気
的に切断することができる電流パス切断回路を備えると
いうものである。

【００１６】本発明中、第５の発明においては、第３の
発明と同様に、前記ｎチャネル絶縁ゲート型電界効果ト
ランジスタ及び前記ｐチャネル絶縁ゲート型電界効果ト
ランジスタを終端抵抗として利用することができると共
に、選択により、前記ｎチャネル絶縁ゲート形電界効果
トランジスタ又は前記ｐチャネル絶縁ゲート形電界効果
トランジスタのいずれかのみを終端抵抗として機能させ
ることができる。

【００１７】本発明中、第６の発明（請求項６記載の半
導体集積回路装置）は、ドレインを信号入出力用の外部
端子に接続し、ソースを接地線に接続している一又は複
数のｎチャネル絶縁ゲート型電界効果トランジスタから
なるオープンドレイン形の出力回路と、入力モード時、
前記一又は複数のｎチャネル絶縁ゲート型電界効果トラ
ンジスタの一又は複数を導通状態に固定することができ
る出力制御回路とを備えるというものである。

【００１８】本発明中、第６の発明においては、入力モ
ード時、前記一又は複数のｎチャネル絶縁ゲート型電界
効果トランジスタの一又は複数を導通状態に固定する場
合には、前記一又は複数のｎチャネル絶縁ゲート型電界
効果トランジスタの一又は複数を終端抵抗として機能さ
せることができる。

【００１９】本発明中、第７の発明（請求項７記載の半
導体集積回路装置）は、ドレインを信号入出力用の外部
端子に接続し、ソースを正の電源電圧を供給する電源線
に接続している一又は複数のｐチャネル絶縁ゲート型電
界効果トランジスタを有するオープンドレイン形の出力
回路と、入力モード時、前記一又は複数のｐチャネル絶
縁ゲート型電界効果トランジスタの一又は複数を導通状
態に固定することができる出力制御回路とを備えるとい
うものである。

【００２０】本発明中、第７の発明においては、入力モ
ード時、前記一又は複数のｐチャネル絶縁ゲート型電界
効果トランジスタの一又は複数を導通状態に固定する場
合には、前記一又は複数のｐチャネル絶縁ゲート型電界
効果トランジスタの一又は複数を終端抵抗として機能さ
せることができる。

【００２１】本発明中、第８の発明（請求項８記載の半
導体集積回路装置）は、ドレインを信号入出力用の外部
端子に接続し、ソースを接地線に接続している一又は複
数のｎチャネル絶縁ゲート型電界効果トランジスタと、
ドレインを前記外部端子に接続し、ソースを正の電源電
圧を供給する電源線に接続している一又は複数のｐチャ
ネル絶縁ゲート型電界効果トランジスタとを備えるプッ
シュプル形の出力回路と、入力モード時、前記一又は複
数のｎチャネル絶縁ゲート型電界効果トランジスタの一
又は複数及び前記一又は複数のｐチャネル絶縁ゲート型
電界効果トランジスタの一又は複数を導通状態に固定す
ることができる出力制御回路とを備えるというものであ
る。

【００２２】本発明中、第８の発明においては、入力モ
ード時、前記一又は複数のｎチャネル絶縁ゲート型電界
効果トランジスタの一又は複数及び前記一又は複数のｐ
チャネル絶縁ゲート型電界効果トランジスタの一又は複
数を導通状態に固定する場合には、前記一又は複数のｎ
チャネル絶縁ゲート型電界効果トランジスタの一又は複
数及び前記一又は複数のｐチャネル絶縁ゲート型電界効
果トランジスタの一又は複数を終端抵抗として機能させ
ることができる。

【００２３】本発明中、第９の発明（請求項９記載の半
導体集積回路装置）は、第８の発明において、出力制御
回路は、入力モード時、選択により、前記一又は複数の
ｎチャネル絶縁ゲート型電界効果トランジスタの一又は
複数あるいは前記一又は複数のｐチャネル絶縁ゲート型
電界効果トランジスタの一又は複数を導通状態に固定す
ることができるように構成されるというものである。

【００２４】本発明中、第９の発明においては、第８の
発明と同様に、前記一又は複数のｎチャネル絶縁ゲート
型電界効果トランジスタ及び前記一又は複数のｐチャネ
ル絶縁ゲート型電界効果トランジスタを終端抵抗として
利用することができると共に、選択により、前記一又は
複数のｎチャネル絶縁ゲート型電界効果トランジスタの
一又は複数あるいは前記一又は複数のｐチャネル絶縁ゲ
ート型電界効果トランジスタの一又は複数のいずれかの
みを終端抵抗として機能させることができる。

【００２５】本発明中、第１０の発明（請求項１０記載
の半導体集積回路装置）は、第８の発明において、前記
複数のｎチャネル絶縁ゲート形電界効果トランジスタ及
び前記複数のｐチャネル絶縁ゲート形電界効果トランジ
スタは、出力モード時には、出力インピーダンスが前記
外部端子に接続される外部信号線の特性インピーダンス
の１／１.６〜１／２.０倍となるような出力トランジス
タとして機能し、入力モード時においては、抵抗値が前
記外部信号線の特性インピーダンスの１.６〜２.０倍と
なるような終端抵抗として機能することができるサイズ
とされているというものである。

【００２６】本発明中、第１０の発明においては、第８
の発明と同様に、前記一又は複数のｎチャネル絶縁ゲー
ト型電界効果トランジスタ及び前記一又は複数のｐチャ
ネル絶縁ゲート型電界効果トランジスタを終端抵抗とし
て利用することができると共に、電圧利得及びＳＮ比の
良好な信号伝送を行うことができる。

【００２７】

【発明の実施の形態】以下、図１〜図１０を参照して、
本発明の第１実施形態〜第８実施形態について説明す
る。

【００２８】第１実施形態・・図１ 図１は本発明の第１実施形態の要部を示す回路図であ
る。図１中、１は外部信号線と接続される入力信号用の
外部端子、２は外部端子１を介して入力される入力信号
を内部回路に伝送する入力信号線、３は電源非投入時に
外部端子１を介して入力される静電気から内部回路を保
護するための入力保護回路である。

【００２９】入力保護回路３において、４−１、４−
２、４−ｎ、５−１、５−２、５−ｎ、６−１、６−
２、６−ｎはｐＭＯＳトランジスタであり、ｐＭＯＳト
ランジスタ４−３、４−４、・・・４−（ｎ−１）、５
−３、５−４、・・・５−（ｎ−１）、６−３、６−
４、・・・６−（ｎ−１）は、図示を省略している。

【００３０】これらｐＭＯＳトランジスタ４−１〜４−
ｎ、５−１〜５−ｎ、６−１〜６−ｎは、ドレインを入
力信号線２に接続され、ゲート及びソースを正の電源電
圧ＶＤＤ（例えば、３.３［Ｖ］）を供給するＶＤＤ電
源線７に接続されている。

【００３１】また、８−１、８−２、・・・８−ｎ、９
−１、９−２、・・・９−ｎ、１０−１、１０−２、・
・・１０−ｎはｎＭＯＳトランジスタであり、ｎＭＯＳ
トランジスタ８−３、８−４、・・・８−（ｎ−１）、
９−３、９−４、・・・９−（ｎ−１）、１０−３、１
０−４、・・・１０−（ｎ−１）は、図示を省略してい
る。

【００３２】ここに、ｎＭＯＳトランジスタ８−１〜８
−ｎ、９−１〜９−ｎは、ドレインを入力信号線２に接
続され、ゲート及びソースを接地電圧０［Ｖ］に設定さ
れる接地線に接続されている。

【００３３】これに対して、ｎＭＯＳトランジスタ１０
−１〜１０−ｎは、ドレインを入力信号線２に接続さ
れ、ゲートをＶＤＤ電源線７に接続され、ソースを接地
線に接続されている。

【００３４】このように構成された第１実施形態におい
ては、電源が投入されていない場合には、ｐＭＯＳトラ
ンジスタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６
−ｎは、外部端子１を介して入力される静電気をＶＤＤ
電源線７に放電させる入力保護素子として機能し、ｎＭ
ＯＳトランジスタ８−１〜８−ｎ、９−１〜９−ｎ、１
０−１〜１０−ｎは、外部端子１を介して入力される静
電気を接地線に放電させる入力保護素子として機能す
る。

【００３５】これに対して、電源が投入されている場合
には、ｐＭＯＳトランジスタ４−１〜４−ｎ、５−１〜
５−ｎ、６−１〜６−ｎ及びｎＭＯＳトランジスタ８−
１〜８−ｎ、９−１〜９−ｎはＯＦＦ（非導通）状態、
ｎＭＯＳトランジスタ１０−１〜１０−ｎはＯＮ（導
通）状態となる。

【００３６】したがって、電源が投入されている場合に
は、ｎＭＯＳトランジスタ１０−１〜１０−ｎは、外部
端子１と接地線との間に接続された、抵抗値をオン抵抗
値とする終端抵抗として機能する。

【００３７】このように、本発明の第１実施形態によれ
ば、入力保護回路３を構成するｎＭＯＳトランジスタ１
０−１〜１０−ｎを終端抵抗として利用することができ
るので、入力モード時、伝送信号の反射を防止し、信号
伝送の高速化を図ることができると共に、チップサイズ
の増大化を招くことなく、プリント基板上の終端抵抗を
不要とし、プリント基板の小型化を図ることができる。

【００３８】なお、本発明の第１実施形態においては、
ｎＭＯＳトランジスタ１０−１〜１０−ｎを終端抵抗と
して利用するようにした場合について説明したが、更
に、ｎＭＯＳトランジスタ９−１〜９−ｎ又はｎＭＯＳ
トランジスタ８−１〜８−ｎ、９−１〜９−ｎを終端抵
抗として利用するようにしても良い。

【００３９】また、本発明の第１実施形態においては、
入力保護素子として、ｐＭＯＳトランジスタ４−１〜４
−ｎ、５−１〜５−ｎ、６−１〜６−ｎを設けるように
した場合について説明したが、これらｐＭＯＳトランジ
スタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６−ｎ
は設けないようにしても良い。

【００４０】第２実施形態・・図２ 図２は本発明の第２実施形態の要部を示す回路図であ
る。図２中、１１は外部信号線に接続される入力信号用
の外部端子、１２は外部端子１１を介して入力される入
力信号を内部回路に伝送する入力信号線、１３は電源非
投入時に外部端子１１を介して入力される静電気から内
部回路を保護するための入力保護回路である。

【００４１】また、入力保護回路１３において、１４−
１、１４−２、１４−ｎ、１５−１、１５−２、１５−
ｎ、１６−１、１６−２、１６−ｎはｐＭＯＳトランジ
スタであり、ｐＭＯＳトランジスタ１４−３、１４−
４、・・・１４−（ｎ−１）、１５−３、１５−４、・
・・１５−（ｎ−１）、１６−３、１６−４、・・・１
６−（ｎ−１）は、図示を省略している。

【００４２】ここに、ｐＭＯＳトランジスタ１４−１〜
１４−ｎ、１５−１〜１５−ｎは、ドレインを入力信号
線１２に接続され、ゲート及びソースを正の電源電圧Ｖ
ＤＤ（例えば、３.３［Ｖ］）を供給するＶＤＤ電源線
１７に接続されている。

【００４３】これに対して、ｐＭＯＳトランジスタ１６
−１〜１６−ｎは、ドレインを入力信号線１２に接続さ
れ、ゲートを接地線に接続され、ソースをＶＤＤ電源線
１７に接続されている。

【００４４】また、１８−１、１８−２、・・・１８−
ｎ、１９−１、１９−２、・・・１９−ｎ、２０−１、
２０−２、・・・２０−ｎはｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ１８−３、１８−４、・・・
１８−（ｎ−１）、１９−３、１９−４、・・・１９−
（ｎ−１）、２０−３、２０−４、・・・２０−（ｎ−
１）は、図示を省略している。

【００４５】これらｎＭＯＳトランジスタ１８−１〜１
８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎは、
ドレインを入力信号線１２に接続され、ゲート及びソー
スを接地線に接続されている。

【００４６】このように構成された第２実施形態におい
ては、電源が投入されていない場合には、ｐＭＯＳトラ
ンジスタ１４−１〜１４−ｎ、１５−１〜１５−ｎ、１
６−１〜１６−ｎは、外部端子１１を介して入力される
静電気をＶＤＤ電源線１７に放電させる入力保護素子と
して機能し、ｎＭＯＳトランジスタ１８−１〜１８−
ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎは、外部
端子１１を介して入力される静電気を接地線に放電させ
る入力保護素子として機能する。

【００４７】これに対して、電源が投入されている場合
には、ｐＭＯＳトランジスタ１４−１〜１４−ｎ、１５
−１〜１５−ｎ及びｎＭＯＳトランジスタ１８−１〜１
８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎはＯ
ＦＦ状態、ｐＭＯＳトランジスタ１６−１〜１６−ｎは
ＯＮ状態となる。

【００４８】したがって、電源が投入されている場合に
は、ｐＭＯＳトランジスタ１６−１〜１６−ｎは、外部
端子１１とＶＤＤ電源線１７との間に接続された、抵抗
値をオン抵抗値とする終端抵抗として機能する。

【００４９】このように、本発明の第２実施形態によれ
ば、入力保護回路１３を構成するｐＭＯＳトランジスタ
１６−１〜１６−ｎを終端抵抗として利用することがで
きるので、入力モード時、伝送信号の反射を防止し、信
号伝送の高速化を図ることができると共に、チップサイ
ズの増大化を招くことなく、プリント基板上の終端抵抗
を不要とし、プリント基板の小型化を図ることができ
る。

【００５０】なお、本発明の第２実施形態においては、
ｐＭＯＳトランジスタ１６−１〜１６−ｎを終端抵抗と
して利用するようにした場合について説明したが、更
に、ｐＭＯＳトランジスタ１５−１〜１５−ｎ又はｐＭ
ＯＳトランジスタ１４−１〜１４−ｎ、１５−１〜１５
−ｎを終端抵抗として利用するようにしても良い。

【００５１】また、本発明の第２実施形態においては、
入力保護素子として、ｎＭＯＳトランジスタ１８−１〜
１８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎを
設けるようにした場合について説明したが、これらｎＭ
ＯＳトランジスタ１８−１〜１８−ｎ、１９−１〜１９
−ｎ、２０−１〜２０−ｎは設けないようにしても良
い。

【００５２】第３実施形態・・図３ 図３は本発明の第３実施形態の要部を示す回路図であ
る。図３中、２１は外部信号線に接続される入力信号用
の外部端子、２２は外部端子２１を介して入力される入
力信号を内部回路に伝送する入力信号線、２３は電源非
投入時に外部端子２１を介して入力される静電気から内
部回路を保護するための入力保護回路である。

【００５３】また、入力保護回路２３において、２４−
１、２４−２、２４−ｎ、２５−１、２５−２、２５−
ｎ、２６−１、２６−２、２６−ｎはｐＭＯＳトランジ
スタであり、ｐＭＯＳトランジスタ２４−３、２４−
４、・・・２４−（ｎ−１）、２５−３、２５−４、・
・・２５−（ｎ−１）、２６−３、２６−４、・・・２
６−（ｎ−１）は、図示を省略している。

【００５４】ここに、ｐＭＯＳトランジスタ２４−１〜
２４−ｎ、２５−１〜２５−ｎは、ドレインを入力信号
線２２に接続され、ゲート及びソースを正の電源電圧Ｖ
ＤＤ（例えば、３.３［Ｖ］）を供給するＶＤＤ電源線
２７に接続されている。

【００５５】これに対して、ｐＭＯＳトランジスタ２６
−１〜２６−ｎは、ドレインを入力信号線２２に接続さ
れ、ゲートを接地線に接続され、ソースをＶＤＤ電源線
２７に接続されている。

【００５６】また、２８−１、２８−２、・・・２８−
ｎ、２９−１、２９−２、・・・２９−ｎ、３０−１、
３０−２、・・・３０−ｎはｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ２８−３、２８−４、・・・
２８−（ｎ−１）、２９−３、２９−４、・・・２９−
（ｎ−１）、３０−３、３０−４、・・・３０−（ｎ−
１）は、図示を省略している。

【００５７】ここに、ｎＭＯＳトランジスタ２８−１〜
２８−ｎ、２９−１〜２９−ｎは、ドレインを入力信号
線２２に接続され、ゲート及びソースを接地線に接続さ
れている。

【００５８】これに対して、ｎＭＯＳトランジスタ３０
−１〜３０−ｎは、ドレインを入力信号線２２に接続さ
れ、ゲートをＶＤＤ電源線２７に接続され、ソースを接
地線に接続されている。

【００５９】このように構成された第３実施形態におい
ては、電源が投入されていない場合には、ｐＭＯＳトラ
ンジスタ２４−１〜２４−ｎ、２５−１〜２５−ｎ、２
６−１〜２６−ｎは、外部端子２１を介して入力される
静電気をＶＤＤ電源線２７に放電させる入力保護素子と
して機能し、ｎＭＯＳトランジスタ２８−１〜２８−
ｎ、２９−１〜２９−ｎ、３０−１〜３０−ｎは、外部
端子２１を介して入力される静電気を接地線に放電させ
る入力保護素子として機能する。

【００６０】これに対して、電源が投入されている場合
には、ｐＭＯＳトランジスタ２４−１〜２４−ｎ、２５
−１〜２５−ｎ及びｎＭＯＳトランジスタ２８−１〜２
８−ｎ、２９−１〜２９−ｎはＯＦＦ状態、ｐＭＯＳト
ランジスタ２６−１〜２６−ｎ及びｎＭＯＳトランジス
タ３０−１〜３０−ｎはＯＮ状態となる。

【００６１】したがって、電源が投入されている場合に
は、ｐＭＯＳトランジスタ２６−１〜２６−ｎは、外部
端子２１とＶＤＤ電源線２７との間に接続された、抵抗
値をオン抵抗値とする終端抵抗として機能し、ｎＭＯＳ
トランジスタ３０−１〜３０−ｎは、外部端子２１と接
地線との間に接続された、抵抗値をオン抵抗値とする終
端抵抗として機能する。

【００６２】このように、本発明の第３実施形態によれ
ば、入力保護回路２３を構成するｐＭＯＳトランジスタ
２６−１〜２６−ｎ及びｎＭＯＳトランジスタ３０−１
〜３０−ｎを終端抵抗として利用することができるの
で、入力モード時、伝送信号の反射を防止し、信号伝送
の高速化を図ることができると共に、チップサイズの増
大化を招くことなく、プリント基板上の終端抵抗を不要
とし、プリント基板の小型化を図ることができる。

【００６３】なお、本発明の第３実施形態においては、
ｐＭＯＳトランジスタ２６−１〜２６−ｎ及びｎＭＯＳ
トランジスタ３０−１〜３０−ｎを終端抵抗として利用
するようにした場合について説明したが、更に、ｐＭＯ
Ｓトランジスタ２５−１〜２５−ｎ及びｎＭＯＳトラン
ジスタ２９−１〜２９−ｎ、あるいは、ｐＭＯＳトラン
ジスタ２４−１〜２４−ｎ、２５−１〜２５−ｎ及びｎ
ＭＯＳトランジスタ２８−１〜２８−ｎ、２９−１〜２
９−ｎを終端抵抗として利用するようにしても良い。

【００６４】また、入力モード時に、ｐＭＯＳトランジ
スタ２６−１〜２６−ｎが形成する電流パス及びｎＭＯ
Ｓトランジスタ３０−１〜３０−ｎが形成する電流パス
を選択により電気的に切断することができる電流パス切
断回路を備える場合には、ｐＭＯＳトランジスタ２６−
１〜２６−ｎが形成する電流パス及びｎＭＯＳトランジ
スタ３０−１〜３０−ｎを終端抵抗として機能させない
状態での試験を行うことができる。

【００６５】また、入力モード時に、ｐＭＯＳトランジ
スタ２６−１〜２６−ｎが形成する電流パス又はｎＭＯ
Ｓトランジスタ３０−１〜３０−ｎが形成する電流パス
のいずれかを選択により電気的に切断することができる
電流パス切断回路を備える場合には、選択により、ｐＭ
ＯＳトランジスタ２６−１〜２６−ｎ又はｎＭＯＳトラ
ンジスタ３０−１〜３０−ｎのいずれかのみを終端抵抗
として機能させることができる。

【００６６】第４実施形態・・図４ 図４は本発明の第４実施形態の要部を示す回路図であ
る。図４中、３３は外部信号線に接続される信号入出力
用の外部端子、３４は外部端子３３に出力信号を出力す
るオープンドレイン形の出力回路である。

【００６７】出力回路３４において、３５はオン抵抗値
を６７［Ω］とするｎＭＯＳトランジスタ、３６はオン
抵抗値を２００［Ω］とするｎＭＯＳトランジスタであ
り、これらｎＭＯＳトランジスタ３５、３６は、ドレイ
ンを外部端子３３に接続され、ソースを接地線に接続さ
れている。

【００６８】また、３７は内部回路から出力される出力
制御信号ＳＡ、ＳＢ、ＳＣに基づいてｎＭＯＳトランジ
スタ３５、３６のＯＮ、ＯＦＦを制御する出力制御回路
であり、３８は出力制御信号ＳＡ、ＳＢ、ＳＣをＮＯＲ
処理してｎＭＯＳトランジスタ３５のＯＮ、ＯＦＦを制
御するＮＯＲ回路である。

【００６９】また、３９は出力制御信号ＳＢを反転する
インバータ、４０はインバータ３９の出力と出力制御信
号ＳＡとをＯＲ処理するＯＲ回路、４１はＯＲ回路４０
の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｎＭＯ
Ｓトランジスタ３６のＯＮ、ＯＦＦを制御するＮＡＮＤ
回路である。

【００７０】表１は、出力制御信号ＳＡ、ＳＢ、ＳＣの
論理値とｎＭＯＳトランジスタ３５、３６のＯＮ、ＯＦ
Ｆ状態との関係の一部を示している。

【００７１】

【表１】

【００７２】即ち、出力制御信号ＳＡ＝“０”（低電
位）、ＳＢ＝“０”、ＳＣ＝“０”の場合には、ＮＯＲ
回路３８の出力＝“１”（高電位）、ｎＭＯＳトランジ
スタ３５＝ＯＮ、ＮＡＮＤ回路４１の出力＝“１”、ｎ
ＭＯＳトランジスタ３６＝ＯＮとなる。

【００７３】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“１”、ＳＣ＝“０”の場合には、ＮＯＲ回路３８の出
力＝“０”、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ＮＡ
ＮＤ回路４１の出力＝“１”、ｎＭＯＳトランジスタ３
６＝ＯＮとなる。

【００７４】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”の場合には、ＮＯＲ回路３８の出
力＝“０”、ｎＭＯＳトランジスタ３５＝ＯＦＦ、イン
バータ３９の出力＝“１”、ＯＲ回路４０の出力＝
“１”、ＮＡＮＤ回路４１の出力＝“０”、ｎＭＯＳト
ランジスタ３６＝ＯＦＦとなる。

【００７５】したがって、出力モード時、出力制御信号
ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”とする場合
には、ｎＭＯＳトランジスタ３５＝ＯＮ、ｎＭＯＳトラ
ンジスタ３６＝ＯＮとし、出力信号として“０”を出力
することができる。

【００７６】この場合、出力回路３４の出力インピーダ
ンスは、１／（１／ｎＭＯＳトランジスタ３５のオン抵
抗値＋１／ｎＭＯＳトランジスタ３６のオン抵抗値）＝
１／（１／６７＋１／２００）＝５０［Ω］となる。

【００７７】また、出力モード時、例えば、出力制御信
号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”とする場
合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭＯＳ
トランジスタ３６＝ＯＮとし、この場合にも、出力信号
として“０”を出力することができる。

【００７８】この場合、出力回路３４の出力インピーダ
ンスは、ｎＭＯＳトランジスタ３６のオン抵抗値＝２０
０［Ω］となる。

【００７９】また、出力モード時、例えば、出力制御信
号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”とする場
合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭＯＳ
トランジスタ３６＝ＯＦＦとし、出力信号として“１”
を出力することができる。

【００８０】これに対して、入力モード時、出力制御信
号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”に固定す
る場合には、ｎＭＯＳトランジスタ３５＝ＯＮ、ｎＭＯ
Ｓトランジスタ３６＝ＯＮに固定し、ｎＭＯＳトランジ
スタ３５、３６を外部端子３３と接地線との間に接続さ
れた終端抵抗として機能させることができる。

【００８１】この場合、終端抵抗値は、１／（１／ｎＭ
ＯＳトランジスタ３５のオン抵抗値＋１／ｎＭＯＳトラ
ンジスタ３６のオン抵抗値）＝１／（１／６７＋１／２
００）＝５０［Ω］となる。

【００８２】また、入力モード時、例えば、出力制御信
号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”に固定す
る場合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭ
ＯＳトランジスタ３６＝ＯＮに固定し、ｎＭＯＳトラン
ジスタ３６を外部端子３３と接地線との間に接続された
終端抵抗として機能させることができ、この場合、終端
抵抗値は、ｎＭＯＳトランジスタ３６のオン抵抗値＝２
００［Ω］となる。

【００８３】また、入力モード時、例えば、出力制御信
号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”に固定す
る場合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭ
ＯＳトランジスタ３６＝ＯＦＦに固定し、ｎＭＯＳトラ
ンジスタ３５、３６を終端抵抗として機能させないよう
にすることができる。

【００８４】このように、本発明の第４実施形態によれ
ば、出力回路３４を構成するｎＭＯＳトランジスタ３
５、３６を終端抵抗として利用することができるので、
入力モード時、伝送信号の反射を防止し、信号伝送の高
速化を図ることができると共に、チップサイズの増大化
を招くことなく、プリント基板上の終端抵抗を不要と
し、プリント基板の小型化を図ることができる。

【００８５】第５実施形態・・図５ 図５は本発明の第５実施形態の要部を示す回路図であ
る。図５中、４４は外部信号線に接続される信号入出力
用の外部端子、４５は外部端子４４に出力信号を出力す
るオープンドレイン形の出力回路である。

【００８６】出力回路４５において、４６はオン抵抗値
を６７［Ω］とするｎＭＯＳトランジスタ、４７はオン
抵抗値を２６７［Ω］とするｎＭＯＳトランジスタ、４
８はオン抵抗値を８００［Ω］とするｎＭＯＳトランジ
スタであり、これらｎＭＯＳトランジスタ４６、４７、
４８は、ドレインを外部端子４４に接続され、ソースを
接地線に接続されている。

【００８７】また、４９は内部回路から出力される出力
制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥに基づいてｎＭ
ＯＳトランジスタ４６、４７、４８のＯＮ、ＯＦＦを制
御する出力制御回路であり、５０は出力制御信号ＳＡ、
ＳＢ、ＳＣをＮＯＲ処理してｎＭＯＳトランジスタ４６
のＯＮ、ＯＦＦを制御するＮＯＲ回路である。

【００８８】また、５１は出力制御信号ＳＢを反転する
インバータ、５２はインバータ５１の出力と出力制御信
号ＳＡとをＯＲ処理するＯＲ回路である。

【００８９】また、５３は出力制御信号ＳＣ、ＳＤとＯ
Ｒ回路５２の出力とをＮＡＮＤ処理してｎＭＯＳトラン
ジスタ４７のＯＮ、ＯＦＦを制御するＮＡＮＤ回路、５
４は出力制御信号ＳＣ、ＳＥとＯＲ回路５２の出力とを
ＮＡＮＤ処理してｎＭＯＳトランジスタ４８のＯＮ、Ｏ
ＦＦを制御するＮＡＮＤ回路である。

【００９０】表２は、出力制御信号ＳＡ、ＳＢ、ＳＣ、
ＳＤ、ＳＥの論理値とｎＭＯＳトランジスタ４６、４
７、４８のＯＮ、ＯＦＦ状態との関係の一部を示してい
る。

【００９１】

【表２】

【００９２】即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の
場合には、ＮＯＲ回路５０の出力＝“１”、ｎＭＯＳト
ランジスタ４６＝ＯＮ、ＮＡＮＤ回路５３の出力＝
“１”、ｎＭＯＳトランジスタ４７＝ＯＮ、ＮＡＮＤ回
路５４の出力＝“１”、ｎＭＯＳトランジスタ４８＝Ｏ
Ｎとなる。

【００９３】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の
場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳト
ランジスタ４６＝ＯＦＦ、ＮＡＮＤ回路５３の出力＝
“１”、ｎＭＯＳトランジスタ４７＝ＯＮ、ＮＡＮＤ回
路５４の出力＝“１”、ｎＭＯＳトランジスタ４８＝Ｏ
Ｎとなる。

【００９４】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“１”の
場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳト
ランジスタ４６＝ＯＦＦ、ＮＡＮＤ回路５３の出力＝
“１”、ｎＭＯＳトランジスタ４７＝ＯＮ、インバータ
５１の出力＝“１”、ＯＲ回路５２の出力＝“１”、Ｎ
ＡＮＤ回路５４の出力＝“０”、ｎＭＯＳトランジスタ
４８＝ＯＦＦとなる。

【００９５】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“０”の
場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳト
ランジスタ４６＝ＯＦＦ、インバータ５１の出力＝
“１”、ＯＲ回路５２の出力＝“１”、ＮＡＮＤ回路５
３の出力＝“０”、ｎＭＯＳトランジスタ４７＝ＯＦ
Ｆ、ＮＡＮＤ回路５４の出力＝“１”、ｎＭＯＳトラン
ジスタ４８＝ＯＮとなる。

【００９６】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“１”の
場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳト
ランジスタ４６＝ＯＦＦ、インバータ５１の出力＝
“１”、ＯＲ回路５２の出力＝“１”、ＮＡＮＤ回路５
３の出力＝“０”、ｎＭＯＳトランジスタ４７＝ＯＦ
Ｆ、ＮＡＮＤ回路５４の出力＝“０”、ｎＭＯＳトラン
ジスタ４８＝ＯＦＦとなる。

【００９７】したがって、出力モード時、出力制御信号
ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝
“０”、ＳＥ＝“０”とする場合には、ｎＭＯＳトラン
ジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＮ、
ｎＭＯＳトランジスタ４８＝ＯＮとし、出力信号として
“０”を出力することができる。

【００９８】この場合、出力回路４５の出力インピーダ
ンスは、１／（１／ｎＭＯＳトランジスタ４６のオン抵
抗値＋１／ｎＭＯＳトランジスタ４７のオン抵抗値＋１
／ｎＭＯＳトランジスタ４８のオン抵抗値）＝１／（１
／６７＋１／２６７＋１／８００）＝５０［Ω］とな
る。

【００９９】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“０”とする場合には、ｎＭＯＳトランジスタ４
６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯ
Ｓトランジスタ４８＝ＯＮとし、この場合にも、出力信
号として“０”を出力することができる。

【０１００】この場合、出力回路４５の出力インピーダ
ンスは、１／（１／ｎＭＯＳトランジスタ４７のオン抵
抗値＋１／ｎＭＯＳトランジスタ４８のオン抵抗値）＝
１／（１／２６７＋１／８００）＝２００［Ω］とな
る。

【０１０１】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、
ＳＥ＝“１”とする場合には、ｎＭＯＳトランジスタ４
６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯ
Ｓトランジスタ４８＝ＯＦＦとし、この場合にも、出力
信号として“０”を出力することができる。

【０１０２】この場合、出力回路４５の出力インピーダ
ンスは、ｎＭＯＳトランジスタ４７のオン抵抗値＝２６
７［Ω］となる。

【０１０３】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、
ＳＥ＝“０”とする場合には、ｎＭＯＳトランジスタ４
６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ｎＭ
ＯＳトランジスタ４８＝ＯＮとし、この場合にも、出力
信号として“０”を出力することができる。

【０１０４】この場合、出力回路４５の出力インピーダ
ンスは、ｎＭＯＳトランジスタ４８のオン抵抗値＝８０
０［Ω］となる。

【０１０５】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、
ＳＥ＝“１”とする場合には、ｎＭＯＳトランジスタ４
６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ｎＭ
ＯＳトランジスタ４８＝ＯＦＦとし、出力信号として
“１”を出力することができる。

【０１０６】これに対して、入力モード時、出力制御信
号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝
“０”、ＳＥ＝“０”に固定する場合には、ｎＭＯＳト
ランジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝Ｏ
Ｎ、ｎＭＯＳトランジスタ４８＝ＯＮに固定し、ｎＭＯ
Ｓトランジスタ４６、４７、４８を外部端子４４と接地
線との間に接続された終端抵抗として機能させることが
できる。

【０１０７】この場合、終端抵抗値は、１／（１／ｎＭ
ＯＳトランジスタ４６のオン抵抗値＋１／ｎＭＯＳトラ
ンジスタ４７のオン抵抗値＋１／ｎＭＯＳトランジスタ
４８のオン抵抗値）＝１／（１／６７＋１／２６７＋１
／８００）＝５０［Ω］となる。

【０１０８】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“０”に固定する場合には、ｎＭＯＳトランジス
タ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎ
ＭＯＳトランジスタ４８＝ＯＮに固定し、ｎＭＯＳトラ
ンジスタ４７、４８を外部端子４４と接地線との間に接
続された終端抵抗として機能させることができる。

【０１０９】この場合、終端抵抗値は、１／（１／ｎＭ
ＯＳトランジスタ４７のオン抵抗値＋１／ｎＭＯＳトラ
ンジスタ４８のオン抵抗値）＝１／（１／２６７＋１／
８００）＝２００［Ω］となる。

【０１１０】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、
ＳＥ＝“１”に固定する場合には、ｎＭＯＳトランジス
タ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎ
ＭＯＳトランジスタ４８＝ＯＦＦに固定し、ｎＭＯＳト
ランジスタ４７を外部端子４４と接地線との間に接続さ
れた終端抵抗として機能させることができ、この場合、
終端抵抗値は、ｎＭＯＳトランジスタ４７のオン抵抗値
＝２６７［Ω］となる。

【０１１１】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、
ＳＥ＝“０”に固定する場合には、ｎＭＯＳトランジス
タ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、
ｎＭＯＳトランジスタ４８＝ＯＮに固定し、ｎＭＯＳト
ランジスタ４８を外部端子４４と接地線との間に接続さ
れた終端抵抗として機能させることができ、この場合、
終端抵抗値は、ｎＭＯＳトランジスタ４８のオン抵抗値
＝８００［Ω］となる。

【０１１２】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、
ＳＥ＝“１”に固定する場合には、ｎＭＯＳトランジス
タ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、
ｎＭＯＳトランジスタ４８＝ＯＦＦに固定し、ｎＭＯＳ
トランジスタ４６、４７、４８を終端抵抗として機能さ
せないようにすることができる。

【０１１３】このように、本発明の第５実施形態によれ
ば、出力回路４５を構成するｎＭＯＳトランジスタ４
６、４７、４８を終端抵抗として利用することができる
ので、入力モード時、伝送信号の反射を防止し、信号伝
送の高速化を図ることができると共に、チップサイズの
増大化を招くことなく、プリント基板上の終端抵抗を不
要とし、プリント基板の小型化を図ることができる。

【０１１４】第６実施形態・・図６ 図６は本発明の第６実施形態の要部を示す回路図であ
る。図６中、５７は外部信号線に接続される信号入出力
用の外部端子、５８は外部端子５７に出力信号を出力す
るオープンドレイン形の出力回路である。

【０１１５】出力回路５８において、５９はオン抵抗値
を６７［Ω］とするｐＭＯＳトランジスタ、６０はオン
抵抗値を２００［Ω］とするｐＭＯＳトランジスタであ
り、これらｐＭＯＳトランジスタ５９、６０は、ドレイ
ンを外部端子５７に接続され、ソースをＶＤＤ電源線６
１に接続されている。

【０１１６】また、６２は内部回路から出力される出力
制御信号ＳＡ、ＳＢ、ＳＣに基づいてｐＭＯＳトランジ
スタ５９、６０のＯＮ、ＯＦＦを制御する出力制御回路
である。

【０１１７】出力制御回路６２において、６３は出力制
御信号ＳＡを反転するインバータ、６４は出力制御信号
ＳＢを反転するインバータ、６５はインバータ６３、６
４の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｐＭ
ＯＳトランジスタ５９のＯＮ、ＯＦＦを制御するＮＡＮ
Ｄ回路である。

【０１１８】また、６６はインバータ６３の出力と出力
制御信号ＳＢとをＡＮＤ処理するＡＮＤ回路、６７はＡ
ＮＤ回路６６の出力と出力制御信号ＳＣとをＮＯＲ処理
してｐＭＯＳトランジスタ６０のＯＮ、ＯＦＦを制御す
るＮＯＲ回路である。

【０１１９】表３は、出力制御信号ＳＡ、ＳＢ、ＳＣの
論理値とｐＭＯＳトランジスタ５９、６０のＯＮ、ＯＦ
Ｆ状態との関係の一部を示している。

【０１２０】

【表３】

【０１２１】即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”の場合には、インバータ６３の出
力＝“１”、インバータ６４の出力＝“１”、ＮＡＮＤ
回路６５の出力＝“０”、ｐＭＯＳトランジスタ５９＝
ＯＮ、ＮＯＲ回路６７の出力＝“０”、ｐＭＯＳトラン
ジスタ６０＝ＯＮとなる。

【０１２２】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“１”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路６５の
出力＝“１”、ｐＭＯＳトランジスタ５９＝ＯＦＦ、イ
ンバータ６３の出力＝“１”、ＡＮＤ回路６６の出力＝
“１”、ＮＯＲ回路６７の出力＝“０”、ｐＭＯＳトラ
ンジスタ６０＝ＯＮとなる。

【０１２３】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路６５の
出力＝“１”、ｐＭＯＳトランジスタ５９＝ＯＦＦ、Ａ
ＮＤ回路６６の出力＝“０”、ＮＯＲ回路６７の出力＝
“１”、ｐＭＯＳトランジスタ６０＝ＯＦＦとなる。

【０１２４】したがって、出力モード時、出力制御信号
ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”とする場合
には、ｐＭＯＳトランジスタ５９＝ＯＮ、ｐＭＯＳトラ
ンジスタ６０＝ＯＮとし、出力信号として“１”を出力
することができる。

【０１２５】この場合、出力回路５８の出力インピーダ
ンスは、１／（１／ｐＭＯＳトランジスタ５９のオン抵
抗値＋１／ｐＭＯＳトランジスタ６０のオン抵抗値）＝
１／（１／６７＋１／２００）＝５０［Ω］となる。

【０１２６】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”とする場合には、
ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトランジ
スタ６０＝ＯＮとし、この場合にも、出力信号として
“１”を出力することができる。

【０１２７】この場合、出力回路５８の出力インピーダ
ンスは、ｐＭＯＳトランジスタ６０のオン抵抗値＝２０
０［Ω］となる。

【０１２８】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”とする場合には、
ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトランジ
スタ６０＝ＯＦＦとし、出力信号として“０”を出力す
ることができる。

【０１２９】これに対して、入力モード時、出力制御信
号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”に固定す
る場合には、ｐＭＯＳトランジスタ５９＝ＯＮ、ｐＭＯ
Ｓトランジスタ６０＝ＯＮに固定し、ｐＭＯＳトランジ
スタ５９、６０を外部端子５７とＶＤＤ電源線６１との
間に接続された終端抵抗として機能させることができ
る。

【０１３０】この場合、終端抵抗値は、１／（１／ｐＭ
ＯＳトランジスタ５９のオン抵抗値＋１／ｐＭＯＳトラ
ンジスタ６０のオン抵抗値）＝１／（１／６７＋１／２
００）＝５０［Ω］となる。

【０１３１】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”に固定する場合に
は、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ６０＝ＯＮに固定し、ｐＭＯＳトランジスタ６
０を外部端子５７とＶＤＤ電源線６１との間に接続され
た終端抵抗として機能させることができ、この場合、終
端抵抗値は、ｐＭＯＳトランジスタ５９のオン抵抗値＝
２００［Ω］となる。

【０１３２】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”に固定する場合に
は、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ６０＝ＯＦＦに固定し、ｐＭＯＳトランジスタ
５９、６０を終端抵抗として機能させないようにするこ
とができる。

【０１３３】このように、本発明の第６実施形態によれ
ば、出力回路５８を構成するｐＭＯＳトランジスタ５
９、６０を終端抵抗として利用することができるので、
入力モード時、伝送信号の反射を防止し、信号伝送の高
速化を図ることができると共に、チップサイズの増大化
を招くことなく、プリント基板上の終端抵抗を不要と
し、プリント基板の小型化を図ることができる。

【０１３４】第７実施形態・・図７ 図７は本発明の第７実施形態の要部を示す回路図であ
る。図７中、７０は外部信号線に接続される信号入出力
用の外部端子、７１は外部端子７０に出力信号を出力す
るオープンドレイン形の出力回路である。

【０１３５】出力回路７１において、７２はオン抵抗値
を６７［Ω］とするｐＭＯＳトランジスタ、７３はオン
抵抗値を２６７［Ω］とするｐＭＯＳトランジスタ、７
４はオン抵抗値を８００［Ω］とするｐＭＯＳトランジ
スタであり、これらｐＭＯＳトランジスタ７２、７３、
７４は、ドレインを外部端子７０に接続され、ソースを
ＶＤＤ電源線７５に接続されている。

【０１３６】また、７６は内部回路から出力される出力
制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥに基づいてｐＭ
ＯＳトランジスタ７２、７３、７４のＯＮ、ＯＦＦを制
御する出力制御回路である。

【０１３７】出力制御回路７６において、７７は出力制
御信号ＳＡを反転するインバータ、７８は出力制御信号
ＳＢを反転するインバータ、７９はインバータ７７、７
８の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｐＭ
ＯＳトランジスタ７２のＯＮ、ＯＦＦを制御するＮＡＮ
Ｄ回路である。

【０１３８】また、８０はインバータ７７の出力と出力
制御信号ＳＢとをＡＮＤ処理するＡＮＤ回路、８１は出
力制御信号ＳＣ、ＳＤとＡＮＤ回路８０の出力とをＮＯ
Ｒ処理してｐＭＯＳトランジスタ７３のＯＮ、ＯＦＦを
制御するＮＯＲ回路、８２は出力制御信号ＳＣ、ＳＥと
ＡＮＤ回路８０の出力とをＮＯＲ処理してｐＭＯＳトラ
ンジスタ７４のＯＮ、ＯＦＦを制御するＮＯＲ回路であ
る。

【０１３９】表４は、出力制御信号ＳＡ、ＳＢ、ＳＣ、
ＳＤ、ＳＥの論理値とｐＭＯＳトランジスタ７２、７
３、７４のＯＮ、ＯＦＦ状態との関係の一部を示してい
る。

【０１４０】

【表４】

【０１４１】即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“０”の
場合には、インバータ７７の出力＝“１”、インバータ
７８の出力＝“１”、ＮＡＮＤ回路７９の出力＝
“０”、ｐＭＯＳトランジスタ７２＝ＯＮ、ＮＯＲ回路
８１の出力＝“０”、ｐＭＯＳトランジスタ７３＝Ｏ
Ｎ、ＮＯＲ回路８２の出力＝“０”、ｐＭＯＳトランジ
スタ７４＝ＯＮとなる。

【０１４２】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の
場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳ
トランジスタ７２＝ＯＦＦ、インバータ７７の出力＝
“１”、ＡＮＤ回路８０の出力＝“１”、ＮＯＲ回路８
１の出力＝“０”、ｐＭＯＳトランジスタ７３＝ＯＮ、
ＮＯＲ回路８２の出力＝“０”、ｐＭＯＳトランジスタ
７４＝ＯＮとなる。

【０１４３】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“０”、ＳＤ＝“１”、ＳＥ＝“０”の
場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳ
トランジスタ７２＝ＯＦＦ、ＮＯＲ回路８１の出力＝
“０”、ｐＭＯＳトランジスタ７３＝ＯＮ、ＡＮＤ回路
８０の出力＝“０”、ＮＯＲ回路８２の出力＝“１”、
ｐＭＯＳトランジスタ７４＝ＯＦＦとなる。

【０１４４】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“１”の
場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳ
トランジスタ７２＝ＯＦＦ、ＡＮＤ回路８０の出力＝
“０”、ＮＯＲ回路８１の出力＝“１”、ｐＭＯＳトラ
ンジスタ７３＝ＯＦＦ、ＮＯＲ回路８２の出力＝
“０”、ｐＭＯＳトランジスタ７４＝ＯＮとなる。

【０１４５】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の
場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳ
トランジスタ７２＝ＯＦＦ、ＡＮＤ回路８０の出力＝
“０”、ＮＯＲ回路８１の出力＝“１”、ｐＭＯＳトラ
ンジスタ７３＝ＯＦＦ、ＮＯＲ回路８２の出力＝
“１”、ｐＭＯＳトランジスタ７４＝ＯＦＦとなる。

【０１４６】したがって、出力モード時、出力制御信号
ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝
“０”、ＳＥ＝“０”とする場合には、ｐＭＯＳトラン
ジスタ７２＝ＯＮ、ｐＭＯＳトランジスタ７３＝ＯＮ、
ｐＭＯＳトランジスタ７４＝ＯＮとし、出力信号として
“１”を出力することができる。

【０１４７】この場合、出力回路７１の出力インピーダ
ンスは、１／（１／ｐＭＯＳトランジスタ７２のオン抵
抗値＋１／ｐＭＯＳトランジスタ７３のオン抵抗値＋１
／ｐＭＯＳトランジスタ７４のオン抵抗値）＝１／（１
／６７＋１／２６７＋１／８００）＝５０［Ω］とな
る。

【０１４８】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７
２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯ
Ｓトランジスタ７４＝ＯＮとし、この場合にも、出力信
号として“１”を出力することができる。

【０１４９】この場合、出力回路７１の出力インピーダ
ンスは、１／（１／ｐＭＯＳトランジスタ７３のオン抵
抗値＋１／ｐＭＯＳトランジスタ７４のオン抵抗値）＝
１／（１／２６７＋１／８００）＝２００［Ω］とな
る。

【０１５０】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“１”、
ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７
２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯ
Ｓトランジスタ７４＝ＯＦＦとし、この場合にも、出力
信号として“１”を出力することができる。

【０１５１】この場合、出力回路７１の出力インピーダ
ンスは、ｐＭＯＳトランジスタ７３のオン抵抗値＝２６
７［Ω］となる。

【０１５２】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“１”とする場合には、ｐＭＯＳトランジスタ７
２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｐＭ
ＯＳトランジスタ７４＝ＯＮとし、この場合にも、出力
信号として“１”を出力することができる。

【０１５３】この場合、出力回路７１の出力インピーダ
ンスは、ｐＭＯＳトランジスタ７４のオン抵抗値＝８０
０［Ω］となる。

【０１５４】また、出力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７
２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｐＭ
ＯＳトランジスタ７４＝ＯＦＦとし、出力信号として
“０”を出力することができる。

【０１５５】これに対して、入力モード時、出力制御信
号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝
“０”、ＳＥ＝“０”に固定する場合には、ｐＭＯＳト
ランジスタ７２＝ＯＮ、ｐＭＯＳトランジスタ７３＝Ｏ
Ｎ、ｐＭＯＳトランジスタ７４＝ＯＮに固定し、ｐＭＯ
Ｓトランジスタ７２、７３、７４を外部端子７０とＶＤ
Ｄ電源線７５との間に接続された終端抵抗として機能さ
せることができる。

【０１５６】この場合、終端抵抗値は、１／（１／ｐＭ
ＯＳトランジスタ７２のオン抵抗値＋１／ｐＭＯＳトラ
ンジスタ７３のオン抵抗値＋１／ｐＭＯＳトランジスタ
７４のオン抵抗値）＝１／（１／６７＋１／２６７＋１
／８００）＝５０［Ω］となる。

【０１５７】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジス
タ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐ
ＭＯＳトランジスタ７４＝ＯＮに固定し、ｐＭＯＳトラ
ンジスタ７３、７４を外部端子７０とＶＤＤ電源線７５
との間に接続された終端抵抗として機能させることがで
きる。

【０１５８】この場合、終端抵抗値は、１／（１／ｐＭ
ＯＳトランジスタ７３のオン抵抗値＋１／ｐＭＯＳトラ
ンジスタ７４のオン抵抗値）＝１／（１／２６７＋１／
８００）＝２００［Ω］となる。

【０１５９】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“１”、
ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジス
タ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐ
ＭＯＳトランジスタ７４＝ＯＦＦに固定し、ｐＭＯＳト
ランジスタ７３を外部端子７０とＶＤＤ電源線７５との
間に接続された終端抵抗として機能させることができ、
この場合、終端抵抗値は、ｐＭＯＳトランジスタ７３の
オン抵抗値＝２６７［Ω］となる。

【０１６０】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“１”に固定する場合には、ｐＭＯＳトランジス
タ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、
ｐＭＯＳトランジスタ７４＝ＯＮに固定し、ｐＭＯＳト
ランジスタ７４を外部端子７０とＶＤＤ電源線７５との
間に接続された終端抵抗として機能させることができ、
この場合、終端抵抗値は、ｐＭＯＳトランジスタ７４の
オン抵抗値＝８００［Ω］となる。

【０１６１】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、
ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジス
タ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、
ｐＭＯＳトランジスタ７４＝ＯＦＦに固定し、ｐＭＯＳ
トランジスタ７２、７３、７４を終端抵抗として機能さ
せないようにすることができる。

【０１６２】このように、本発明の第７実施形態によれ
ば、出力回路７１を構成するｐＭＯＳトランジスタ７
２、７３、７４を終端抵抗として利用することができる
ので、入力モード時、伝送信号の反射を防止し、信号伝
送の高速化を図ることができると共に、チップサイズの
増大化を招くことなく、プリント基板上の終端抵抗を不
要とし、プリント基板の小型化を図ることができる。

【０１６３】第８実施形態・・図８ 図８は本発明の第８実施形態の要部を示す回路図であ
る。図８中、８５は外部信号線に接続される信号入出力
用の外部端子、８６は外部端子８５に出力信号を出力す
るプッシュプル形の出力回路である。

【０１６４】出力回路８６において、８７はオン抵抗値
を６７［Ω］とするｐＭＯＳトランジスタ、８８はオン
抵抗値を６７［Ω］とするｎＭＯＳトランジスタ、８９
はオン抵抗値を２００［Ω］とするｐＭＯＳトランジス
タ、９０はオン抵抗値を２００［Ω］とするｎＭＯＳト
ランジスタである。

【０１６５】ここに、ｐＭＯＳトランジスタ８７、８９
は、ドレインを外部端子８５に接続され、ソースをＶＤ
Ｄ電源線９１に接続されており、ｎＭＯＳトランジスタ
８８、９０は、ドレインを外部端子８５に接続され、ソ
ースを接地線に接続されている。

【０１６６】また、９２は内部回路から出力される出力
制御信号ＳＡ、ＳＢ、ＳＣに基づいてｐＭＯＳトランジ
スタ８７、８９及びｎＭＯＳトランジスタ８８、９０の
ＯＮ、ＯＦＦを制御する出力制御回路である。

【０１６７】出力制御回路９２において、９３は出力制
御信号ＳＡを反転するインバータ、９４は出力制御信号
ＳＢを反転するインバータ、９５はインバータ９３、９
４の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｐＭ
ＯＳトランジスタ８７のＯＮ、ＯＦＦを制御するＮＡＮ
Ｄ回路である。

【０１６８】また、９６は出力制御信号ＳＡ、ＳＢ、Ｓ
ＣをＮＯＲ処理してｎＭＯＳトランジスタ８８のＯＮ、
ＯＦＦを制御するＮＯＲ回路である。

【０１６９】また、９７はインバータ９３の出力と出力
制御信号ＳＢとをＡＮＤ処理するＡＮＤ回路、９８はＡ
ＮＤ回路９７の出力と出力制御信号ＳＣとをＮＯＲ処理
してｐＭＯＳトランジスタ８９のＯＮ、ＯＦＦを制御す
るＮＯＲ回路である。

【０１７０】また、９９はインバータ９４の出力と出力
制御信号ＳＡとをＯＲ処理するＯＲ回路、１００はＯＲ
回路９９の出力と出力制御信号ＳＣとをＮＡＮＤ処理し
てｎＭＯＳトランジスタ９０のＯＮ、ＯＦＦを制御する
ＮＡＮＤ回路である。

【０１７１】表５は、出力制御信号ＳＡ、ＳＢ、ＳＣの
論理値とｐＭＯＳトランジスタ８７、８９及びｎＭＯＳ
トランジスタ８８、９０のＯＮ、ＯＦＦ状態との関係の
一部を示している。

【０１７２】

【表５】

【０１７３】即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路９５の
出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、Ｎ
ＯＲ回路９６の出力＝“１”、ｎＭＯＳトランジスタ８
８＝ＯＮとなる。

【０１７４】また、ＡＮＤ回路９７の出力＝“０”、Ｎ
ＯＲ回路９８の出力＝“１”、ｐＭＯＳトランジスタ８
９＝ＯＦＦ、ＮＡＮＤ回路１００の出力＝“１”、ｎＭ
ＯＳトランジスタ９０＝ＯＮとなる。

【０１７５】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“０”、ＳＣ＝“１”の場合には、インバータ９３の出
力＝“１”、インバータ９４の出力＝“１”、ＮＡＮＤ
回路９５の出力＝“０”、ｐＭＯＳトランジスタ８７＝
ＯＮ、ＮＯＲ回路９６の出力＝“０”、ｎＭＯＳトラン
ジスタ８８＝ＯＦＦとなる。

【０１７６】また、ＡＮＤ回路９７の出力＝“０”、Ｎ
ＯＲ回路９８の出力＝“０”、ｐＭＯＳトランジスタ８
９＝ＯＮ、ＯＲ回路９９の出力＝“１”、ＮＡＮＤ回路
１００の出力＝“０”、ｎＭＯＳトランジスタ９０＝Ｏ
ＦＦとなる。

【０１７７】また、出力制御信号ＳＡ＝“０”、ＳＢ＝
“１”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路９５の
出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、Ｎ
ＯＲ回路９６の出力＝“０”、ｎＭＯＳトランジスタ８
８＝ＯＦＦとなる。

【０１７８】また、インバータ９３の出力＝“１”、Ａ
ＮＤ回路９７の出力＝“１”、ＮＯＲ回路９８の出力＝
“０”、ｐＭＯＳトランジスタ８９＝ＯＮ、インバータ
９４の出力＝“０”、ＯＲ回路９９の出力＝“０”、Ｎ
ＡＮＤ回路１００の出力＝“１”、ｎＭＯＳトランジス
タ９０＝ＯＮとなる。

【０１７９】また、出力制御信号ＳＡ＝“１”、ＳＢ＝
“０”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路９５の
出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、Ｎ
ＯＲ回路９６の出力＝“０”、ｎＭＯＳトランジスタ８
８＝ＯＦＦとなる。

【０１８０】また、ＡＮＤ回路９７の出力＝“０”、Ｎ
ＯＲ回路９８の出力＝“１”、ｐＭＯＳトランジスタ８
９＝ＯＦＦ、ＮＡＮＤ回路１００の出力＝“１”、ｎＭ
ＯＳトランジスタ９０＝ＯＮとなる。

【０１８１】また、出力制御信号ＳＡ＝“１”、ＳＢ＝
“０”、ＳＣ＝“１”の場合には、インバータ９３の出
力＝“０”、ＮＡＮＤ回路９５の出力＝“１”、ｐＭＯ
Ｓトランジスタ８７＝ＯＦＦ、ＮＯＲ回路９６の出力＝
“０”、ｎＭＯＳトランジスタ８８＝ＯＦＦとなる。

【０１８２】また、ＮＯＲ回路９８の出力＝“０”、ｐ
ＭＯＳトランジスタ８９＝ＯＮ、ＯＲ回路９９の出力＝
“１”、ＮＡＮＤ回路１００の出力＝“０”、ｎＭＯＳ
トランジスタ９０＝ＯＦＦとなる。

【０１８３】したがって、出力モード時、出力制御信号
ＳＡ＝“０”、ＳＢ＝“０”に固定し、出力制御信号Ｓ
Ｃを遷移させる場合には、出力回路８６をｐＭＯＳトラ
ンジスタ８７、８９及びｎＭＯＳトランジスタ８８、９
０からなるプッシュプル形の出力回路として機能させる
ことができる。

【０１８４】この場合において、出力制御信号ＳＣ＝
“０”とする場合には、ｐＭＯＳトランジスタ８７＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ｎＭＯＳト
ランジスタ８８＝ＯＮ、ｎＭＯＳトランジスタ９０＝Ｏ
Ｎとし、出力信号として“０”を出力することができ
る。

【０１８５】これに対して、出力制御信号ＳＣ＝“１”
とする場合には、ｐＭＯＳトランジスタ８７＝ＯＮ、ｐ
ＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ
８８＝ＯＦＦ、ｎＭＯＳトランジスタ９０＝ＯＦＦと
し、出力信号として“１”を出力することができる。

【０１８６】この場合、出力回路８６の出力インピーダ
ンスは、１／（１／ｐＭＯＳトランジスタ８７のオン抵
抗値＋１／ｐＭＯＳトランジスタ８９のオン抵抗値）＝
１／（１／ｎＭＯＳトランジスタ８８のオン抵抗値＋１
／ｎＭＯＳトランジスタ９０のオン抵抗値）＝１／（１
／６７＋１／２００）＝５０［Ω］となる。

【０１８７】また、出力モード時、出力制御信号ＳＡ＝
“１”、ＳＢ＝“０”に固定し、出力制御信号ＳＣを遷
移させる場合には、出力回路８６をｐＭＯＳトランジス
タ８９及びｎＭＯＳトランジスタ９０からなるプッシュ
プル出力回路として機能させることができる。

【０１８８】この場合において、出力制御信号ＳＣ＝
“０”とする場合には、ｐＭＯＳトランジスタ８９＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ９０＝ＯＮとし、出力信号
として“１”を出力することができる。

【０１８９】これに対して、出力制御信号ＳＣ＝“１”
とする場合には、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎ
ＭＯＳトランジスタ９０＝ＯＦＦとし、出力信号として
“１”を出力することができる。

【０１９０】この場合、出力回路８６の出力インピーダ
ンスは、ｐＭＯＳトランジスタ８９のオン抵抗値＝ｎＭ
ＯＳトランジスタ９０のオン抵抗値＝２００［Ω］とな
る。

【０１９１】また、入力モード時、出力制御信号ＳＡ＝
“０”、ＳＢ＝“１”、ＳＣ＝“０”に固定する場合に
は、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ８８＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ９０＝ＯＮに固定することが
できる。

【０１９２】したがって、ｐＭＯＳトランジスタ８９を
外部端子８５とＶＤＤ電源線９１との間に接続された終
端抵抗、ｎＭＯＳトランジスタ９０を外部端子８５と接
地線との間に接続された終端抵抗として機能させること
ができる。

【０１９３】この場合、終端抵抗値は、１／（１／ｐＭ
ＯＳトランジスタ８９のオン抵抗値＋１／ｎＭＯＳトラ
ンジスタ９０のオン抵抗値）＝１／（１／２００＋１／
２００）＝１００［Ω］となる。

【０１９４】また、入力モード時、出力制御信号ＳＡ＝
“１”、ＳＢ＝“０”、ＳＣ＝“０”に固定する場合に
は、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ８８＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ９０＝ＯＮに固定すること
ができる。

【０１９５】したがって、ｎＭＯＳトランジスタ９０を
外部端子８５と接地線との間に接続された終端抵抗とし
て機能させることができ、この場合、終端抵抗値は、ｎ
ＭＯＳトランジスタ９０のオン抵抗値＝２００［Ω］と
なる。

【０１９６】また、入力モード時、出力制御信号ＳＡ＝
“１”、ＳＢ＝“０”、ＳＣ＝“１”に固定する場合に
は、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ８８＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ９０＝ＯＦＦに固定すること
ができる。

【０１９７】したがって、ｐＭＯＳトランジスタ８９を
外部端子８５と接地線との間に接続された終端抵抗とし
て機能させることができ、この場合、終端抵抗値は、ｐ
ＭＯＳトランジスタ８９のオン抵抗値＝２００［Ω］と
なる。

【０１９８】このように、本発明の第８実施形態によれ
ば、出力回路８６を構成するｐＭＯＳトランジスタ８９
及びｎＭＯＳトランジスタ９０を終端抵抗として利用す
ることができるので、入力モード時、伝送信号の反射を
防止し、信号伝送の高速化を図ることができると共に、
チップサイズの増大化を招くことなく、プリント基板上
の終端抵抗を不要とし、プリント基板の小型化を図るこ
とができる。

【０１９９】なお、図９は信号伝送回路のシミュレーシ
ョンモデルを示す回路図であり、図９中、１０３は信号
源、１０４はＺ０／ｋ［Ω］の出力インピーダンス、１
０５は送信端、１０６は特性インピーダンスをＺ０
［Ω］とする外部信号線、１０７は受信端、１０８は抵
抗値をＺ０×ｋ［Ω］とする終端抵抗である。

【０２００】即ち、ｋは、抵抗比であり、外部信号線１
０６の特性インピーダンスの値／出力インピーダンス１
０４の値＝終端抵抗１０８の抵抗値／外部信号線１０６
の特性インピーダンスの値である。

【０２０１】また、図１０は、図９に示すシミュレーシ
ョンモデルにおける抵抗比ｋと電圧利得及びＳＮ比との
関係を示す図であり、曲線１０９は電圧利得、曲線１１
０はＳＮ比を示している。

【０２０２】図１０から明らかなように、抵抗比ｋを
１.６〜２.０とする場合、即ち、出力インピーダンス１
０４を外部信号線１０６の特性インピーダンスの１／
１.６〜１／２.０倍とし、終端抵抗１０８の抵抗値を外
部信号線１０６の特性インピーダンスの１.６〜２.０倍
とする場合には、電圧利得を−３dＢ以上とし、ＳＮ比
を２０dＢ以上とする良好な伝送条件を得ることができ
る。

【０２０３】したがって、本発明の第８実施形態におい
ても、出力モード時には、例えば、出力回路８６をｐＭ
ＯＳトランジスタ８７、８９及びｎＭＯＳトランジスタ
８８、９０からなるプッシュプル形の出力回路として動
作させ、入力モード時には、例えば、ｐＭＯＳトランジ
スタ８９又はｎＭＯＳトランジスタ９０を終端抵抗とし
て機能させる場合、出力回路８６の出力インピーダンス
の値が外部信号線の特性インピーダンスの１／１.６〜
１／２.０倍となり、終端抵抗値が外部信号線の特性イ
ンピーダンスの１.６〜２.０倍となるように、ｐＭＯＳ
トランジスタ８７、８９及びｎＭＯＳトランジスタ８
８、９０のサイズを決定する場合には、電圧利得を−３
dＢ以上とし、ＳＮ比を２０dＢ以上とする良好な伝送条
件を得ることができる。

【０２０４】

【発明の効果】以上のように、本発明中、第１の発明
（請求項１記載の半導体集積回路装置）によれば、入力
保護回路を構成するｎチャネル絶縁ゲート型電界効果ト
ランジスタを終端抵抗として利用することができるの
で、入力モード時、伝送信号の反射を防止し、信号伝送
の高速化を図ることができると共に、チップサイズの増
大化を招くことなく、プリント基板上の終端抵抗を不要
とし、プリント基板の小型化を図ることができる。

【０２０５】本発明中、第２の発明（請求項２記載の半
導体集積回路装置）によれば、入力保護回路を構成する
ｐチャネル絶縁ゲート型電界効果トランジスタを終端抵
抗として利用することができるので、入力モード時、伝
送信号の反射を防止し、信号伝送の高速化を図ることが
できると共に、チップサイズの増大化を招くことなく、
プリント基板上の終端抵抗を不要とし、プリント基板の
小型化を図ることができる。

【０２０６】本発明中、第３の発明（請求項３記載の半
導体集積回路装置）によれば、入力保護回路を構成する
ｎチャネル絶縁ゲート型電界効果トランジスタ及びｐチ
ャネル絶縁ゲート型電界効果トランジスタを終端抵抗と
して利用することができるので、入力モード時、伝送信
号の反射を防止し、信号伝送の高速化を図ることができ
ると共に、チップサイズの増大化を招くことなく、プリ
ント基板上の終端抵抗を不要とし、プリント基板の小型
化を図ることができる。

【０２０７】本発明中、第４の発明（請求項４記載の半
導体集積回路装置）によれば、第３の発明と同様の効果
を得ることができると共に、入力回路を構成するｎチャ
ネル絶縁ゲート型電界効果トランジスタ及びｐチャネル
絶縁ゲート型電界効果トランジスタを終端抵抗としない
状態での試験を行うことができる。

【０２０８】本発明中、第５の発明（請求項５記載の半
導体集積回路装置）によれば、第３の発明と同様の効果
を得ることができると共に、選択により、入力回路を構
成するｎチャネル絶縁ゲート形電界効果トランジスタか
らなる終端抵抗又は入力回路を構成するｐチャネル絶縁
ゲート形電界効果トランジスタのいずれかのみを終端抵
抗として利用することもできる。

【０２０９】本発明中、第６の発明（請求項６記載の半
導体集積回路装置）によれば、オープンドレイン形の出
力回路を構成するｎチャネル絶縁ゲート型電界効果トラ
ンジスタを終端抵抗として利用することができるので、
入力モード時、伝送信号の反射を防止し、信号伝送の高
速化を図ることができると共に、チップサイズの増大化
を招くことなく、プリント基板上の終端抵抗を不要と
し、プリント基板の小型化を図ることができる。

【０２１０】本発明中、第７の発明（請求項７記載の半
導体集積回路装置）によれば、オープンドレイン形の出
力回路を構成するｐチャネル絶縁ゲート型電界効果トラ
ンジスタを終端抵抗として利用することができるので、
入力モード時、伝送信号の反射を防止し、信号伝送の高
速化を図ることができると共に、チップサイズの増大化
を招くことなく、プリント基板上の終端抵抗を不要と
し、プリント基板の小型化を図ることができる。

【０２１１】本発明中、第８の発明（請求項８記載の半
導体集積回路装置）によれば、プッシュプル形の出力回
路を構成するｎチャネル絶縁ゲート型電界効果トランジ
スタ及びｐチャネル絶縁ゲート型電界効果トランジスタ
を終端抵抗として利用することができるので、入力モー
ド時、伝送信号の反射を防止し、信号伝送の高速化を図
ることができると共に、チップサイズの増大化を招くこ
となく、プリント基板上の終端抵抗を不要とし、プリン
ト基板の小型化を図ることができる。

【０２１２】本発明中、第９の発明（請求項９記載の半
導体集積回路装置）によれば、第８の発明と同様の効果
を得ることができると共に、選択により、出力回路を構
成する一又は複数のｎチャネル絶縁ゲート型電界効果ト
ランジスタの一又は複数あるいは出力回路を構成する一
又は複数のｐチャネル絶縁ゲート型電界効果トランジス
タの一又は複数のいずれかのみを終端抵抗として機能さ
せることができる。

【０２１３】本発明中、第１０の発明（請求項１０記載
の半導体集積回路装置）によれば、第８の発明と同様の
効果を得ることができると共に、電圧利得及びＳＮ比の
良好な信号伝送を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の要部を示す回路図であ
る。

【図２】本発明の第２実施形態の要部を示す回路図であ
る。

【図３】本発明の第３実施形態の要部を示す回路図であ
る。

【図４】本発明の第４実施形態の要部を示す回路図であ
る。

【図５】本発明の第５実施形態の要部を示す回路図であ
る。

【図６】本発明の第６実施形態の要部を示す回路図であ
る。

【図７】本発明の第７実施形態の要部を示す回路図であ
る。

【図８】本発明の第８実施形態の要部を示す回路図であ
る。

【図９】信号伝送回路のシミュレーションモデルを示す
回路図である。

【図１０】図９に示すシミュレーションモデルにおける
抵抗比ｋと電圧利得及びＳＮ比との関係を示す図であ
る。

【符号の説明】

ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥ 出力制御信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０３Ｋ 19/003 (72)発明者 前田 良徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 多久島 純之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】ドレインを外部端子に接続し、ソースを接
   地線に接続し、ゲートを正の電源電圧を供給する電源線
   に接続しているｎチャネル絶縁ゲート形電界効果トラン
   ジスタを有する入力保護回路を備えていることを特徴と
   する半導体集積回路装置。
2. 【請求項２】ドレインを外部端子に接続し、ソースを正
   の電源電圧を供給する電源線に接続し、ゲートを接地線
   に接続しているｐチャネル絶縁ゲート形電界効果トラン
   ジスタを有する入力保護回路を備えていることを特徴と
   する半導体集積回路装置。
3. 【請求項３】ドレインを外部端子に接続し、ソースを接
   地線に接続し、ゲートを正の電源電圧を供給する電源線
   に接続しているｎチャネル絶縁ゲート形電界効果トラン
   ジスタと、ドレインを前記外部端子に接続し、ソースを
   前記電源線に接続し、ゲートを前記接地線に接続してい
   るｐチャネル絶縁ゲート形電界効果トランジスタとを有
   する入力保護回路を備えていることを特徴とする半導体
   集積回路装置。
4. 【請求項４】前記ｎチャネル絶縁ゲート形電界効果トラ
   ンジスタが形成する電流パス及び前記ｐチャネル絶縁ゲ
   ート形電界効果トランジスタが形成する電流パスを選択
   により電気的に切断することができる電流パス切断回路
   を備えていることを特徴とする請求項３記載の半導体集
   積回路装置。
5. 【請求項５】前記ｎチャネル絶縁ゲート形電界効果トラ
   ンジスタが形成する電流パス又は前記ｐチャネル絶縁ゲ
   ート形電界効果トランジスタが形成する電流パスのいず
   れかを選択により電気的に切断することができる電流パ
   ス切断回路を備えていることを特徴とする請求項３記載
   の半導体集積回路装置。
6. 【請求項６】ドレインを信号入出力用の外部端子に接続
   し、ソースを接地線に接続している一又は複数のｎチャ
   ネル絶縁ゲート型電界効果トランジスタからなるオープ
   ンドレイン形の出力回路と、 入力モード時、前記一又は複数のｎチャネル絶縁ゲート
   型電界効果トランジスタの一又は複数を導通状態に固定
   することができる出力制御回路とを備えていることを特
   徴とする半導体集積回路装置。
7. 【請求項７】ドレインを信号入出力用の外部端子に接続
   し、ソースを正の電源電圧を供給する電源線に接続して
   いる一又は複数のｐチャネル絶縁ゲート型電界効果トラ
   ンジスタからなるオープンドレイン形の出力回路と、 入力モード時、前記一又は複数のｐチャネル絶縁ゲート
   型電界効果トランジスタの一又は複数を導通状態に固定
   することができる出力制御回路とを備えていることを特
   徴とする半導体集積回路装置。
8. 【請求項８】ドレインを信号入出力用の外部端子に接続
   し、ソースを接地線に接続している一又は複数のｎチャ
   ネル絶縁ゲート型電界効果トランジスタと、ドレインを
   前記外部端子に接続し、ソースを正の電源電圧を供給す
   る電源線に接続している一又は複数のｐチャネル絶縁ゲ
   ート型電界効果トランジスタとを有するプッシュプル形
   の出力回路と、 入力モード時、前記一又は複数のｎチャネル絶縁ゲート
   型電界効果トランジスタの一又は複数及び前記一又は複
   数のｐチャネル絶縁ゲート型電界効果トランジスタの一
   又は複数を導通状態に固定することができる出力制御回
   路とを備えていることを特徴とする半導体集積回路装
   置。
9. 【請求項９】前記出力制御回路は、入力モード時、選択
   により、前記一又は複数のｎチャネル絶縁ゲート型電界
   効果トランジスタの一又は複数あるいは前記一又は複数
   のｐチャネル絶縁ゲート型電界効果トランジスタの一又
   は複数を導通状態に固定することができるように構成さ
   れていることを特徴とする請求項８記載の半導体集積回
   路装置。
10. 【請求項１０】前記複数のｎチャネル絶縁ゲート形電界
    効果トランジスタ及び前記複数のｐチャネル絶縁ゲート
    形電界効果トランジスタは、出力モード時には、出力イ
    ンピーダンスが前記外部端子に接続される外部信号線の
    特性インピーダンスの１／１.６〜１／２.０倍となるよ
    うな出力トランジスタとして機能し、入力モード時に
    は、抵抗値が前記外部信号線の特性インピーダンスの
    １.６〜２.０倍となるような終端抵抗として機能するこ
    とができるサイズとされていることを特徴とする請求項
    ８記載の半導体集積回路装置。