JPH01215118A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部端子に結合される信号線をプルアップ又
はプルダウンするための回路素子を内蔵する半導体集積
回路、さらには当該回路素子の静電破壊防止技術に関し
、例えばマスタスライス方式又はゲートアレイ方式の半
導体集積回路に適用して有効な技術に関するものである
。

〔従来技術〕

半導体集積回路の出力バッファ回路に結合される信号線
はシステムの論理構成により一般にプルアップ又はプル
ダウンされる。このような信号線に対するプルアップ又
はプルダウンのための回路素子は半導体集積回路の外部
に構成することもできるが１本発明者らは半導体集積回
路に内蔵させる技術について検討した。この場合には常
時オン状態にされて電源端子に接続されるＭＯＳＦＥＴ
のような能動素子を用いることがチップ面積の増大を避
ける上で望ましい。ところで、斯る能動素子はその機能
上外部端子に導通にされ、しかも、能動素子を抵抗素子
として用いる場合には必然的にその能動素子のサイズは
小さくされるから、当該能動素子に対して静電破壊対策
を講じておく必要がある。

そこで、通常人力ＭＯ３ＦＥＴのゲート電極破壊を防止
する静電破壊保護回路が入力バッファ回路と外部端子と
の間に挿入されていることから。

例えば人出力バッファ回路において、その人力バッファ
回路のための静電破壊保護回路と入力ＭＯ５ＦＥＴのゲ
ート電極との間にプルアップＭＯ８ＦＥＴ又はプルダウ
ンＭＯ３ＦＥＴを結合しておくことを検討した。このよ
うな構成において、既存の静電破壊保護回路は外部端子
に直列接続された拡散抵抗のような入力保護抵抗と夫々
電源端子に結合されたダイす−ドとによって構成され、
これによってプルアップＭＯ８ＦＥＴ又はプルダウンＭ
Ｏ８ＦＥＴのゲート電極が過大な電流によって破壊され
ることを防止する。

尚、静電破壊対策について記載された文献の例としては
昭和５９年１１月３０日オーム社発行のｒ　Ｉ、　Ｓ　
ＩハンドブックＪ　Ｐ６７９がある。

〔発明が解決しようとする問題点〕

しかしながら、入力バッファ回路のための静電破壊保護
回路と入力ＭＯ８ＦＥＴのゲート電極との間にプルアッ
プＭＯ３ＦＥＴ又はプルダウンＭＯ３ＦＥＴを結合した
場合、外部端子と入力ゲート電極との間には直流電流経
路が形成され、その経路には人力保護抵抗が直列に介在
されることになる。これにより、入力保護抵抗の前後で
電位差を生ずることになり、外部入力信号に対して、プ
ルアップＭＯ３ＦＥＴ又はプルダウンＭＯ８ＦＥＴに結
合された入力トランジスタは、プルアップＭＯ３ＦＥＴ
又はプルダウンＭＯＳＦＥＴに結合されていな入力ＭＯ
３ＦＥＴに対してその印加電圧が変化されて誤動作を生
ずる虞があった。即ち、ＭＯＳＦＥＴの論理しきい値電
圧に対して外部に保証するローレベル入力電圧Ｖｉｌ及
びハイレベル入力電圧が、プルアップＭＯ８ＦＥＴ又は
プルダウンＭＯ５ＦＥＴに結合された入力ＭＯ５ＦＥＴ
に関しては適用されなくなってしまう。特に。

入力電圧と出力電圧に関してヒステリシス特性を持つ人
力バッファ回路では致命的な間層となる。

本発明の目的は、外部に対するプルアップ又はプルダウ
ン機能を内蔵する場合に、集積度を低下させることなく
静電破壊強度を保ち、且つ、入力バッファ回路相互間に
おいて入力電圧に変動を生じない半導体集積回路を堤供
することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、静電破壊保護回路抗が直列に介在されること
なく外部端子に接続する信号配線に、ダイオード接続さ
れるトランジスタとプルアップ又はプルダウンされるト
ランジスタとを結合可能に半導体集積回路を構成するも
のである。例えばこの半導体集積回路は、導電パターン
の変更又は導電パターン相互間のコンタクト位置の変更
によって所望の機能を選択し得るように構成されたゲー
トアレイもしくはマスクスライス方式で形成される。こ
のとき、上記ダイオード接続されるトランジスタと、プ
ルアップ又はプルダウンされるされるトランジスタは、
人出力バッファ回路又は出力バッファ回路を構成可能な
トランジスタの内の所望のトランジスタとすることがで
き、それらトランジスタは、比較的大きな拡散磨に形成
された静電耐圧構造を有する出力回路描成用ＭＯＳトラ
ンジスタとすることができる。

〔作　用〕

上記した手段によれば、ダイオード接続されるトランジ
スタとプルアップ又はプルダウンされろトランジスタと
によって外部に対するプルアップ又はプルダウン機能を
内蔵することにより、集積度を低下させることなくプル
アップ又はプルダウン用トランジスタの静電破壊強度を
保ち、且つ、入力バッファ回路の入力端子と半導体集積
回路の外部端子との間に定常的な直流電流経路が形成さ
れることがないから、従来のように入力バッフ７回路の
ための静電破壊保護回路用抵抗の作用で入力バッファ回
路相互間では入力電圧に変動を生じない。特に、ゲート
アレイ方式もしくはマスタスライス方式で形成される半
導体集積回路の人出力バッファ回路又は出力バッファ回
路構成用トランジスタの内の所望のトランジスタによっ
てダイオード接続されるトランジスタとプルアップ又は
プルダウンされるトランジスタとが選択的に構成される
場合には、それら出力バッファ構成用出力トランジスタ
は本来的に静電耐圧構造を有するから、そのような構造
の新たなトランジスタをそれ専用に特別に増やす必要は
ない。

〔実　施　例〕

本実施例では、外部信号線に対するプルアップ又はプル
ダウン機能を、ゲートアレイ方式又はマスタスライス方
式の半導体集積回路に含まれる人出力バッファ回路構成
用トランジスタで達成する場合を一例に説明する。

ゲートアレイもしくはマスタスライス方式の半導体集積
回路は、例えば、各品種に共通なマスクを用いて基本セ
ルを構成し、その後に各品種によって異なる基本セル間
の配線や導電層相互間のコンタクト位置を形成するため
の配線マスクを使用して最終的な要求仕様に応じた回路
構成を得るものである。

本実施例において、マスタスライス方式もしくはゲート
アレイ方式の半導体集積回路は、特に制限されないが、
公知のＣＭＯ３（相補型ＭＯ５）集積回路製造技術によ
って１つの単結晶シリコン基板のような半導体基板に形
成される。

第４図はゲートアレイもしくはマスタスライス形式の半
導体集積回路において、最終要求仕様に応じて形成され
る人出力バッファ回路の回路構成図である。第５図はこ
の人出力バッファ回路のためのレイアウトパターン図で
ある。

この人出カバソファ回路は、第４図に示されるように、
１つのポンディングパッド１を出力バッファ回路２と入
力バッファ回路３とによって共有し得るようにされる。

出カバソファ回路２は出力トランジスタ部４、及びこの
出力トランジスタ部４に対するトライステートロジック
部５によって構成され、また、入力バッファ回路３とポ
ンディングパッド１との間には静電破壊保護回路６が設
けられている。

静電破壊保護回路６は、ポンディングパッド１に直列接
続された拡散抵抗のような入力保護抵抗６０と夫々電源
端子Ｖｄｄ、Ｇｎｄに結合されたダイオード６１．．６
２とによって構成される。

出力トランジスタ部４は、特に制限されないが、ソース
電極が一方の電源端子Ｖｄｄに結合されたＰチャンネル
型ＭＯ８ＦＥＴＱＩ、及びソース電極が回路の接地端子
のような他方の電源端子Ｇｎｄに結合されたＮチャンネ
ル型ＭＯ３ＦＥＴＱ２から成るＣＭＯＳインバータ回路
を含み、そのＭＯ８ＦＥＴＱＩ及びＱ２のドレイン電極
がポンディングパッド１に結合可能とされている。

第５図の出力トランジスタ部４の領域において、特に制
限されないが、破線領域は第１層目のアルミニウム層Ａ
１．２点鎖線領域は第２層目のアルミニウム層Ａ２．１
点鎖線領域は拡散層し、実線領域はポリシリコン層ＳＤ
、０印は第１Ｗ！目のアルミニウム層Ａ１と拡散層り又
はポリシリコン層ＳＤとを電気的に接続するためのコン
タクトホールＣＴ、　２１印は第１Ｐｙｊ目のアルミニ
ウム層Ａ１と第２層目のアルミニウム層Ａ２とを電気的
に接続するためのスルーホールＴＨである。

第５図において上記Ｐチャンネル型ＭＯ８ＦＥＴＱＩは
、Ｎ型半導体領域を主体とする比較的大きな拡散領域１
０を含む領域に形成される。即ち、この拡散領域１０の
上には図示しないゲート酸化膜を介してポリシリコン層
ＳＤで形成された５本のゲート電極１１を備え、拡散領
域１０内において各ゲート電極１１の両側にはソース／
ドレイン領域とされる図示しないＰ＋半導体領域が形成
されている。ゲート電極１１を挾んだ一方のＰ十半導体
領域はコンタクトホールＣＨを介してソース電極１２に
電気的に導通にされ、また、ゲート電極１１を挾んだ他
方のＰ＋半導体領域はコンタクトホールＣＨを介してコ
モントレイン電極１３に電気的に導通にされる。上記ソ
ース電極１２は、アルミニウム層Ａ２によって形成され
た電源ライン１４にスルーホールＴ　Ｈを介して電気的
に導通にされ、この電源ライン１４は上記電源端子Ｖｄ
ｄに接続される。第５図において１５は上記ゲート電極
１１のためのゲート入力信号線であり、このゲート入力
信号線１５には、出力トランジスタ部４に要求されるド
ライバビリティ−などに応じて上記５本のゲート電極１
１の内から所望本数がタップ形式などで選択接続される
。即ち、ＭＯ５ＦＥＴＱＩは、並列接続可能な５個のＰ
チャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１　ａ　＝　
Ｑ　１　ｅによってパターン構成される。尚、人出力バ
ッファ回路が出力バッファ回路として機能選択されない
場合など、マスクスライス形式における最終要求仕様に
よってはゲート電極１１は一切ゲート入力信号線１５に
導通にされないこともある。

第５図において上記Ｎチャンネル型ＭＯ８ＦＥＴＱ２は
、Ｐ型半導体領域を主体とする比較的大きな拡散領域２
０を含む領域に形成される。即ち。

この拡散領域２ｏの上には図示しないゲート酸化膜を介
してポリシリコン層ＳＤで構成された５本のゲート電極
２１を備え、拡散領域２０内において各ゲート電極２１
の両側にはソース／ドレイン領域とされる図示しないＮ
＋半導体領域が形成されていて、ゲート電極２１を挾ん
だ一方のＮ＋半導体領域はコンタクトホールＣＨを介し
てソース電極２２に電気的に導通にされ、また、ゲート
電極２１を挾んだ他方のＮ＋半導体領域はコンタクトホ
ールＣＨを介して上記コモンドレイン電極１３に電気的
に導通にされる。上記ソース電極２２は、アルミニウム
層Ａ２によって形成された電源ライン２４にスルーホー
ルＴＨを介して電気的に導通にされ、この電源ライン２
４は上記電源端子Ｇｎｄに接続される。第５図において
２５は上記ゲート電極２１のためのゲート入力信号線で
あり、このゲート入力信号線２５には、出力トランジス
タ部４に要求されるドライバビリティ−などに応じて上
記５本のゲート電極２１の内から所望本数がタップ形式
で選択接続される。即ち、ＭＯ８ＦＥＴＱ２は、並列接
続可能な５個のＮチャンネル型ＭＯ８ＦＥＴＱ２ａ＝Ｑ
２ｅによってパターン構成される。尚、入出力バッファ
回路が出力バッファ回路として機能選択されない場合な
ど、マスタスライス形式における最終要求仕様によって
はゲート電極２１は一切ゲート入力信号線２５に導通に
されないこともある。

コンタクトホールＣＨを介して上記コモンドレイン電極
１３に導通にされている拡散領域１０及び２０は、入力
バッファ回路３のための上記入力保護抵抗６０として機
能すると共に、ダイオード６１．６２を構成するように
なっていて、その拡散領域１０は入力信号線３０を介し
て入力バッファ回路３の入力端子に導通可能にされてい
る。

上記トライステートロジック部５は、第４図に示される
ように、トライステート制御信号φと内部出力データＤ
ｏｕｔが供給される２人力型ナントゲート回路５０と、
トライステート制御信号φの反転信号と内部出力データ
Ｄｏｕｔが供給される２人力型ノアゲート回路５１とに
よって構成される。上記ナントゲート回路５０の出力信
号はＭＯ５ＦＥＴＱＩのスイッチ制御信号とされ、ノア
ゲート回路５１の出力信号はＭＯ８ＦＥＴＱ２のスイッ
チ制御信号とされる。上記トライステート制御信号φが
ローレベルに制御されると、ナントゲート回路５０及び
ノアゲート回路５１の出力は。

内部出力データＤｏｕｔのレベルに関係なく夫々ハイレ
ベル及びロウレベルにされ、これによって。

上記ＭＯ８ＦＥＴＱＩ及びＱ２を共にオフ状態に制御し
て出力バッファ回路を高インピーダンス状態にする。ま
た、トライステート制御信号φがハイレベルに制御され
ると、ナントゲート回路５０及びノアゲート回路５１の
出力レベルは、内部出力データＤｏｕｔのレベルに応じ
て決定され、これによって、出力バッファ回路２は、内
部出力データＤｏｕｔがハイレベルのときはＭＯ５ＦＥ
ＴＱｌをオン状態に制御して電源端子Ｖｄｄから供−給
される電荷を外部に与え、また、内部出力データＤｏｕ
ｔがローレベルのときはＭＯ３ＦＥＴＱ２をオン状態に
制御して外部の電荷を電源端子Ｇｎｄに向けてディスチ
ャージする。

第１図は、マスタスライス方式における配線マスク工程
を利用して出力トランジスタ部４に含まれるトランジス
タによって外部に対するプルアンプ機能を達成する場合
の回路図である。

第５図に示されるレイアウトパターンにおいて人力バッ
ファとしての機能選択及び出力バッファとしての機能選
択さらには人出力バッファとしての機能選択はマスタス
ライス方式の半導体集積回路の性質上最終要求仕様に応
じて自由とされる。

第１図に示される回路構成は第５図に示されるようなレ
イアウトパターンにおいて人力バッファとしての機能選
択が行われるときに、出力バッファとして機能選択され
ないトランジスタをプルアップに利用するものである。

即ち、出力トランジスタ部において、上記Ｐチャンネル
型ＭＯ５ＦＥＴＱ　１　ａ　”Ｑ　１　ｄのゲート電極
を電源端子Ｖｄｄに結合すると共に、Ｎチャンネル型Ｍ
Ｏ８ＦＥＴＱ２ａ＝Ｑ２ｄのゲート電極を電源端子Ｇｎ
ｄに結合して夫々ダイオードとして機能させ、更に、Ｐ
チャンネル型ＭＯ８ＦＥＴＱ１ｅのゲート電極を電源端
子Ｇｎｄに結合してこれをプルアップＭＯ８ＦＥＴとし
て機能させる。プルアップＭＯ８ＦＥＴとして機能され
るＭＯＳＦＥＴの数は１個に限定されず、常時オン状態
にされることによって生ずる貫通電流が問題にならない
範囲で適宜の個数にすることができる。

斯る構成において出力トランジスタ部４を構成する各Ｍ
Ｏ５ＦＥＴＱＩ　ａ”Ｑｌ　ｅ、Ｑ２１　ａ〜Ｑ２ｅは
夫々比較的大きな拡散容量を有して高耐圧構造とされて
いる。したがって、ダイオード接続されたＭＯ３ＦＥＴ
Ｑ１ａ＝Ｑ１ｄ及びＱ　２　ａ〜Ｑ２ｄは、プルアップ
ＭＯ５ＦＥＴＱ１ｅに対する静電破壊防止用ダイオード
として機能される。

すなわち、ポンディングパッドに過電圧が印加されると
、それ自体高耐圧のダイオード接続ＭＯ５ＦＥＴＱＩ　
ａ＝Ｑ１　ｄ及びＱ２ａ”Ｑ２全体でその過電圧を電源
端子Ｖｄｄ、Ｖｓｓに吸収してプルアップＭＯ８ＦＥＴ
Ｑ１ｅのゲート電極詳しくはゲート酸化膜の静電破壊を
防止する。

また、斯る構成において、入力バッファ回路３に着目し
た場合、ポンディングパッド１と入力バッファ回路３の
入力端子との間にはプルアップＭＯ３ＦＥＴやプルダウ
ンＭＯ８ＦＥＴが結合されず、定常的な直流電流経路が
形成されていないから、従来問題になっていたような入
力保護抵抗６０の前後で電位差を生ずることはなく、外
部久方信号に対して、入力バッフ７回路３の入力端子に
印加される電圧が特定の入力バッファ回路で変化される
ことはない。

したがって、外部に対するプルアップ機能を半導体集積
回路に内蔵する場合に、出方トランジスタ部４を構成す
る高耐圧構造のＭＯ８ＦＥＴＱＩ。

Ｑ２を利用して静電破壊防止用ダイオード及びプルアッ
プＭＯ３ＦＥＴを形成するから、集積度を低下させるこ
となくプルアップＭＯ８ＦＥＴの静電破壊強度を保ち、
且つ、入力バッフ７回路相互間において入力電圧に変動
を生ずる事態を確実に防止することができて外部に保証
すべきローレベル入力電圧Ｖｉｌ及びハイレベル入力電
圧Ｖｉｈを各入力バッファにおいて変わりなく保証する
ことができる。

尚、第１図の回路構成をプルダウン構成とする場合には
、Ｎチャ゛ンネル型ＭＯ５ＦＥＴＱ２ｅをプルダウンＭ
Ｏ８ＦＥＴとして利用すればよい。

第２図は第５図に示されるパターン構成をＮチャンネル
型ＭＯ５ＦＥＴによるオープンドレイン出力構造を持つ
人出カバソファ回路構成とする場合の実施例を示す。第
２図において、オープンドレイン出力構造にはＮチャン
ネル型ＭＯ３ＦＥＴＱ　２　ａ　＝　Ｑ　２　ｅが利用
され、これらＭＯ８ＦＥＴＱ２ａ＝Ｑ２ｅのゲート電極
はインバータ２６の出力端子に結合される。この場合、
Ｐチャンネル型ＭＯ３ＦＥＴＱ１ｅはポンディングパッ
ドに導通にされる図示しない外部信号線のためのプルア
ップＭＯ３ＦＥＴとして利用され、また、残りのＰチャ
ンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１　ａ　＝　Ｑ　
１ｄは上記プルアップＭＯ８ＦＥ’ｒＱ１ｅのための静
電破壊防止用ダイオードとして機能させる。斯る構成に
おいても第１図と同様に、集積度を低下させることなく
プルアップＭＯ３ＦＥＴの静電破壊強度を保ち、且つ、
入力バッファ回路相互間において入力電圧に変動を生ず
る事態を確実に防止することができる。

第３図は第５図に示されるパターン構成をＰチャンネル
型ＭＯ５ＦＥＴによるオープンドレイン出力構造を持つ
人出力バッファ回路構成とする場合の実施例を示す。第
３図において、オープンドレイン出力構造にはＰチャン
ネル型ＭＯ８ＦＥＴＱ１ａ”Ｑｌｅが利用され、これら
ＭＯ８ＦＥＴｌａ＝Ｑｌｅのゲート電極はインバータ１
６の出力端子に結合される。この場合、Ｎチャンネル型
ＭＯ８ＦＥＴＱ２ｅはポンディングパッドに導通にされ
る図示しない外部信号線のためのプルダウンＭＯ８ＦＥ
Ｔとして利用され、また、残りのＮチャンネル型ＭＯ８
ＦＥＴＱ２ａ”Ｑ２ｄは上記プルダウンＭＯ３ＦＥＴＱ
２ｅのための静電破壊防止用ダイオードとして機能させ
る。この場合にも第１図と同様に、集積度を低下させる
ことなくプルアップＭＯ３ＦＥＴの静電破壊強度を保ち
、且つ、入力バッファ回路相互間において入力電圧に変
動を生ずる事態を確実に防止することができる。

上記実施例によれば以下の作用効果を舎るものである。

（１）外部に対するプルアップ又はプルダウン機能を半
導体集積回路に内蔵する場合に、出力トランジスタ部４
を構成する高耐圧構造のＭＯ８ＦＥ’１’Ｑｌａ”Ｑｌ
ｅ、Ｑ２ａ−Ｑ２ｅを適宜利用して静電破壊防止用ダイ
オード及びプルアップＭＯ８ＦＥＴ又はプルダウンＭＯ
３ＦＥＴを形成するから、集積度を低下させることなく
プルアップＭＯ８ＦＥＴやプルダウンＭ　ＯＳ　Ｆ　Ｅ
　Ｔの静電破壊強度を保つことができる。

（２）上記作用効果より、ポンディングパッド１と入力
バッファ回路３の入力端子との間にはプルアップＭＯ８
ＦＥＴやプルダウンＭＯ８ＦＥＴが結合されず、定常的
な直流電流経路が形成されていないから、従来問題にな
っていたような入力保護抵抗６ｏの前後で電位差を生ず
ることはなく、外部入力信号に対して、入力バッファ回
路の入力端子に印加される電圧が特定の入カバソファ回
路で変化されることはない。したがって、外部に保証す
べきローレベル入力電圧Ｖｉｌ及びハイレベル入力電圧
Ｖｉｈを各人力バッファにおいて変わりなく保証するこ
とができる。

（３）上記各作用効果より、プルアップ又はプルダウン
機能を半導体集積回路に内蔵することによる多機能化を
、チップ面積の増大を招くことなく且つ静電破壊防止に
対する信頼性をもって達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば、上記実施例ではＣＭＯ５回路構成の入出カバソ
ファ機能を採り得るゲートアレイもしくはマスタスライ
ス方式の半導体集積回路を一例に説明したが１本発明は
それに限定されず、Ｎチャンネル型ＭＯ８集積回路やＰ
チャンネル型ＭＯ３集積回路にも適用することができる
。また、プルダウンＭＯ８ＦＥＴやプルアップＭＯ５Ｆ
ＥＴはＭＯ５ＦＥＴＱ１ｅやＱ　２　ｅのように１つの
ＭＯＳＦＥＴによって構成する場合に限定されず、適宜
個数にすることができる。また、ゲートアレイもしくは
マスタスライス方式の半導体集積回路において、プルダ
ウンＭＯ８ＦＥＴやプルアップＭＯ３ＦＥＴは出力バッ
ファ回路に含まれるＭＯＳＦＥＴで構成する場合に限ら
ず、構造上それと同等のＭＯＳＦＥＴによって代替可能
である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスタスライスもし
くはゲートアレイ方式の半導体集積回路に適用した場合
について説明したが、本発明はそれに限定されず、スタ
ンダードセル方式さらにはカスタム方式の半導体集積回
路などその設計方式やプロセスに限定されず各種半導体
集積回路に適用することができる。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ダイオード接続されるトランジスタとプルア
ップ又はプルダウンされるトランジスタを、静電破壊保
護用抵抗が直列に介在されることなく外部端子に接続す
る信号配線に結合して、外部に対するプルアップ又はプ
ルダウン機能を内蔵することにより、集積度を低下させ
ることなくプルアップ又はプルダウン用トランジスタの
静電破壊強度を保つことができる。そして、プルアップ
又はプルダウン用トランジスタと外部端子との間のには
定常的な直流電流経路が形成されず、入力バッファ回路
相互間における入力電圧の変動を防止することができる
。

【図面の簡単な説明】

第１図はマスタスライス方式の人出力バッファ回路に入
力バッファ回路としての機能選択をする場合において外
部に対するプルアップ機能を達成するための実施例を示
す回路図。 第２図はマスクスライス方式の入出力バッファ回路にＮ
チャンネル型ＭＯ３ＦＥＴによるオープンドレイン出力
構造を持つ人出力バッファ回路としての機能選択をする
場合おいて外部に対するプルアップ機能を達成するため
の実施例を示す回路図。 第３図はマスクスライス方式の人出力バッファ回路にＰ
チャンネル型ＭＯ８ＦＥＴによるオープンドレイン出力
構造を持つ人出力バッファ回路としての機能選択をする
場合おいて外部に対するプルダウン機能を達成するため
の実施例を示す回路図、 第４図はゲートアレイもしくはマスタスライス形式の半
導体集積回路において、最終要求仕様に応じて形成され
る入出力バッファ回路の一例を示す回路構成図、 第５図は第４図の人出力バッファ回路のための出力トラ
ンジスタ部のレイアウトパターン図である。 １・・・ポンディングパッド、２・・・出カバソファ回
路、３・・・入力バッファ回路、４・・・出力トランジ
スタ部、５・・・トライステートロジック部、６・・・
静電破壊保護回路、１１・・・グー１−電極、１３・・
・コモンドレイン電極、２１・・・ゲート電極、６１・
・・入力抵抗、Ｑｌ　（Ｑｌ　ａ＝Ｑ１　ｅ）−Ｐチャ
ンネル型ＭＯ８ＦＥＴ、Ｑ２　（Ｑ２ａ＝Ｑ２ｅ）−Ｎ
チャンネル型ＭＯ８ＦＥＴ。 第　　１　　図 ＱＮｔ 第　　２　図 に ｙｕＬ 第３図 −θｎｔ

Claims (1)

1. 【特許請求の範囲】 １、静電破壊保護用抵抗が直列に介在されることなく外
   部端子に接続する信号配線に、ダイオード接続されるト
   ランジスタとプルアップ又はプルダウンされるトランジ
   スタとを結合可能にされて成る半導体集積回路。 ２、上記ダイオード接続されるトランジスタとプルアッ
   プ又はプルダウンされるトランジスタは、導電パターン
   の変更もしくは導電パターン相互間のコンタクト位置の
   変更によって所望の機能を選択し得る形式のトランジス
   タである特許請求の範囲第１項記載の半導体集積回路。 ３、上記ダイオード接続されるトランジスタとプルアッ
   プ又はプルダウンされるされるトランジスタは、入出力
   バッファ回路又は出力バッファ回路を構成可能なトラン
   ジスタの内の所望のトランジスタであることを特徴とす
   る特許請求の範囲第２項記載の半導体集積回路。 ４、上記トランジスタは、比較的大きな拡散層に形成さ
   れた静電耐圧構造を有する出力回路構成用ＭＯＳトラン
   ジスタであることを特徴とする特許請求の範囲第３項記
   載の半導体集積回路。