JPH10224732A - Ｖｔｒの特殊再生判別回路 - Google Patents
Ｖｔｒの特殊再生判別回路Info
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- JPH10224732A JPH10224732A JP9023649A JP2364997A JPH10224732A JP H10224732 A JPH10224732 A JP H10224732A JP 9023649 A JP9023649 A JP 9023649A JP 2364997 A JP2364997 A JP 2364997A JP H10224732 A JPH10224732 A JP H10224732A
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Abstract
(57)【要約】
【課題】 ＶＴＲの再生信号の垂直同期の周期を監視
し、特殊再生（早送り再生、巻き戻し再生）を判別す
る。 【解決手段】 ＶＴＲより再生された垂直同期信号の前
縁をエッジ検出部３で検出し、カウンタ４をクリアし、
端子１よりのクロックを計数する。カウンタの計数値を
エッジ検出部よりの次の信号でレジスタ５に書込み、こ
れを読出し、判別部６に入力し、判別部にて、ＶＴＲの
早送り再生の判別基準のクロック数、または巻き戻し再
生の判別基準のクロック数、すなわち特殊再生の判別基
準のクロック数と比較し、判別基準を越えた場合、特殊
再生を示す信号を出力する。この信号により、映像表示
装置の表示クロックをＰＬＬ等で生成したものから自走
発振等で生成されるクロックに切換える。
し、特殊再生（早送り再生、巻き戻し再生）を判別す
る。 【解決手段】 ＶＴＲより再生された垂直同期信号の前
縁をエッジ検出部３で検出し、カウンタ４をクリアし、
端子１よりのクロックを計数する。カウンタの計数値を
エッジ検出部よりの次の信号でレジスタ５に書込み、こ
れを読出し、判別部６に入力し、判別部にて、ＶＴＲの
早送り再生の判別基準のクロック数、または巻き戻し再
生の判別基準のクロック数、すなわち特殊再生の判別基
準のクロック数と比較し、判別基準を越えた場合、特殊
再生を示す信号を出力する。この信号により、映像表示
装置の表示クロックをＰＬＬ等で生成したものから自走
発振等で生成されるクロックに切換える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＶＴＲ（Video Tape
Recorder ）の特殊再生判別回路に係り、ＶＴＲ再生時
の垂直同期の周期を監視し、早送り再生・巻き戻し再生
等の特殊再生を判別するものに関する。
Recorder ）の特殊再生判別回路に係り、ＶＴＲ再生時
の垂直同期の周期を監視し、早送り再生・巻き戻し再生
等の特殊再生を判別するものに関する。
【０００２】
【従来の技術】ＰＤＰ（プラズマディスプレイパネル）
あるいはＬＣＤ（液晶表示素子）等のディジタル表示デ
バイスは、映像信号を表示クロックでサンプリングし、
ディジタルデータに変換し画面に表示する。この表示ク
ロックは、例えば、映像信号から分離した水平同期信号
でＰＬＬ（位相ロックループ）をロックし、ＰＬＬで生
成したものを用いるため、ＶＴＲの特殊再生（早送り再
生、巻き戻し再生等）のように同期が不安定な場合、表
示クロックの周波数に乱れが生じ、表示映像が縦あるい
は横に揺れるという問題が生じる。このため、ＶＴＲの
特殊再生信号では垂直同期信号期間の等化パルスがなく
なることを利用し、等化パルスがない場合は自走発振回
路等で生成した表示パルスに切換え、表示映像の揺れを
軽減するようにしたものがある。しかし、ＶＴＲによっ
ては特殊再生の場合も等化パルスの存在する方式のもの
があり、等化パルスの有無は判別基準としては充分とは
言えない。
あるいはＬＣＤ（液晶表示素子）等のディジタル表示デ
バイスは、映像信号を表示クロックでサンプリングし、
ディジタルデータに変換し画面に表示する。この表示ク
ロックは、例えば、映像信号から分離した水平同期信号
でＰＬＬ（位相ロックループ）をロックし、ＰＬＬで生
成したものを用いるため、ＶＴＲの特殊再生（早送り再
生、巻き戻し再生等）のように同期が不安定な場合、表
示クロックの周波数に乱れが生じ、表示映像が縦あるい
は横に揺れるという問題が生じる。このため、ＶＴＲの
特殊再生信号では垂直同期信号期間の等化パルスがなく
なることを利用し、等化パルスがない場合は自走発振回
路等で生成した表示パルスに切換え、表示映像の揺れを
軽減するようにしたものがある。しかし、ＶＴＲによっ
ては特殊再生の場合も等化パルスの存在する方式のもの
があり、等化パルスの有無は判別基準としては充分とは
言えない。
【０００３】
【発明が解決しようとする課題】ＶＴＲの特殊再生信号
は、早送り再生では通常再生に対して垂直同期信号の周
期が短くなり、巻き戻し再生では垂直同期信号の周期が
長くなる。本発明はこの点に着目し、ＶＴＲの再生信号
の垂直同期信号の周期を監視し、通常再生であるか特殊
再生であるかを判別し、特殊再生の場合は自走発振回路
等で生成した表示クロックに切換え、表示映像の揺れを
軽減することにある。
は、早送り再生では通常再生に対して垂直同期信号の周
期が短くなり、巻き戻し再生では垂直同期信号の周期が
長くなる。本発明はこの点に着目し、ＶＴＲの再生信号
の垂直同期信号の周期を監視し、通常再生であるか特殊
再生であるかを判別し、特殊再生の場合は自走発振回路
等で生成した表示クロックに切換え、表示映像の揺れを
軽減することにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、垂直同期信号の前縁を検出するエッジ検出
部と、エッジ検出部よりの信号でクリアされ所要のクロ
ックを計数するカウンタと、エッジ検出部よりの次の信
号にて前記カウンタの計数値を記憶するメモリ部と、Ｖ
ＴＲの特殊再生の判別基準とするための垂直同期の一周
期のクロック数を記憶する基準データ記憶部と、前記メ
モリ部よりのデータを基準データ記憶部より読出したデ
ータと比較し判別基準を越えている場合に特殊再生を示
す信号を出力する判別部とからなるＶＴＲの特殊再生判
別回路を提供するものである。
決するため、垂直同期信号の前縁を検出するエッジ検出
部と、エッジ検出部よりの信号でクリアされ所要のクロ
ックを計数するカウンタと、エッジ検出部よりの次の信
号にて前記カウンタの計数値を記憶するメモリ部と、Ｖ
ＴＲの特殊再生の判別基準とするための垂直同期の一周
期のクロック数を記憶する基準データ記憶部と、前記メ
モリ部よりのデータを基準データ記憶部より読出したデ
ータと比較し判別基準を越えている場合に特殊再生を示
す信号を出力する判別部とからなるＶＴＲの特殊再生判
別回路を提供するものである。
【０００５】
【発明の実施の形態】本発明によるＶＴＲの特殊再生判
別回路では垂直同期信号の前縁をエッジ検出部で検出
し、エッジ検出部よりの信号でカウンタをクリアし、所
要のクロックを計数する。エッジ検出部よりの次の信号
で前記カウンタの計数値をメモリ部に書込み、メモリ部
より読出したデータを基準データ記憶部より読出したＶ
ＴＲの特殊再生判別基準のクロック数と比較し、基準範
囲から外れている場合、入力された垂直同期信号はＶＴ
Ｒの特殊再生によるものと判別する。この判別信号によ
り表示クロックを自走発振で生成したクロックに切換
え、映像信号のディジタル処理等を行うことにより、特
殊再生が原因でクロックが乱れ映像が揺れるのを軽減す
る。
別回路では垂直同期信号の前縁をエッジ検出部で検出
し、エッジ検出部よりの信号でカウンタをクリアし、所
要のクロックを計数する。エッジ検出部よりの次の信号
で前記カウンタの計数値をメモリ部に書込み、メモリ部
より読出したデータを基準データ記憶部より読出したＶ
ＴＲの特殊再生判別基準のクロック数と比較し、基準範
囲から外れている場合、入力された垂直同期信号はＶＴ
Ｒの特殊再生によるものと判別する。この判別信号によ
り表示クロックを自走発振で生成したクロックに切換
え、映像信号のディジタル処理等を行うことにより、特
殊再生が原因でクロックが乱れ映像が揺れるのを軽減す
る。
【０００６】
【実施例】以下、図面に基づいて本発明によるＶＴＲの
特殊再生判別回路の実施例を詳細に説明する。図１は本
発明によるＶＴＲの特殊再生判別回路の一実施例の要部
ブロック図、図２は図１の判別部の部分ブロック図であ
る。図１において、１はクロック入力端子、２は垂直同
期信号の入力端子である。３はエッジ検出部で、端子２
よりの垂直同期信号の前縁のエッジを検出する。４はカ
ウンタで、エッジ検出部３よりの信号でカウントデータ
をクリアし、端子１よりのクロックを計数する。５はレ
ジスタ（メモリ部）で、エッジ検出部３よりの信号にて
カウンタ４によるカウントデータを記憶する。６は判別
部で、レジスタ５よりのデータに基づき端子２よりの垂
直同期信号がＶＴＲの特殊再生のものか否かを判別す
る。
特殊再生判別回路の実施例を詳細に説明する。図１は本
発明によるＶＴＲの特殊再生判別回路の一実施例の要部
ブロック図、図２は図１の判別部の部分ブロック図であ
る。図１において、１はクロック入力端子、２は垂直同
期信号の入力端子である。３はエッジ検出部で、端子２
よりの垂直同期信号の前縁のエッジを検出する。４はカ
ウンタで、エッジ検出部３よりの信号でカウントデータ
をクリアし、端子１よりのクロックを計数する。５はレ
ジスタ（メモリ部）で、エッジ検出部３よりの信号にて
カウンタ４によるカウントデータを記憶する。６は判別
部で、レジスタ５よりのデータに基づき端子２よりの垂
直同期信号がＶＴＲの特殊再生のものか否かを判別す
る。
【０００７】図２において、11は基準データ記憶部で、
ＶＴＲの早送り再生の判別基準とする垂直同期の一周期
のクロック数（Ｎ−ａ）を記憶する（ＮはＶＴＲの通常
再生時のクロック数）。12は比較部で、レジスタ５より
のカウントデータＫを基準データ記憶部11より読出した
データと比較し、Ｋ＜（Ｎ−ａ）のときＨレベルの信号
を出力する。13は基準データ記憶部で、ＶＴＲの巻き戻
し再生の判別基準とする垂直同期の一周期のクロック数
（Ｎ＋ａ）を記憶する。14は比較部で、レジスタ５より
のカウントデータＫを基準データ記憶部12より読出した
データと比較し、Ｋ＞（Ｎ＋ａ）のときＨレベルの信号
を出力する。15は論理和回路で、比較部12よりの信号お
よび比較部14よりの信号の論理和を演算する。
ＶＴＲの早送り再生の判別基準とする垂直同期の一周期
のクロック数（Ｎ−ａ）を記憶する（ＮはＶＴＲの通常
再生時のクロック数）。12は比較部で、レジスタ５より
のカウントデータＫを基準データ記憶部11より読出した
データと比較し、Ｋ＜（Ｎ−ａ）のときＨレベルの信号
を出力する。13は基準データ記憶部で、ＶＴＲの巻き戻
し再生の判別基準とする垂直同期の一周期のクロック数
（Ｎ＋ａ）を記憶する。14は比較部で、レジスタ５より
のカウントデータＫを基準データ記憶部12より読出した
データと比較し、Ｋ＞（Ｎ＋ａ）のときＨレベルの信号
を出力する。15は論理和回路で、比較部12よりの信号お
よび比較部14よりの信号の論理和を演算する。
【０００８】次に、本発明によるＶＴＲの特殊再生判別
回路の動作を説明する。ＶＴＲで再生された映像信号よ
り垂直同期信号を分離し、端子２よりエッジ検出部３に
入力し、垂直同期信号の前縁エッジ（立上りエッジ）を
検出する。この信号でカウンタ４をクリアし、端子１よ
りのクロックを計数し、次のエッジ検出部３よりの信号
（すなわち垂直同期の一周期）でカウンタ４よりのデー
タをレジスタ５に記憶する。このデータを読出し、図２
の比較部12および比較部14に入力し、基準データ記憶部
（Ｎ−ａ）11より読出したデータあるいは基準データ記
憶部（Ｎ＋ａ）13より読出したデータとそれぞれ比較す
る。
回路の動作を説明する。ＶＴＲで再生された映像信号よ
り垂直同期信号を分離し、端子２よりエッジ検出部３に
入力し、垂直同期信号の前縁エッジ（立上りエッジ）を
検出する。この信号でカウンタ４をクリアし、端子１よ
りのクロックを計数し、次のエッジ検出部３よりの信号
（すなわち垂直同期の一周期）でカウンタ４よりのデー
タをレジスタ５に記憶する。このデータを読出し、図２
の比較部12および比較部14に入力し、基準データ記憶部
（Ｎ−ａ）11より読出したデータあるいは基準データ記
憶部（Ｎ＋ａ）13より読出したデータとそれぞれ比較す
る。
【０００９】ＶＴＲが早送り再生の場合、端子２よりの
垂直同期信号の一周期のクロックのカウントデータＫは
図３に示すようにＮ−ａ以下であるから比較部12の出力
信号レベルはＨとなり、ＶＴＲが巻き戻し再生の場合は
垂直同期の一周期のクロックのカウントデータＫはＮ＋
ａ以上であるから比較部14の出力信号レベルはＨとな
る。すなわち、早送り再生および巻き戻し再生の何れの
場合も論理和回路15の出力信号レベル（判別部６の出力
信号レベル）はＨとなる。ＶＴＲの通常再生では、比較
部12および比較部14の出力信号レベルが共にＬレベルと
なるので論理和回路15（判別部６）の出力信号レベルは
Ｌとなる。
垂直同期信号の一周期のクロックのカウントデータＫは
図３に示すようにＮ−ａ以下であるから比較部12の出力
信号レベルはＨとなり、ＶＴＲが巻き戻し再生の場合は
垂直同期の一周期のクロックのカウントデータＫはＮ＋
ａ以上であるから比較部14の出力信号レベルはＨとな
る。すなわち、早送り再生および巻き戻し再生の何れの
場合も論理和回路15の出力信号レベル（判別部６の出力
信号レベル）はＨとなる。ＶＴＲの通常再生では、比較
部12および比較部14の出力信号レベルが共にＬレベルと
なるので論理和回路15（判別部６）の出力信号レベルは
Ｌとなる。
【００１０】判別部６よりの信号がＨレベルの場合、表
示クロックをＰＬＬ回路等で生成された入力映像信号に
同期したものから自走発振等で生成したクロックに切換
え、映像信号のディジタル処理等を行うことにより、ク
ロックの乱れによる映像の揺れを軽減する。なお、各基
準データ記憶部は予め設定したクロック数を記憶するＲ
ＯＭ（読出し専用型メモリ）で構成する、あるいはデー
タの書替えが可能なＲＡＭ（書替え可能型メモリ）等で
構成し、適宜のクロック数に書替えられるようにしても
よい。なお、端子１に入力されるクロックは水平同期信
号等を用いてもよい。
示クロックをＰＬＬ回路等で生成された入力映像信号に
同期したものから自走発振等で生成したクロックに切換
え、映像信号のディジタル処理等を行うことにより、ク
ロックの乱れによる映像の揺れを軽減する。なお、各基
準データ記憶部は予め設定したクロック数を記憶するＲ
ＯＭ（読出し専用型メモリ）で構成する、あるいはデー
タの書替えが可能なＲＡＭ（書替え可能型メモリ）等で
構成し、適宜のクロック数に書替えられるようにしても
よい。なお、端子１に入力されるクロックは水平同期信
号等を用いてもよい。
【００１１】垂直同期信号の周期が上記判別基準の付近
にある場合、判別が不安定になるので、これを防止する
ため判別信号の切換えにヒステリシスを持たせる。図４
はこのための判別部の一例である。すなわち、前述の基
準データ記憶部（Ｎ−ａ）11および基準データ記憶部
（Ｎ＋ａ）13の他に、Ｎ−ａとＮの中間のクロック数を
記憶する基準データ記憶部（Ｎ−ｂ）21、およびＮ＋ａ
とＮの中間のクロック数を記憶する基準データ記憶部
（Ｎ＋ｂ）23を設け、セレクタ22およびセレクタ24を設
ける。そして、ＶＴＲが通常再生（論理和回路15の出力
信号レベルＬ）から特殊再生に切換わるとき、セレクタ
22およびセレクタ24をＡ側に切換え、レジスタ５よりの
カウントデータＫがＮ−ａ以下（早送り再生）またはＮ
＋ａ以上（巻き戻し再生）になったとき、比較部12また
は比較部14よりＨレベルを出力し、また、ＶＴＲが特殊
再生（論理和回路15の出力信号レベルＨ）から通常再生
に切換わるとき、セレクタ22およびセレクタ24をＢ側に
切換え、レジスタ５よりのカウントデータＫがＮ−ｂ以
上（早送り再生から通常再生）またはＮ＋ｂ以下（巻き
戻し再生から通常再生）になったとき、比較部12または
比較部14よりＬレベルを出力するようにする。
にある場合、判別が不安定になるので、これを防止する
ため判別信号の切換えにヒステリシスを持たせる。図４
はこのための判別部の一例である。すなわち、前述の基
準データ記憶部（Ｎ−ａ）11および基準データ記憶部
（Ｎ＋ａ）13の他に、Ｎ−ａとＮの中間のクロック数を
記憶する基準データ記憶部（Ｎ−ｂ）21、およびＮ＋ａ
とＮの中間のクロック数を記憶する基準データ記憶部
（Ｎ＋ｂ）23を設け、セレクタ22およびセレクタ24を設
ける。そして、ＶＴＲが通常再生（論理和回路15の出力
信号レベルＬ）から特殊再生に切換わるとき、セレクタ
22およびセレクタ24をＡ側に切換え、レジスタ５よりの
カウントデータＫがＮ−ａ以下（早送り再生）またはＮ
＋ａ以上（巻き戻し再生）になったとき、比較部12また
は比較部14よりＨレベルを出力し、また、ＶＴＲが特殊
再生（論理和回路15の出力信号レベルＨ）から通常再生
に切換わるとき、セレクタ22およびセレクタ24をＢ側に
切換え、レジスタ５よりのカウントデータＫがＮ−ｂ以
上（早送り再生から通常再生）またはＮ＋ｂ以下（巻き
戻し再生から通常再生）になったとき、比較部12または
比較部14よりＬレベルを出力するようにする。
【００１２】また、通常再生中にノイズ等で垂直同期周
期が変化したものと判断され誤動作するのを防止するた
め、判別信号が所要時間継続した後に表示クロックを切
換えるようにする。図５はこのために論理和回路15の後
段に付加する回路の一例で、図６は動作を説明するため
のタイムチャートである。すなわち、論理和回路15より
の判別信号の立下りエッジを立下りエッジ検出部31で検
出し、カウンタ32をクリアし、次の判別信号（Ｈレベ
ル）にて垂直同期信号を計数する。このカウンタ32によ
る計数値をＭカウントデコーダ33に入力し、計数値がＭ
（例えば、５〜10に設定する）となったとき、Ｍカウン
トデコーダ33よりパルスを出力し、フリップフロップ回
路38をセットする。そして、前記論理和回路15よりの判
別信号の立上りエッジを立上りエッジ検出部34で検出
し、カウンタ36をクリアし、反転回路35で反転された判
別信号（Ｈレベルに反転）にて垂直同期信号を計数し、
カウンタ36による計数値をＭカウントデコーダ37に入力
し、計数値がＭ（５〜10等に設定）となったとき、Ｍカ
ウントデコーダ37よりパルスを出力し、フリップフロッ
プ回路38をリセットする。これにより、論理和回路15か
らの判別信号が垂直同期のＭ周期続いたときＶＴＲが特
殊再生に切換わったものと判別されることになり、通常
再生中に発生する瞬時的なノイズで表示クロックが切換
わるという不都合を防止でき、判別性能を向上すること
ができる。なお、上記ではカウンタ32および36で垂直同
期信号を計数するようにしたが、水平同期信号を計数す
るようにしてもよい。その場合、Ｍカウントデコーダ33
および37では垂直同期信号の場合の250 〜260 倍を計数
したときパルスを出力するようにする。
期が変化したものと判断され誤動作するのを防止するた
め、判別信号が所要時間継続した後に表示クロックを切
換えるようにする。図５はこのために論理和回路15の後
段に付加する回路の一例で、図６は動作を説明するため
のタイムチャートである。すなわち、論理和回路15より
の判別信号の立下りエッジを立下りエッジ検出部31で検
出し、カウンタ32をクリアし、次の判別信号（Ｈレベ
ル）にて垂直同期信号を計数する。このカウンタ32によ
る計数値をＭカウントデコーダ33に入力し、計数値がＭ
（例えば、５〜10に設定する）となったとき、Ｍカウン
トデコーダ33よりパルスを出力し、フリップフロップ回
路38をセットする。そして、前記論理和回路15よりの判
別信号の立上りエッジを立上りエッジ検出部34で検出
し、カウンタ36をクリアし、反転回路35で反転された判
別信号（Ｈレベルに反転）にて垂直同期信号を計数し、
カウンタ36による計数値をＭカウントデコーダ37に入力
し、計数値がＭ（５〜10等に設定）となったとき、Ｍカ
ウントデコーダ37よりパルスを出力し、フリップフロッ
プ回路38をリセットする。これにより、論理和回路15か
らの判別信号が垂直同期のＭ周期続いたときＶＴＲが特
殊再生に切換わったものと判別されることになり、通常
再生中に発生する瞬時的なノイズで表示クロックが切換
わるという不都合を防止でき、判別性能を向上すること
ができる。なお、上記ではカウンタ32および36で垂直同
期信号を計数するようにしたが、水平同期信号を計数す
るようにしてもよい。その場合、Ｍカウントデコーダ33
および37では垂直同期信号の場合の250 〜260 倍を計数
したときパルスを出力するようにする。
【００１３】
【発明の効果】以上に説明したように、本発明によるＶ
ＴＲの特殊再生判別回路によれば、ＶＴＲの特殊再生で
は垂直同期信号の周期が通常再生時より短くなる（早送
り再生）、あるいは長くなる（巻き戻し再生）点に着目
し、これを監視し判別するものであるから、垂直同期期
間の等化パルスの有無で判断する場合のようにＶＴＲに
よって判断を誤ることがない。
ＴＲの特殊再生判別回路によれば、ＶＴＲの特殊再生で
は垂直同期信号の周期が通常再生時より短くなる（早送
り再生）、あるいは長くなる（巻き戻し再生）点に着目
し、これを監視し判別するものであるから、垂直同期期
間の等化パルスの有無で判断する場合のようにＶＴＲに
よって判断を誤ることがない。
【図１】本発明によるＶＴＲの特殊再生判別回路の一実
施例の要部ブロック図である。
施例の要部ブロック図である。
【図２】本発明によるＶＴＲの特殊再生判別回路の判別
部の一実施例の要部ブロック図である。
部の一実施例の要部ブロック図である。
【図３】ＶＴＲより再生された垂直同期信号の一周期の
クロック数の一例である。
クロック数の一例である。
【図４】本発明によるＶＴＲの特殊再生判別回路の判別
部の他の実施例の要部ブロック図である。
部の他の実施例の要部ブロック図である。
【図５】本発明によるＶＴＲの特殊再生判別回路の判別
部の他の実施例の要部ブロック図である。
部の他の実施例の要部ブロック図である。
【図６】図５に示す判別部の動作を説明するための図で
ある。
ある。
２ 入力端子（垂直同期信号） ３ エッジ検出部 ４、32、36 カウンタ ５ レジスタ ６ 判別部 11、13、21、23 基準データ記憶部 12、14 比較部 15 論理和回路 22、24 セレクタ 31 立下りエッジ検出部 33、37 カウントデコーダ 34 立上りエッジ検出部 35 反転回路 38 フリップフロップ回路
Claims (9)
- 【請求項１】 垂直同期信号でクリアされ所要のクロッ
クを計数する第１カウンタと、次の垂直同期信号にて前
記第１カウンタの計数値を記憶するメモリ部と、メモリ
部より読出したデータに基づき前記垂直同期信号がＶＴ
Ｒの特殊再生によるものか否かを判別する判別部とから
なるＶＴＲの特殊再生判別回路。 - 【請求項２】 垂直同期信号の前縁を検出するエッジ検
出部を設け、エッジ検出部よりの信号で前記第１カウン
タをクリアし、エッジ検出部よりの次の信号で第１カウ
ンタによる計数値を前記メモリ部に記憶するようにした
請求項１記載のＶＴＲの特殊再生判別回路。 - 【請求項３】 前記判別部は、ＶＴＲの特殊再生の判別
基準とするための垂直同期の一周期のクロック数を記憶
する第１基準データ記憶部と、前記メモリ部よりのデー
タを第１基準データ記憶部より読出したデータと比較
し、判別基準を越えている場合に特殊再生を示す信号を
出力する第１比較部とからなる請求項１または請求項２
記載のＶＴＲの特殊再生判別回路。 - 【請求項４】 前記判別部は、ＶＴＲの早送り再生の判
別基準とするための垂直同期の一周期のクロック数を記
憶する第２基準データ記憶部と、前記メモリ部よりのデ
ータを第２基準データ記憶部より読出したデータと比較
し判別基準を越えている場合に所要の信号を出力する第
２比較部と、ＶＴＲの巻き戻し再生の判別基準とするた
めの垂直同期の一周期のクロック数を記憶する第３基準
データ記憶部と、前記メモリ部よりのデータを第３基準
データ記憶部より読出したデータと比較し判別基準を越
えている場合に所要の信号を出力する第３比較部と、前
記第２比較部よりの信号および第３比較部よりの信号を
演算し、特殊再生を示す信号を出力する論理和回路とか
らなる請求項１または請求項２記載のＶＴＲの特殊再生
判別回路。 - 【請求項５】 前記判別部は、ＶＴＲの早送り再生の判
別基準とするための垂直同期の一周期のクロック数を記
憶する第２基準データ記憶部と、第２基準データ記憶部
に記憶されるクロック数とＶＴＲの通常再生時の垂直同
期の一周期のクロック数との中間のクロック数を記憶す
る第４基準データ記憶部と、前記第２基準データ記憶部
よりのデータの読出しまたは第４基準データ記憶部より
のデータの読出しを切換える第１セレクタと、前記メモ
リ部よりのデータを第１セレクタよりのデータと比較し
判別基準を越えている場合に所要の信号を出力する第２
比較部と、ＶＴＲの巻き戻し再生の判別基準とするため
の垂直同期の一周期のクロック数を記憶する第３基準デ
ータ記憶部と、第３基準データ記憶部に記憶されるクロ
ック数とＶＴＲの通常再生時の垂直同期の一周期のクロ
ック数との中間のクロック数を記憶する第５基準データ
記憶部と、前記第３基準データ記憶部よりのデータの読
出しまたは第５基準データ記憶部よりのデータの読出し
を切換える第２セレクタと、前記メモリ部よりのデータ
を第２セレクタよりのデータと比較し判別基準を越えて
いる場合に所要の信号を出力する第３比較部と、前記第
２比較部よりの信号および第３比較部よりの信号を演算
し特殊再生を示す信号を出力する論理和回路とからな
り、ＶＴＲが通常再生から特殊再生に切換わるとき、前
記第１セレクタを第２基準データ記憶部側に、第２セレ
クタを第３基準データ記憶部側に切換え、ＶＴＲが特殊
再生から通常再生に切換わるとき、前記第１セレクタを
第４基準データ記憶部側に、第２セレクタを第５基準デ
ータ記憶部側に切換えるようにした請求項１または請求
項２記載のＶＴＲの特殊再生判別回路。 - 【請求項６】 前記第２比較部は、前記メモリ部よりの
クロック数が第２基準データ記憶部より読出したデータ
あるいは第１セレクタからのデータより少ない場合にＨ
レベルの信号を出力し、前記第３比較部は、前記メモリ
部よりのクロック数が第３基準データ記憶部より読出し
たデータあるいは第２セレクタからのデータより多い場
合にＨレベルの信号を出力し、前記論理和回路は、特殊
再生の場合にＨレベルの信号を出力する請求項４または
請求項５記載のＶＴＲの特殊再生判別回路。 - 【請求項７】 前記判別部の後段に、判別部よりの信号
の後縁を検出する立下りエッジ検出部と、立下りエッジ
検出部よりの信号でクリアされ、前記判別部よりの信号
にて前記垂直同期信号を計数する第２カウンタと、第２
カウンタよりの信号を計数し予め設定された計数値にて
信号を出力する第１カウントデコーダと、前記判別部よ
りの信号の前縁を検出する立上りエッジ検出部と、立上
りエッジ検出部よりの信号でクリアされ、前記判別部よ
り反転回路で反転して印加される信号にて前記垂直同期
信号を計数する第３カウンタと、第３カウンタよりの信
号を計数し予め設定された計数値にて信号を出力する第
２カウントデコーダと、前記第１カウントデコーダより
の信号でセットし第２カウントデコーダよりの信号でリ
セットされＨレベルの信号を出力するフリップフロップ
回路とを設け、フリップフロップ回路よりの信号を出力
するようにした請求項１、請求項２、請求項３、請求項
４、請求項５または請求項６記載のＶＴＲの特殊再生判
別回路。 - 【請求項８】 前記判別部よりの信号にて前記第２カウ
ンタで水平同期信号を計数し、前記反転回路よりの信号
にて前記第３カウンタで水平同期信号を計数するように
した請求項７記載のＶＴＲの特殊再生判別回路。 - 【請求項９】 特殊再生の判別基準とするためのクロッ
ク数を設定する設定部を設け、設定部よりのデータを前
記各基準データ記憶部に記憶するようにした請求項１、
請求項２、請求項３、請求項４、請求項５、請求項６、
請求項７または請求項８記載のＶＴＲの特殊再生判別回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023649A JPH10224732A (ja) | 1997-02-06 | 1997-02-06 | Ｖｔｒの特殊再生判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023649A JPH10224732A (ja) | 1997-02-06 | 1997-02-06 | Ｖｔｒの特殊再生判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224732A true JPH10224732A (ja) | 1998-08-21 |
Family
ID=12116395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9023649A Pending JPH10224732A (ja) | 1997-02-06 | 1997-02-06 | Ｖｔｒの特殊再生判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7894705B2 (en) | 2005-06-01 | 2011-02-22 | Oki Semiconductor Co., Ltd. | PLL controller applying a multiplier coefficient appropriate for a phase error, and a method therefor |
-
1997
- 1997-02-06 JP JP9023649A patent/JPH10224732A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7894705B2 (en) | 2005-06-01 | 2011-02-22 | Oki Semiconductor Co., Ltd. | PLL controller applying a multiplier coefficient appropriate for a phase error, and a method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040323 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040609 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041019 |