JPH1022822A

JPH1022822A - ディジタルｐｌｌ回路

Info

Publication number: JPH1022822A
Application number: JP8176887A
Authority: JP
Inventors: Hiroshi Yanagiuchi; 弘柳内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-05
Filing date: 1996-07-05
Publication date: 1998-01-23
Also published as: US5945856A

Abstract

(57)【要約】【課題】出力周波数の高精度化およびロックアップ時
間の短縮を同時に図れるディジタルＰＬＬ回路を実現す
る。【解決手段】クロック制御回路１０はクロック信号Ｃ
ＬＫに応じて、基準クロック信号ＣＫ₂を発生し、位相
比較器２０でプログラマブルマスク生成回路５０からの
発振信号Ｓ５０との位相比較を行い、比較結果に応じて
アップ信号Ｓ_upまたはダウン信号Ｓ_dwを発生しカウンタ
３０に出力し、カウンタ３０は最上位ビットから最下位
ビットに向かって各ビットの値を順次決定し、カウント
値Ｓ３０をディジタル制御遅延線４０に出力し、発振信
号Ｓ４０の周波数を制御する。ロック状態に達した後、
カウンタ３０はアップダウン信号に応じて、最下位ビッ
トから最上位ビットに向かって各ビットの値を順次決定
し、基準クロック信号ＣＫ₂に追従するので、ディジタ
ルＰＬＬ回路のロックアップ時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路（Phase Locked Loop ）に関するものである。

【０００２】

【従来の技術】図２２に示すように、一般的なディジタ
ルＰＬＬ回路は、例えば、位相比較器２、ディジタルカ
ウンタ３、周波数逓倍器４および分周器５により構成さ
れている。位相比較器２は周波数ｆ_refの基準クロック
信号と分周器５からの発振出力ｆ５との位相を比較し、
比較結果に応じたアップ／ダウン信号をディジタルカウ
ンタ３に出力する。例えば、基準クロック信号に対して
発振出力ｆ５の周期が低い場合にはアップ信号をディジ
タルカウンタ３に出力し、その逆の場合にはダウン信号
をディジタルカウンタ３に出力する。ディジタルカウン
タ３は位相比較器２からのアップ／ダウン信号に基づ
き、カウント値を最下位ビットから最上位ビットに向か
ってアップおよびダウンし、ｎビットのカウント値Ｓ３
を周波数逓倍器４に出力する。

【０００３】周波数逓倍器４は電圧制御発振器（ＶＣ
Ｏ）と同様な機能を有し、入力されたカウント値Ｓ３に
より発振周波数を決定し、最終的に周波数ｆ₀の目標ク
ロックＳ４を出力する。分周器５は周波数逓倍器４から
の出力信号Ｓ４を分周した発振出力ｆ５を位相比較器２
に出力する。図２２に示すディジタルＰＬＬ回路におい
ては、図２３に示すように、ロック状態に達するまで、
ディジタルカウンタ３をｎビットカウンタとした場合に
は、最大２ⁿ／ｆ_refの動作時間を必要とする。

【０００４】また、図２４に示すように、目標周波数ｆ
₀の近傍の周波数ｆ_priにカウンタ値の初期値をプリセ
ットすることでロック状態に達するまでの所要時間を短
縮する手法もあるが、この手法では、目標周波数ｆ
₀が、例えばｆ₀’やｆ₀”に変化した場合には、その
効果を適切に発揮できない。従って、図２２に示すディ
ジタルＰＬＬ回路では、ロック状態に達するまでの時間
を短縮するためには、ディジタルカウンタ３のビット数
を少なくする必要がある。

【０００５】一方、図２２に示すディジタルＰＬＬ回路
では、ディジタルカウンタ３のカウント値Ｓ３によって
周波数逓倍器４を制御する際に、例えば、カウント値Ｓ
３の各ビットに対して周波数の移相量の重み付けを行っ
ているが、移相量が大きいとジッタが大きくなることか
ら、ディジタルＰＬＬ回路の出力周波数が必要な精度を
満たすためには、ディジタルカウンタ３のビット数を多
くして、移相量をできる限り小さくすることが必要であ
る。

【０００６】

【発明が解決しようとする課題】ところで、上述した従
来のディジタルＰＬＬ回路では、周波数の精度の向上と
ロック状態に達するまでの所要時間の短縮とが相反する
関係にあることから、これらの双方向について同時に十
分な特性を得ることができないという問題がある。

【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ディジタルＰＬＬ回路におい
て、出力周波数の高精度化およびロック状態に達するま
での所要時間の短縮を図れるディジタルＰＬＬ回路を提
供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタルＰＬＬ回路は、基準クロック信
号に基づき、第１、第２および第３のクロック信号を生
成するクロック生成回路と、上記第３のクロック信号と
被比較信号との位相を比較する位相比較回路と、上記第
１のクロック信号の入力毎に、上記位相比較回路の比較
結果に基づきカウント値を最上位ビットから最下位ビッ
トに向かって順次に決定するディジタルカウンタと、上
記第２のクロック信号に対して、上記ディジタルカウン
タからのカウント値に応じた遅延を与え、当該第２のク
ロック信号の周波数を所定の逓倍数をもって周波数逓倍
し、逓倍信号を上記被比較信号として上記位相比較回路
に出力する周波数逓倍回路とを有する。

【０００９】また、本発明では、好適には、上記ディジ
タルカウンタは、全ビットを決定した後、上記位相比較
回路の比較結果に基づき、カウント値の最下位ビットか
ら最上位ビットに向かって順次に決定する動作に切り換
える動作切り換え手段を有する。

【００１０】また、本発明では、基準クロック信号をＭ
（Ｍは任意の整数）分周する第２の分周回路と、上記基
準クロック信号および分周したクロック信号から一つを
選択して出力する第１の選択回路と、上記第１の選択回
路の出力信号と被比較信号との位相を比較する位相比較
回路と、上記位相比較回路の比較結果に基づきカウント
値を最上位ビットから最下位ビットに向かって順次に決
定するディジタルカウンタと、上記ディジタルカウンタ
からのカウント値に応じて、所定の逓倍数をもって周波
数逓倍した逓倍信号を出力する周波数逓倍回路と、上記
周波数逓倍回路からの逓倍信号をＮ（Ｎは任意の整数）
分周し、分周信号を上記被比較信号として上記位相比較
回路に出力する第３の分周回路とを有する。

【００１１】さらに、本発明では、基準クロック信号と
被比較信号との位相を比較する位相比較回路と、上記位
相比較回路の比較結果に基づきカウント値を最上位ビッ
トから最下位ビットに向かって順次に決定するディジタ
ルカウンタと、上記ディジタルカウンタからのカウント
値に応じて、所定の逓倍数をもって周波数逓倍した逓倍
信号を上記被比較信号として上記位相比較回路に出力す
る周波数逓倍回路と、上記位相比較回路の比較結果に基
づき、当該ディジタルＰＬＬ回路の同期状態を判定し、
判定結果を上記ディジタルカウンタに出力する同期判定
回路とを有する。

【００１２】本発明によれば、基準クロック信号に基づ
き、第１、第２および第３のクロック信号が生成され、
位相比較回路により第３のクロック信号と被比較信号の
位相が比較される。そして、比較結果に応じてディジタ
ルカウンタのカウント値が最上位ビットから最下位ビッ
トに向かって順次に決定される。カウント値に基づいて
第２のクロック信号の周波数を所定の逓倍数をもって周
波数逓倍し、逓倍信号を被比較信号として位相比較回路
に出力される。

【００１３】ディジタルＰＬＬ回路がロック状態に達し
たと判断されたとき、ディジタルカウンタにおいて、カ
ウント動作が切り換えられ、最下位ビットから最上位ビ
ットに向かって、位相比較回路からの位相比較結果に基
づき順次に決定される。このようなディジタルＰＬＬ回
路により、ロック状態に達するまでの所要時間を大幅に
短縮できる。さらにディジタルカウンタのビット数を大
きくすることで、ロック状態に達するまでの時間短縮と
位相追従精度の向上という相反する問題を同時に解決で
きる。

【００１４】

【発明の実施の形態】第１実施形態図１は本発明に係るディジタルＰＬＬ回路の第１の実施
形態を示す回路図である。図示のように、本例のディジ
タルＰＬＬ回路はクロック制御回路１０、位相比較器２
０、カウンタ３０（ディジタルカウンタ）、ディジタル
制御遅延線（ＤＣＤＬ）４０、プログラマブルマスク生
成回路（ＰＭＧ）５０、ＯＲゲート６０、分周器７０お
よびＡＮＤゲート８０により構成されている。

【００１５】クロック制御回路１０は周波数ｆ_inの外部
クロック信号ＣＬＫを受けて、クロック信号ＣＫ₀，Ｃ
Ｋ₁，ＣＫ_1S，ＣＫ₂を発生する。クロック信号ＣＫ₀
をリセット信号として、位相比較器２０、カウンタ３０
およびディジタル制御遅延線４０に出力する。クロック
信号ＣＫ₂を基準クロック信号として、位相比較器２０
に供給する。また、クロック信号ＣＫ₁およびＣＫ_1Sを
ディジタル制御遅延線４０に入力し、遅延動作を制御す
る。さらに、クロック信号ＣＫ_1Sをプログラマブルマス
ク生成回路５０に出力し、それの動作を制御する。クロ
ック制御回路１０はカウンタ３０からのロック信号Ｓ
_endを受け、これに応じてクロック信号ＣＫ_1Sの発生を
制御する。

【００１６】位相比較器２０はクロック制御回路１０か
らの基準クロック信号ＣＫ₂とプログラマブルマスク生
成回路５０からの発振信号Ｓ５０とを位相比較し、比較
結果に応じてアップ信号Ｓ_upまたはダウン信号Ｓ_dwを発
生し、カウンタ３０に出力する。

【００１７】カウンタ３０は位相比較器２０からのアッ
プ信号Ｓ_upまたはダウン信号Ｓ_dw受けて、カウントアッ
プまたはカウントダウン動作を行い、ｍビットのカウン
ト値Ｓ３０を設定し、ディジタル制御遅延線４０に出力
する。なお、本実施形態においては、ディジタルＰＬＬ
回路がロック状態に達するまで、カウンタ３０は位相比
較器２０からのアップ信号Ｓ_upおよびダウン信号Ｓ_dwに
基づき、最上位ビットから最下位ビットに向かって順次
に決定し、ロック状態に達した後、カウント動作を切り
換え、アップ信号Ｓ_upおよびダウン信号Ｓ_dwに基づき、
最下位ビットから最上位ビットに向かって順次に決定す
る。

【００１８】ディジタル制御遅延線４０はクロック制御
回路１０からのクロック信号ＣＫ₀，ＣＫ₁，ＣＫ_1Sを
受けて、さらにカウンタ３０からｍビットのカウント値
Ｓ３０およびロック信号Ｓ_endを受けて発振信号Ｓ４０
を生成し、ＯＲゲート６０に出力する。

【００１９】ＯＲゲート６０はディジタル制御遅延線４
０からの発振信号Ｓ４０およびクロック制御回路１０か
らのクロック信号ＣＫ_1Sを受けて、これらの信号の論理
和を発生し、発振信号Ｓ６０として分周器７０に出力す
る。分周器７０はＯＲゲート６０からの発振信号Ｓ６０
を２分周し、分周信号ｄ_ou _tを発生し、ＡＮＤゲート８
０に出力する。ＡＮＤゲート８０はカウンタ３０からの
ロック信号Ｓ_endおよび分周器７０からの分周信号ｄ
_outを受けて、これらの信号の論理積を生成し、ディジ
タルＰＬＬ回路の出力信号Ｓ_outとして出力する。

【００２０】また、プログラマブルマスク生成回路５０
はクロック制御回路１０からのクロック信号ＣＫ_1Sおよ
び分周器７０からの分周信号ｄ_outを受けて、さらに外
部から入力されたｎビットの制御信号ＳＮに応じて、発
振信号Ｓ５０を生成し、これを被比較信号として位相比
較器２０に出力する。

【００２１】以下、本発明のディジタルＰＬＬ回路を構
成するクロック制御回路１０、位相比較器２０、カウン
タ３０、ディジタル制御遅延線４０およびプログラマブ
ルマスク生成回路５０の各部分について、回路図および
波形図を参照しながら詳細に説明する。

【００２２】図２はクロック制御回路１０の構成を示す
回路図である。図示のように、クロック制御回路１０は
クロック発生回路１０１、ＲＳフリップフロップ１０
２、ＡＮＤゲート１０３，１０４により構成されてい
る。

【００２３】クロック発生回路１０１は外部から入力さ
れたクロック信号ＣＬＫを受けて、基準クロックとして
のクロック信号ＣＫ₂、クロック信号ＣＫ₀，ＣＫ₁を
生成する。

【００２４】ＲＳフリップフロップ１０２のセット信号
入力端子ＳがＡＮＤゲート１０３の出力端子に接続さ
れ、リセット信号入力端子Ｒがリセット信号ＲＳＴの入
力端子に接続されている。ＲＳフリップフロップ１０２
の反転信号出力端子がＡＮＤゲート１０４の一方の入力
端子に接続され、ＡＮＤゲート１０４の他方の入力端子
がクロック信号ＣＫ₁の出力端子ｃｋ１に接続されてい
る。ＡＮＤゲート１０４の出力端子がクロック信号ＣＫ
_1sの出力端子に接続されている。ＡＮＤゲート１０３の
一方の入力端子がロック信号Ｓ_endの入力端子に接続さ
れ、他方の入力端子がＡＮＤゲート１０４の出力端子、
即ち、クロック信号ＣＫ _1sの出力端子に接続されてい
る。

【００２５】ＲＳフリップフロップ１０２、ＡＮＤゲー
ト１０３，１０４により構成されている回路はクロック
発生回路１０１および図１に示すカウンタ３０により生
成されたロック信号Ｓ_endを受けて、ロック信号Ｓ_end
がローレベルに保持されているときクロック信号ＣＫ₁
と同期して、ロック信号Ｓ_endがハイレベルに切り換わ
った後、クロック信号ＣＫ₁と同期して一つのパルスの
みが出力されるクロック信号ＣＫ_1Sを発生する。

【００２６】具体的に、図２に示すように、リセット信
号ＲＳＴの立ち下がりエッジにより、ＲＳフリップフロ
ップ１０２がリセットされ、反転出力端子にハイレベル
の信号が出力される。このため、クロック発生回路１０
１により生成されたクロック信号ＣＫ₁がＡＮＤゲート
１０４を介して、クロック信号ＣＫ_1Sとして出力され
る。このとき、ロック信号Ｓ_endがローレベルに保持さ
れているので、ＲＳフリップフロップ１０２がセットさ
れることなく、反転出力端子がハイレベルのままに保持
されている。

【００２７】また、図１に示すディジタルＰＬＬ回路が
ロック状態に達したとき、カウンタ３０からのロック信
号Ｓ_endがローレベルからハイレベルに切り換えられ
る。これに応じて、クロック信号ＣＫ_1SがＡＮＤゲート
１０３を介してＲＳフリップフロップ１０２のセット信
号入力端子Ｓに入力され、ＲＳフリップフロップ１０２
がセットされ、反転出力端子にローレベルの信号が出力
される。これにより、クロック信号ＣＫ_1Sがローレベル
に保持される。即ち、カウンタ３０からのロック信号Ｓ
_endがローレベルに切り換わった後、クロック制御回路
１０により、一回のみクロック信号ＣＫ_1Sが出力され
る。その後、クロック信号ＣＫ_1Sがローレベルに保持さ
れる。

【００２８】図３はクロック発生回路１０１の構成を示
す回路図である。図示のように、クロック発生回路１０
１はエッジ検出回路１１０，１２７、インバータ１１
１，１１２，１１５，１１６，１２６、ＮＡＮＤゲート
１１３，１１４、ＲＳフリップフロップ１１７，１１
８、ＮＯＲゲート１１９，１２０，１２３，１２４、分
周器１２５により構成されている。

【００２９】エッジ検出回路１１０はクロック信号入力
端子ｃｋに入力されたクロック信号のエッジ、例えば、
立ち上がりエッジを検出し、それを示すエッジ検出信号
Ｓ１１０をＮＡＮＤゲート１１３，１１４に出力する。

【００３０】クロック信号入力端子ｃｋがインバータ１
１１を介して、分周器１２５の入力端子に接続され、分
周器１２５により２分周された信号がインバータ１２６
を介して反転され、クロック信号ｃｋｍとして出力され
る。クロック信号ｃｋｍはエッジ検出回路１２７により
エッジが検出され、クロック信号ＣＫ₀として出力端子
ｃｋ０に出力される。また、クロック信号ｃｋｍがエッ
ジ検出回路１１０からのエッジ検出信号Ｓ１１０ととも
にＮＡＮＤゲート１１４に入力され、クロック信号ｃｋ
ｍがインバータ１１２により反転された信号がエッジ検
出信号Ｓ１１０とともにＮＡＮＤゲート１１３に入力さ
れる。

【００３１】ＮＡＮＤゲート１１３の出力端子がＮＯＲ
ゲート１２３の一方の入力端子に接続され、また、ＮＡ
ＮＤゲート１１３の出力端子がインバータ１１５を介し
てＮＯＲゲート１１９の一方の入力端子に接続される。
さらに、インバータ１１５の出力端子がＲＳフリップフ
ロップ１１７のセット信号入力端子Ｓに接続され、ＲＳ
フリップフロップ１１７のリセット信号入力端子Ｒがリ
セット信号入力端子ｒｅｓｅｔに接続されている。ＲＳ
フリップフロップ１１７の反転出力端子がＮＯＲゲート
１１９の他方の入力端子に接続されている。さらにＮＯ
Ｒゲート１１９の出力端子がＲＳフリップフロップ１２
１のセット信号入力端子Ｓに接続され、ＲＳフリップフ
ロップ１２１のリセット信号入力端子Ｒがリセット信号
入力端子ｒｅｓｅｔに接続されている。ＲＳフリップフ
ロップ１２１の反転出力端子がＮＯＲゲート１２３の他
方の入力端子に接続されている。ＮＯＲゲート１２３の
出力端子がクロック信号ＣＫ₂の出力端子ｃｋ２に接続
されている。

【００３２】ＮＡＮＤゲート１１４の出力端子がＮＯＲ
ゲート１２４の一方の入力端子に接続され、また、ＮＡ
ＮＤゲート１１４の出力端子がインバータ１１６を介し
てＮＯＲゲート１２０の一方の入力端子に接続される。
さらに、インバータ１１６の出力端子がＲＳフリップフ
ロップ１１８のセット信号入力端子Ｓに接続され、ＲＳ
フリップフロップ１１８のリセット信号入力端子Ｒがリ
セット信号入力端子ｒｅｓｅｔに接続されている。ＲＳ
フリップフロップ１１８の反転出力端子がＮＯＲゲート
１２０の他方の入力端子に接続されている。さらにＮＯ
Ｒゲート１２０の出力端子がＲＳフリップフロップ１２
２のセット信号入力端子Ｓに接続され、ＲＳフリップフ
ロップ１２２のリセット信号入力端子Ｒがリセット信号
入力端子ｒｅｓｅｔに接続されている。ＲＳフリップフ
ロップ１２２の反転出力端子がＮＯＲゲート１２４の他
方の入力端子に接続されている。ＮＯＲゲート１２４の
出力端子がクロック信号ＣＫ₁の出力端子ｃｋ１に接続
されている。

【００３３】図４はクロック制御回路１０の動作を示す
波形図である。以下、図５および図６の回路図および図
４の波形図を参照しながら、クロック制御回路１０の動
作について説明する。

【００３４】クロック発生回路１０１のクロック信号入
力端子ｃｋに周波数ｆ_inの外部クロック信号ＣＬＫが入
力される。また、クロック制御回路１０が動作開始まえ
に、リセット信号入力端子ｒｅｓｅｔにハイレベル、例
えば、電源電圧Ｖ_CCレベルのリセット信号ＲＳＴが入力
され、動作開始後、リセット信号ＲＳＴがハイレベルか
らローレベル、例えば、接地電位レベルに切り換えられ
る。

【００３５】エッジ検出回路１１０により、クロック信
号ＣＬＫの立ち上がりエッジが検出され、エッジ検出信
号Ｓ１１０が出力される。また、クロック信号ＣＬＫが
インバータ１１１により反転され、反転されたクロック
信号が分周器１２５により２分周され、さらにインバー
タ１２６により反転され、クロック信号ｃｋｍとして出
力される。クロック信号ｃｋｍがエッジ検出回路１２７
により、立ち上がりエッジが検出され、図４に示すクロ
ック信号ＣＫ₀が生成され、クロック信号出力端子ｃｋ
０に出力される。

【００３６】リセット信号ＲＳＴがハイレベルからロー
レベルに切り換えられた後、ＲＳフリップフロップ１１
７，１１８，１２１，１２２の反転出力端子の出力信号
がローレベルに設定される。これに応じて、クロック信
号出力端子ｃｋ１，ｃｋ２にローレベルの信号が出力さ
れる。

【００３７】クロック信号ｃｋｍの反転信号がエッジ検
出回路１１０からのエッジ検出信号Ｓ１１０とともにＮ
ＡＮＤゲート１１３に入力され、これに応じて、図４に
示すクロック信号ＣＫ₁が生成され、出力端子ｃｋ１に
出力される。クロック信号ｃｋｍがエッジ検出回路１１
０からのエッジ検出信号Ｓ１１０とともにＮＡＮＤゲー
ト１１４に入力され、これに応じて、図４に示すクロッ
ク信号ＣＫ₂が生成され、出力端子ｃｋ２に出力され
る。ディジタルＰＬＬ回路がロック状態に達するまでク
ロック信号ＣＫ₁と同期したクロック信号ＣＫ_1Sが生成
され、ロック状態に達した後、クロック信号ＣＫ_1Sが一
回のみ出力され、その後ローレベルに保持される。

【００３８】図５は位相比較器２０の構成を示す回路図
である。図示のように、位相比較器２０は位相比較回路
２１、遅延回路２２，２３、ＲＳフリップフロップ２
４，２５とにより構成されている。位相比較回路２１に
クロック制御回路１０により生成されたクロック信号Ｃ
Ｋ ₂が基準信号Ｓ_refして入力され、プログラマブルマ
スク生成回路５０からの発振信号Ｓ５０が比較対象信号
Ｓ_varとして入力される。入力された信号の位相差に応
じて、アップ信号Ｓ_uおよびダウン信号Ｓ_dが生成さ
れ、出力端子ｕｐ，ｄｏｗｎにそれぞれ出力される。

【００３９】アップ信号Ｓ_uの出力端子ｕｐがＲＳフリ
ップフロップ２４のセット信号入力端子Ｓに接続され、
さらに遅延回路２２を介してＲＳフリップフロップ２４
のリセット信号入力端子Ｒに接続される。ダウン信号Ｓ
_dの出力端子ｄｏｗｎがＲＳフリップフロップ２５のセ
ット信号入力端子Ｓに接続され、さらに遅延回路２３を
介してＲＳフリップフロップ２５のリセット信号入力端
子Ｒに接続される。

【００４０】図６は位相比較器２０の動作を示す波形図
である。図示のように、位相比較器２０に入力された基
準信号Ｓ_refの位相が比較対象信号Ｓ_varの位相より遅
れている場合には、位相比較回路２１により位相差に応
じたアップ信号Ｓ_uが出力される。遅延回路２２および
ＲＳフリップフロップ２４により構成された回路によ
り、アップ信号Ｓ_uのパルス幅が拡張され、アップ信号
Ｓ_upとして出力される。

【００４１】一方、基準信号Ｓ_refの位相が比較対象信
号Ｓ_varの位相より進んでいる場合には、位相比較回路
２１により位相差に応じたダウン信号Ｓ_dが出力され
る。遅延回路２３およびＲＳフリップフロップ２５によ
り構成された回路により、ダウン信号Ｓ_dのパルス幅が
拡張され、ダウン信号Ｓ_dwとして出力される。

【００４２】これにより、基準信号Ｓ_refと比較対象信
号Ｓ_varとの位相差がわずかのとき、アップ信号Ｓ_uま
たはダウン信号Ｓ_dのパルス幅が狭くなり、そのままで
はカウンタ３０を駆動するには不十分なパルス幅が遅延
回路２２，２３およびＲＳフリップフロップ２４，２５
により構成されたパルス幅拡張回路により幅が拡張さ
れ、アップ信号Ｓ_upおよびダウン信号Ｓ_dwの駆動能力が
向上され、カウンタ３０の誤動作が防止される。

【００４３】図７はカウンタ３０の構成を示す回路図で
ある。図示のように、カウンタ３０はレジスタ３０１、
アップダウンカウンタ３０２、ＲＳフリップフロップ３
０３，３０４，…，３０９、Ｄフリップフロップ３１
０，３１１，…，３１４，３２０，３２１，…，３２
４、セレクタ３１５，３１６，…，３１９、遅延回路３
２５、エッジ検出回路３２６により構成されている。

【００４４】レジスタ３０１の各リセット信号入力端子
ｒ_m-1，ｒ_m-2，…，ｒ₁，ｒ₀はＲＳフリップフロッ
プ３０３の出力端子に接続されている。ＲＳフリップフ
ロップ３０３のセット信号入力端子Ｓはダウン信号Ｓ_dw
の入力端子に接続され、リセット信号入力端子Ｒはクロ
ック信号ＣＫ₀の入力端子に接続されている。レジスタ
３０１の各出力信号端子ｏ_m-1，ｏ_m-2，…，ｏ₁，ｏ
₀はそれぞれＤフリップフロップ３１０，３１１，…，
３１３，３１４の入力端子に接続され、セット信号出力
端子ｓ_m-1，ｓ_m-2，…，ｓ₁，ｓ₀はそれぞれＲＳフ
リップフロップ３０４，３０５，…，３０７，３０８の
セット信号入力端子Ｓに接続されている。ＲＳフリップ
フロップ３０４，３０５，…，３０７，３０８のリセッ
ト信号入力端子Ｒはシステムリセット信号ＲＳＴの入力
端子に接続されている。レジスタ３０１のクロック信号
入力端子ｃｋがクロック信号ＣＫ₀の入力端子に接続さ
れ、ロック信号Ｓ_endの出力端子ｅｎｄはＲＳフリップ
フロップ３０９のセット信号入力端子Ｓに接続されてい
る。

【００４５】アップダウンカウンタ３０２の出力端子ｏ
_m-1，ｏ_m-2，…，ｏ₁，ｏ₀はそれぞれセレクタ３１
５，３１６，…，３１８，３１９の入力端子１に接続さ
れ、Ｄフリップフロップ３１０，３１１，…，３１３，
３１４の出力端子がそれぞれセレクタ３１５，３１６，
…，３１８，３１９の入力端子０に接続されている。セ
レクタ３１５，３１６，…，３１８，３１９の出力端子
がそれぞれカウンタ３０の出力端子Ｏ_m-1，Ｏ_m-2，
…，Ｏ₁，Ｏ₀に接続され、さらに、Ｄフリップフロッ
プ３２０，３２１，…，３２３，３２４の入力端子に接
続されている。セレクタ３１５，３１６，…，３１８，
３１９のクロック入力端子ｃｋは遅延回路３２７の出力
端子に接続されている。

【００４６】３２０，３２１，…，３２３，３２４Ｄフ
リップフロップ３２０，３２１，…，３２３，３２４の
クロック入力端子がエッジ検出回路３２６の出力端子に
接続され、出力端子がそれぞれアップダウンカウンタ３
０２のセット信号入力端子ｓ _m-1，ｓ_m-2，…，ｓ₁，
ｓ₀に接続されている。

【００４７】図８はカウンタ３０の動作を示す波形図で
ある。以下、図７の回路図および図８の波形図を参照し
ながら、カウンタ３０の動作について説明する。レジス
タ３０１にクロック制御回路１０により生成されたクロ
ック信号ＣＫ₀が入力され、クロック信号ＣＫ₀に応じ
て、レジスタ３０１の初期値が設定される。

【００４８】図８に示すように、システムリセット信号
ＲＳＴにより、すべての回路はリセットされた状態で動
作を始める。ディジタルＰＬＬ回路がロック状態か否か
を示すロック信号Ｓ_endはローレベル、例えば、接地電
位レベルに設定されている。このため、セレクタ３１
５，３１６，…，３１８，３１９により、各セレクタの
入力端子０に入力された信号、即ちＤフリップフロップ
３１０，３１１，…，３１３，３１４を介して入力され
たレジスタ３０１の出力端子ｏ_m-1，ｏ_m-2，…，
ｏ₁，ｏ₀の信号が選択され、カウンタ３０の出力端子
Ｏ_m-1，Ｏ_m-2，…，Ｏ₁，Ｏ₀に出力される。

【００４９】図８に示すように、まず、クロック信号Ｃ
Ｋ₀のパルス１でレジスタ３０１の最上位ビットである
出力端子ｏ_m-1が二進数の“１”を示す例えばハイレベ
ルに設定される（以下、単に“１”に設定されるとい
う）。出力端子ｏ_m-1の設定値がＤフリップフロップ３
１０を介してセレクタ３１５の入力端子０に入力され
る。このとき、レジスタ３０１のロック信号Ｓ_endがロ
ーレベルに保持されているので、遅延回路３２５により
ローレベルの選択制御信号Ｓ３２５が出力される。これ
に応じて、各セレクタ３１５，３１６，…，３１８，３
１９により入力端子０の側の入力信号が選択される。

【００５０】このため、カウンタ３０の最上位ビットの
出力端子Ｏ_m-1にレジスタ３０１の最上位ビットの出力
信号、即ち、二進数の“１”を示すハイレベルの信号が
出力される。このとき、カウンタ３０の他のｍ−１個の
出力端子Ｏ_m-2，…，Ｏ₁，Ｏ₀がすべて“０”が出力
される。

【００５１】カウンタ３０よりｍビットの出力信号Ｓ３
０がディジタル制御遅延線４０に出力され、これに応じ
て、ディジタル制御遅延線４０の遅延時間が設定され
る。即ち、ディジタル制御遅延線４０により生成された
発振信号Ｓ４０の周波数がカウンタ３０の出力により設
定される。発振信号Ｓ４０が分周器７０により２分周さ
れ、さらにプログラマブルマスク生成回路５０により発
振信号Ｓ５０が選択され、位相比較器２０に入力され
る。位相比較器２０において、クロック制御回路１０か
らの基準クロック信号ＣＫ₂とプログラマブルマスク生
成回路５０からの発振信号Ｓ５０との位相が比較され、
比較結果に応じてアップ信号Ｓ_upまたはダウン信号Ｓ_dw
が発生され、カウンタ３０に入力される。

【００５２】ここで、例えば、位相比較器２０により比
較の結果、図８に示すダウン信号Ｓ _dwのパルス１が出力
されるとする。ダウン信号Ｓ_dwのパルス１に応じて、Ｒ
Ｓフリップフロップ３０３の出力がハイレベルに設定さ
れ、レジスタ３０１の最上位ビットｍ−１ビットのリセ
ット信号入力端子ｒ_m-1に出力される。これに応じて、
レジスタ３０１の最上位ビット出力端子ｏ_m-1が“０”
にリセットされる。

【００５３】カウンタ３０において、クロック信号ＣＫ
₀のパルス２でレジスタ３０１のｍ−２ビットの出力端
子ｏ_m-2が“１”に設定される。これに応じてディジタ
ル制御遅延線４０により発振信号Ｓ４０が生成され、Ｏ
Ｒゲート６０、分周器７０を介して、プログラマブルマ
スク生成回路５０に入力され、さらにプログラマブルマ
スク生成回路５０により発振信号Ｓ５０として選択さ
れ、位相比較器２０入力される。位相比較器２０におい
て、クロック制御回路１０により生成された基準クロッ
ク信号ＣＫ₂とが位相比較され、比較結果に応じてアッ
プ信号Ｓ_upまたはダウン信号Ｓ_dwが出力される。カウン
タ３０において、位相比較器２０からのアップ信号Ｓ_up
またはダウン信号Ｓ_dwに応じて、レジスタ３０１のｍ−
２ビットが設定される。

【００５４】同様な動作がレジスタ３０１の０ビットま
で繰り返しが行われ、レジスタ３０１の出力端子
ｏ_m-1，ｏ_m-2，…，ｏ₁，ｏ₀により出力されるｍビ
ットの信号がすべて設定される。図８に示すように、最
終的に、カウンタ３０により、ｍビットのカウント値
“０１０…１０”が出力端子Ｏ_m-1，Ｏ_m-2，…，
Ｏ₁，Ｏ₀に出力される。

【００５５】カウンタ３０のｍビットがすべて設定され
た後、即ち、ディジタルＰＬＬ回路がロック状態になっ
たとき、レジスタ３０１により、ロック信号Ｓ_endが出
力される。これに応じて、エッジ検出回路３２６によ
り、ロック信号Ｓ_endの立ち上がりエッジが検出され、
エッジ検出信号がＤフリップフロップ３２０，３２１，
…，３２３，３２４のクロック入力端子に入力され、カ
ウンタ３０の出力端子Ｏ _m-1，Ｏ_m-2，…，Ｏ₁，Ｏ₀
の出力信号がＤフリップフロップ３２０，３２１，…，
３２３，３２４を介して、それぞれアップダウンカウン
タ３０２のセット信号入力端子に入力され、アップダウ
ンカウンタ３０２の初期値としてプリセットされる。

【００５６】また、ロック信号Ｓ_endが遅延回路３２５
により遅延された後、セレクタ３１５，３１６，…，３
１８，３１９のクロック入力端子ｃｋに入力され、これ
に応じて、セレクタ３１５，３１６，…，３１８，３１
９により入力端子１に入力された信号、即ち、アップダ
ウンカウンタ３０２のカウント値が選択され、カウンタ
３０の出力端子Ｏ_m-1，Ｏ_m-2，…，Ｏ₁，Ｏ₀に出力
される。なお、遅延回路３２５の遅延時間はアップダウ
ンカウンタ３０２のセット信号入力端子に入力された信
号が出力端子に出力されるまでの所要時間より大きめに
設定された時間である。

【００５７】アップダウンカウンタ３０２の初期値が設
定された後、位相比較器２０からのアップ信号Ｓ_upまた
はダウン信号Ｓ_dwに応じて、計数動作を行い、カウント
値が設定される。このカウント値がカウンタ３０の出力
信号として、出力端子出力端子Ｏ_m-1，Ｏ_m-2，…，Ｏ
₁，Ｏ₀に出力される。位相比較器２０に入力された基
準クロック信号ＣＫ₂が周波数または位相の変化に応じ
て、アップ信号Ｓ_upまたはダウン信号Ｓ_dwが出力され、
これに応じて、アップダウンカウンタ３０２のカウント
値が設定される。これにより、クロック信号ＣＫ₂に追
従して、即ち、クロック制御回路１０に入力されたクロ
ック信号ＣＬＫに追従した発振信号Ｓ４０がディジタル
制御遅延線４０により生成される。

【００５８】このように、ディジタルＰＬＬ回路がロッ
ク前とロック後でカウンタ３０の動あを切り換えること
により、ロック状態に達するまでの所要時間が大幅に短
縮できる。例えば、カウンタ３０のビット数がｍとする
と、従来型のディジタルＰＬＬ回路においては、ロック
状態に達するまで最大２^mクロックが必要であるに対し
て、本発明のディジタルＰＬＬ回路においては、２（ｍ
＋１）クロックで済む。これは、ｍ＝１０とすれば、２
¹⁰＝１０２４に対して、２（１０＋１）＝２２となり、
約１／４７という時間の短縮となり、ロック状態になっ
た後、各種の動作条件の変化に対して、アップダウンカ
ウンタ３０２で追従することが可能である。

【００５９】図９はディジタル制御遅延線４０の一例４
０ａを示す回路図である。図９に示すように、本例のデ
ィジタル制御遅延線４０ａはセレクタ４０１，４０２，
…，４０４，４０５，４１８、バッファ４０６，４０
７，…，４０９，４１０およびｍビットのラッチ回路４
２０により構成されている。

【００６０】図示のように、ディジタル制御遅延線４０
はｍ段の遅延回路により構成されている。各遅延回路段
はバッファとセレクタとにより形成されている。ディジ
タル制御遅延線４０の入力ｉｎがｍ−１段を構成するセ
レクタ４０１の入力端子０に接続され、またはバッファ
４０６を介して、セレクタ４０１の入力端子１に接続さ
れている。セレクタ４０１の選択制御信号入力端子ｃｋ
はラッチ回路のｍ−１ビット出力端子に接続されてい
る。

【００６１】ディジタル制御遅延線４０の以降の各段
は、上記ｍ−１段と同様に構成され、前段のセレクタの
出力端子が後段のセレクタの入力端子０に接続され、ま
た、後段のバッファを介して、後段のセレクタの入力端
子１に接続される。なお、０段のセレクタ４０５の出力
端子がディジタル制御遅延線４０の出力端子ｏｕｔに接
続されている。また、０段を構成するバッファ４１０の
遅延時間がｔ_dとすると、ｉ段目（０≦ｉ＜ｍ）を構成
するバッファの遅延時間が２ⁱｔ_dに設定されている。
例えば、バッファ４０６の遅延時間が２^m-1ｔ_d、バッ
ファ４０７の遅延時間が２^m-2ｔ_dにそれぞれ設定され
ている。

【００６２】各段のセレクタ４０１，４０２，…，４０
４，４０５の選択制御信号の入力端子ｃｋがそれぞれラ
ッチ回路４２０のｍビットの出力端子に接続されてい
る。ラッチ回路４２０のｍビットの入力端子がそれぞれ
カウンタ３０のｍビットの出力端子Ｏ_m-1，Ｏ_m-2，
…，Ｏ₁，Ｏ₀に接続されている。

【００６３】ラッチ回路４２０のクロック信号入力端子
ｃｋはセレクタ４１８の出力端子に接続されている。セ
レクタ４１８の入力端子０にクロック信号ＣＫ₀が入力
され、セレクタ４１８の入力端子１にクロック信号ＣＫ
₁が入力される。セレクタ４１８の選択制御信号入力端
子ｃｋにカウンタ３０からのロック信号Ｓ_endが入力さ
れる。

【００６４】ディジタルＰＬＬ回路がロック状態に達す
る前に、カウンタ３０によりローレベルのロック信号Ｓ
_endが出力され、これに応じてセレクタ４１８はクロッ
ク信号ＣＫ₀を選択して、ラッチ回路４２０に供給し、
ディジタルＰＬＬ回路がロック状態に達した後、カウン
タ３０により、出力されたロック信号Ｓ_endがハイレベ
ルに切り換えられる。これに応じてセレクタ４１８はク
ロック信号ＣＫ₁を選択して、ラッチ回路４２０に供給
する。

【００６５】このような構成において、カウンタ３０か
らのｍビットのカウント値Ｓ３０がラッチ回路４２０に
より保持され、それぞれ各セレクタ４０１，４０２，
…，４０４，４０５に出力される。セレクタ４０１，４
０２，…，４０４，４０５はカウント値Ｓ３０の各ビッ
トの値に応じて、入力信号が選択して次段に出力する。
例えば、カウント値Ｓ３０のｍ−１ビットが“１”にな
っているとき、セレクタ４０１により、入力端子１に入
力された信号、即ちバッファ４０６を介して遅延された
信号が選択され、次段のｍ−２段に出力される。ｍ−２
段において、例えば、セレクタ４０２に入力された選択
制御信号が“０”になっているとき、セレクタ４０２に
より、入力端子０に入力された信号、即ち、バッファ４
０７を経由せずに、前段の出力信号がそのまま次段へ出
力される。

【００６６】ディジタル制御遅延線４０の各段におい
て、上述したように、ラッチ回路４２０からのカウント
値Ｓ３０の各ビットの値に応じて、各遅延段におけるバ
ッファの使用状況が決定され、入力端子ｉｎから入力さ
れた信号が出力端子ｏｕｔに出力までの遅延時間が設定
される。このため、カウンタ３０からのカウント値Ｓ３
０に応じて、ディジタル制御遅延線４０により生じた遅
延時間が決定され、これに応じて生成された発振信号の
位相または周波数がカウント値Ｓ３０により設定され
る。

【００６７】図１０はディジタル制御遅延線４０のもう
一つの例を示す回路図である。本例のディジタル制御遅
延線４０ｂにおいては、各段はＡＮＤゲート、バッファ
およびセレクタにより構成されている。ｍ−１段におい
ては、ＡＮＤゲート４１１の一方の入力端子がラッチ回
路４２０の出力端子に接続され、他方の入力端子が入力
端子ｉｎに接続されている。ＡＮＤゲート４１１の出力
端子がバッファ４０６を介して、セレクタ４０１の入力
端子１に接続されている。セレクタ４０１の入力端子０
が入力端子ｉｎに接続されている。セレクタ４０１の選
択制御信号入力端子ｃｋがラッチ回路４２０の出力端子
に接続されている。

【００６８】ディジタル制御遅延線４０のｍ−２，ｍ−
３，…，１各段が上述したｍ−１段と同様に構成され、
前段のセレクタの出力端子が次段のセレクタの入力端子
０に接続され、さらに次段のＡＮＤゲートの一方の入力
端子に接続されている。最後段、即ち、ラッチ回路４２
０のビットＳ_O0に対応する０段はＡＮＤゲート４１５お
よびセレクタ４０５により構成されている。なお、本例
のディジタルＰＬＬ回路において、各段を構成するＡＮ
Ｄゲートの遅延時間がｔ_dに設定され、ｉ段目を構成す
るバッファの遅延時間が２ⁱｔ_dに設定されている。

【００６９】このように構成された回路において、例え
ば、ラッチ回路４２０のｍ−１ビットが“１”に設定さ
れているとき、セレクタ４０１において、入力端子１の
入力信号が選択され、次段のｍ−２段へ出力される。こ
の場合、入力端子ｉｎに入力された信号がＡＮＤゲート
４１１およびバッファ４０６を介して遅延され、セレク
タ４０１を介して、次段へ出力される。また、ラッチ回
路４２０のｍ−２ビットが“０”に設定されていると
き、ＡＮＤゲート４１２の出力信号がローレベル、例え
ば、接地電位レベルに保持され、バッファ４０７は動作
せず、無駄な消費電力が防止される。このとき、前段の
出力信号がセレクタの入力端子０に入力され、セレクタ
を介して次段に出力される。

【００７０】上述のように、本回路例においては、各段
を構成するＡＮＤゲートとバッファの一段分の遅延時間
を等しくすれば、不要な回路動作が防ぐことができる。
ラッチ回路４２０により保持されたカウント値Ｓ３０に
応じて、ディジタル制御遅延線４０の遅延時間が決定さ
れ、これに応じて、発振信号の位相および周波数が制御
される。

【００７１】図１１はプログラマブルマスク生成回路５
０の構成を示す回路図である。図示のように、本例のプ
ログラマブルマスク生成回路５０は減算器５０１、エク
スクルーシブＮＯＲゲート５０２，５０３，…，５０
５，５０６、ＡＮＤゲート７０７、ＲＳフリップフロッ
プ５０８、ＡＮＤゲート５０９、アップカウンタ５１
０、ＯＲゲート５１１、ＮＯＲゲート５１２、ＡＮＤゲ
ート５１３、エッジ検出回路５１４、ＲＳフリップフロ
ップ５１５、５１６とにより構成されている。

【００７２】減算器５０１にｎビットの入力端子を有
し、外部からｎビットの制御信号ＳＮが入力される。減
算器５０１のｎビットの出力端子がそれぞれエクスクル
ーシブＮＯＲゲート５０２，５０３，…，５０５，５０
６の一方の入力端子に接続され、エクスクルーシブＮＯ
Ｒゲート５０２，５０３，…，５０５，５０６の他方の
入力端子がアップカウンタ５１０のｎビットの出力端子
に接続されている。

【００７３】エクスクルーシブＮＯＲゲート５０２，５
０３，…，５０５，５０６の出力端子がＡＮＤゲート５
０７の入力端子に接続され、ＡＮＤゲート５０７の出力
端子がＲＳフリップフロップのセット信号入力端子Ｓに
接続され、ＲＳフリップフロップのリセット信号入力端
子ＲがＡＮＤゲート５０９の出力端子に接続され、ＡＮ
Ｄゲートの入力端子がＲＳフリップフロップの出力端子
およびエッジ検出回路５１４の出力端子にそれぞれ接続
されている。

【００７４】アップカウンタ５１０のクロック入力端子
ｉｎがエッジ検出回路５１４の出力端子に接続され、リ
セット信号入力端子ｒｅｓｅｔがＯＲゲート５１１の出
力端子に接続されている。ＯＲゲート５１１の入力端子
がそれぞれＡＮＤゲート５０９の出力端子およびリセッ
ト信号入力端子ｒｓｔに接続されている。

【００７５】ＮＯＲゲート５１２の一方の入力端子がク
ロック入力端子ｃｋｉｎに接続され、他方の入力端子が
ＲＳフリップフロップ５１５の反転出力端子に接続され
ている。ＮＯＲゲート５１２の出力端子がＲＳフリップ
フロップ５１６のセット信号入力端子Ｓに接続され、Ｒ
Ｓフリップフロップ５１６の出力端子がＡＮＤゲート５
１３の一方の入力端子に接続され、ＡＮＤゲート５１３
の他方の入力端子がクロック入力端子ｃｋｉｎに接続さ
れている。ＡＮＤゲート５１３の出力端子がエッジ検出
回路５１４の入力端子に接続されている。ＲＳフリップ
フロップ５１５および５１６のリセット信号入力端子Ｒ
がリセット信号入力端子ｒｓｔに接続されている。

【００７６】減算器５０１に入力されたｎビットの制御
信号ＳＮが減算器５０１により、菜マイナス１した値が
出力される。また、アップカウンタ５１０により、クロ
ック入力端子ｃｋｉｎに入力されたクロックの第２番目
のパルスから計数され、計数値が減算器５０１から出力
されたｎビットの値と比較され、比較結果が一致したと
き、ＲＳフリップフロップ５０８の出力端子にマスク信
号Ｓ_mkが出力される。マスク信号Ｓ_mkのパルスにより、
アップカウンタ５１０がリセットされ、また、ＲＳフリ
ップフロップもリセットされ、マスク信号Ｓ_mkがローレ
ベルに保持される。

【００７７】図１２は制御信号ＳＮにより、減算器５０
１に値“４”が設定された場合のプログラマブルマスク
生成回路５０の動作を示す波形図である。図示のよう
に、クロック入力端子ｃｋｉｎに入力されたクロックの
２番目のパルスよりアップカウンタ５１０が計数を始
め、３番目のパルスが計数されたとき、マスク信号Ｓ_mk
がハイレベルに設定され、これにより、プログラマブル
マスク生成回路５０の出力端子ｏｕｔにクロックの４番
目のパルスが出力される。

【００７８】プログラマブルマスク生成回路５０の出力
端子ｏｕｔに出力された信号が発振信号として位相比較
器２０に入力され、位相比較器２０により基準クロック
信号ＣＫ₂との位相比較が行われる。そして、比較結果
に応じてアップ信号Ｓ_upまたはダウン信号Ｓ_dwが発生さ
れ、カウンタ３０に出力される。

【００７９】上述した回路により図１に示すディジタル
ＰＬＬ回路が構成される。図１３と図１４は本例のディ
ジタルＰＬＬ回路の立ち上がり時の動作を示す波形図で
ある。図１３と図１４はそれぞれ立ち上がり時の異なる
状況を示している。以下、これらの図を参照しつつ、本
例のディジタルＰＬＬ回路の立ち上がり動作について説
明する。

【００８０】前述のように、カウンタ３０が動作開始
後、ディジタルＰＬＬ回路がロック状態に達するまで
に、位相比較器２０からのアップ信号Ｓ_upおよびダウン
信号Ｓ_dwに基づきｍビットのカウント値の内の最上位ビ
ット、即ち、ｍ−１ビットから最下位ビット、即ち０ビ
ットに向かって各ビットの値を決定する。そして、ディ
ジタルＰＬＬ回路がロック状態に達した後、位相比較器
２０からのアップ信号Ｓ_upおよびダウン信号Ｓ_dwに応じ
て、アップダウンカウンタ３０２により基準クロック信
号ＣＫ₂の変化に追従していく。

【００８１】図１３に示すように、まずカウンタ３０の
最上位ビット、ｍ−１ビットが“１”に設定され、これ
に応じてディジタル制御遅延線４０により発生されたク
ロックの周波数はｆ_m-1で、周期は１／ｆ_m-1である。
ここで、ディジタルＰＬＬ回路の目標周波数は位相比較
器２０に入力された基準クロック信号ＣＫ₂の周波数ｆ
₀である。

【００８２】位相比較器２０において、基準クロック信
号ＣＫ₂とプログラマブルマスク生成回路５０からの発
振信号Ｓ５０の位相が比較され、比較結果に応じて、周
期をアップさせる必要があり、位相比較器２０からカウ
ンタ３０にアップ信号Ｓ_upが出力される。これにより、
カウンタ３０において、ｍ−１ビットが“１”に設定さ
れたまま、ｍ−２ビットが“１”に設定される。このと
きのディジタル制御遅延線４０の出力信号の周波数がｆ
_m-2で、周期は１／ｆ_m-2である。

【００８３】位相比較器２０において、基準クロック信
号ＣＫ₂とプログラマブルマスク生成回路５０からの発
振信号Ｓ５０の位相が比較され、比較結果に応じて、周
期をダウンさせる必要があり、位相比較器２０からカウ
ンタ３０に向かって、ダウン信号Ｓ_dwが出力される。こ
れにより、カウンタ３０において、ｍ−２ビットを
“０”に設定され、ｍ−３ビットを“１”に設定され
る。

【００８４】上記の動作をカウンタ３０の０ビットまで
繰り返し行われ、最後にプログラマブルマスク生成回路
５０からの発振信号Ｓ５０の周波数が基準クロック信号
ＣＫ ₂の周波数と一致して、ディジタルＰＬＬ回路がロ
ック状態になる。これに応じて、カウンタ３０よりロッ
ク信号Ｓ_endが発生され、それ以降カウンタ３０にある
アップダウンカウンタ３０２により、位相比較器２０か
らのアップ信号Ｓ_upおよびダウン信号Ｓ_dwに応じて、基
準クロック信号ＣＫ₂の変化に追従していく。

【００８５】図１４はディジタルＰＬＬ回路の立ち上が
り時の他の動作例を示す波形図である。本例において
は、カウンタ３０の最上位ビット、即ちｍ−１ビットが
“１”に設定され、プログラマブルマスク生成回路５０
により発生された発振信号Ｓ５０の周波数は１／ｆ_m-1
になる。このとき、位相比較器２０により位相比較の結
果、周波数がダウンさせる必要があり、これに応じて、
カウンタ３０のｍ−１ビットが“０”に設定され、ｍ−
２ビットが“１”に設定される。これ状態において、位
相比較器２０により、基準クロック信号ＣＫ₂とプログ
ラマブルマスク生成回路５０からの発振信号Ｓ５０との
位相が比較され、比較結果に応じてカウンタ３０がｍ−
２ビットを決定する。以降、目標周波数ｆ₀に達するま
でビット０に向かってこの動作が繰り返し行われる。目
標周波数ｆ₀に達したとき、即ち、ディジタルＰＬＬ回
路がロック状態に達したとき、カウンタ３０によりロッ
ク信号Ｓ_endが発生され、それ以降、カウンタ３０のア
ップダウンカウンタ３０２により、位相比較器２０から
アップ信号Ｓ_upおよびダウン信号Ｓ_dwに応じて、基準ク
ロック信号ＣＫ₂の変化に追従していく。

【００８６】以上のようなディジタルＰＬＬ回路によ
り、カウンタ３０とディジタル制御遅延線４０のビット
数ｍを大きく設定することで、ディジタルＰＬＬ回路の
出力周波数の精度が向上する。よって、従来では、相反
する問題であったディジタルＰＬＬ回路のロックアップ
時間の短縮と、出力周波数の精度の向上とが、同時に容
易に実現する。

【００８７】以上説明したように、本実施形態によれ
ば、クロック制御回路１０はクロック信号ＣＬＫに応じ
て、クロック信号ＣＫ₂を発生し、位相比較器２０はク
ロック信号ＣＫ₂を基準クロックとしてプログラマブル
マスク生成回路５０からの発振信号Ｓ５０との位相比較
を行い、比較結果に応じてアップ信号Ｓ_upまたはダウン
信号Ｓ_dwを発生しカウンタ３０に出力する。カウンタ３
０は位相比較器２０からの制御信号に応じて最上位ビッ
トから最下位ビットに向かって各ビットの値を順次決定
し、ｍビットのカウント値Ｓ３０を設定しディジタル制
御遅延線４０に出力し、発振信号Ｓ４０の周波数を制御
し、プログラマブルマスク生成回路５０により、発振信
号Ｓ４０に応じて、逓倍信号Ｓ５０を発生し、位相比較
器２０に出力し、ロック状態に達した後、位相比較器２
０からの制御信号に応じて、基準クロック信号ＣＫ₂の
変化に追従していくので、ディジタルＰＬＬ回路のロッ
クアップ時間を短縮でき、ロックアップ時間の短縮と周
波数の精度向上という相反する問題を同時に容易に解決
できる。

【００８８】第２実施形態図１５は本発明に係るディジタルＰＬＬ回路の第２の実
施形態を示す回路図である。図示のように、本例のディ
ジタルＰＬＬ回路はクロック発生器１０１、位相比較器
２０、カウンタ３０、ディジタル制御遅延線４０’、プ
ログラマブルマスク生成回路５０、ＲＳフリップフロッ
プ１２，１８、ＡＮＤゲート１３，１４，１５，１９，
８０、ＯＲゲート１７，６０、分周器７０，９０により
構成されている。なお、ディジタル制御遅延線４０’は
図９または図１０に示すディジタル制御遅延線４０ａ，
４０ｂの何れかにより構成されている。

【００８９】クロック発生回路１０１のクロック入力端
子ｃｋがクロック信号ＣＬＫの入力端子に接続され、リ
セット信号入力端子ｒｅｓｅｔがリセット信号ＲＳＴの
入力端子に接続されている。クロック信号ＣＫ₀の出力
端子が位相比較器２０、カウンタ３０およびディジタル
制御遅延線４０’に接続され、クロック信号ＣＫ₁の出
力端子がＡＮＤゲート１４の入力端子およびディジタル
制御遅延線４０’に接続されている。クロック信号ＣＫ
₂の出力端子がＡＮＤゲート１５および位相比較器２０
に接続されている。

【００９０】位相比較器２０のアップ信号Ｓ_upおよびダ
ウン信号Ｓ_dwの出力端子がカウンタ３０に接続され、カ
ウンタ３０のロック信号Ｓ_endの出力端子がＡＮＤゲー
ト１３、ＯＲゲート１６およびＡＮＤゲート８０の入力
端子に接続されている。ディジタル制御遅延線４０’の
出力端子がＡＮＤゲート１９の一方の入力端子に接続さ
れ、ＡＮＤゲート１９の他方の入力端子がＲＳフリップ
フロップ１８の出力端子に接続されている。ＡＮＤゲー
トの出力端子がＯＲゲート１７の一方の入力端子に接続
され、ＯＲゲート１７の他方の入力端子がＡＮＤゲート
１４の出力端子に接続されている。ＯＲゲート１７の出
力端子がディジタル制御遅延線４０’のクロック入力端
子ｉｎに接続されいる。

【００９１】ディジタル制御遅延線４０’のクロック出
力端子ｏｕｔがＯＲゲート６０の一方の入力端子に接続
され、他方の入力端子がＡＮＤゲート₁₄の出力端子に接
続されている。ＯＲゲート６０の出力端子が分周器７０
の入力端子に接続され、分周器７０の出力端子がＡＮＤ
ゲート８０の一方の入力端子に接続され、他方の入力端
子がカウンタ３０のロック信号Ｓ_endの出力端子に接続
されている。ＡＮＤゲート８０の出力端子がディジタル
ＰＬＬ回路のクロック信号出力端子に接続されている。

【００９２】分周器７０の出力端子がプログラマブルマ
スク生成回路５０のクロック入力端子ｃｋｉｎに接続さ
れ、プログラマブルマスク生成回路５０のリセット信号
入力端子ｒｅｓｅｔがＡＮＤゲート１４の出力端子に接
続されている。プログラマブルマスク生成回路５０のク
ロック出力端子ｏｕｔが分周器９０の入力端子に接続さ
れ、分周器９０のリセット信号入力端子がＡＮＤゲート
１４の出力端子に接続されている。さらに分周器９０の
クロック出力端子が位相比較器２０に接続されている。

【００９３】分周器９０はプログラマブルマスク生成回
路５０からの発振信号を２分周して、分周信号Ｓ９０を
比較対象信号Ｓ_varとして位相比較器２０に出力する。
また、分周器９０はクロック信号ＣＫ_1Sを受けて、この
信号によりリセットされる。

【００９４】図１６および図１７は図１５に示すディジ
タルＰＬＬ回路の動作を示す波形図である。以下、図１
５、図１６および図１７を参照しながら、本回路例の動
作について説明する。なお、図１６はディジタルＰＬＬ
回路がロックする前の動作を示し、図１７はロックした
後の動作を示している。ここで、プログラマブルマスク
生成回路５０は制御信号ＳＮにより、ｎ＝４と設定さ
れ、即ち、クロック入力端子ｃｋｉｎに入力された信号
に対して４分周を行い、分周信号を分周器９０に出力す
る。

【００９５】図１６に示すように、リセット信号ＲＳＴ
がハイレベルからローレベルに切り換えられた後、ディ
ジタルＰＬＬ回路が動作を開始する。クロック発生回路
１０１により、クロック信号ＣＬＫパルス１の立ち下が
りエッジでクロック信号ＣＫ ₀がパルス１が生成され、
クロック信号ＣＬＫのパルス２の立ち上がりエッジでク
ロック信号ＣＫ₁のパルス１が生成され、さらに、クロ
ック信号ＣＬＫのパルス３が立ち上がりエッジでクロッ
ク信号ＣＫ₂のパルス１が生成される。

【００９６】また、図１６に示すように、ディジタルＰ
ＬＬ回路がロック状態に達するまでクロック信号ＣＫ₁
と同様なタイミングで、ＡＮＤゲート１３，１４および
ＲＳフリップフロップ１２で構成された回路により、ク
ロック信号ＣＫ_1Sが生成される。クロック信号ＣＫ_1Sに
より、プログラマブルマスク生成回路５０および分周器
９０がそれぞれリセットされる。

【００９７】また、クロック信号ＣＫ_1SがＯＲゲート１
６を介してＲＳフリップフロップ１８のセット信号入力
端子Ｓに入力される。これに応じてＲＳフリップフロッ
プがセットされる。このため、ディジタル制御遅延線４
０’の出力信号Ｓ４０がＡＮＤゲート１９およびＯＲゲ
ート１７を介して、ディジタル制御遅延線４０’の入力
側に帰還され、発振信号Ｓ４０が生成される。

【００９８】一方、ＲＳフリップフロップ１８はリセッ
ト信号ＲＳＴまたは基準クロック信号ＣＫ₂の何れかに
よりリセットされる。ＲＳフリップフロップ１８がリセ
ットされると、ＡＮＤゲート１９の出力端子がローレベ
ルに保持され、ディジタル制御遅延線４０’の発振動作
が停止する。このように、リセット信号ＲＳＴによりＲ
Ｓフリップフロップ１８およびディジタル制御遅延線４
０’が初期化状態から動作が始まる。最初のクロック信
号ＣＫ_1Sにより、ＲＳフリップフロップ１８がセットさ
れ、ディジタル制御遅延線４０’の帰還ループが形成さ
れる。また、クロック信号ＣＫ_1SがＯＲゲート１７を介
してディジタル制御遅延線４０’の入力端子に入力さ
れ、これによりディジタル制御遅延線４０’が発振動作
を開始する。

【００９９】そして、クロック信号ＣＫ₂によりＲＳフ
リップフロップ１８がリセットされ、ディジタル制御遅
延線４０’の発振動作が停止する。このように、ディジ
タルＰＬＬ回路がロック状態に達するまで、ディジタル
制御遅延線４０’において間欠動作で発振信号Ｓ４０が
発生され、クロック信号ＣＫ_1Sとクロック信号ＣＫ₂の
間のみ発振信号Ｓ４０が出力される。

【０１００】発振信号Ｓ４０がＯＲゲート６０を介して
分周器７０に入力され、分周信号ｄ _outが生成され、プ
ログラマブルマスク生成回路５０に出力される。プログ
ラマブルマスク生成回路５０において、制御信号ＳＮに
より設定された値に基づいて、マスク信号Ｓ_mkを生成し
分周信号ｄ_outから所定のパルスが選択されて、分周器
９０に出力される。分周器９０はクロック信号ＣＫ_1Sに
よりリセットされ、初期状態に設定されているので、プ
ログラマブルマスク生成回路５０からのパルスがそのま
ま比較対象信号Ｓ_varとして位相比較器２０に出力され
る。

【０１０１】位相比較器２０により、クロック発生回路
１０１からのクロック信号ＣＫ₂を基準クロックとし
て、分周器９０からの発振信号Ｓ９０との位相比較が行
われる。比較結果に応じて、アップ信号Ｓ_upまたはダウ
ン信号Ｓ_dwが発生され、カウンタ３０に出力される。カ
ウンタ３０は位相比較器２０からのアップ信号Ｓ_upおよ
びダウン信号Ｓ_dwに応じて、最上位ビットから最下位ビ
ットに向かって順次値が決定され、ｍビットのカウント
値Ｓ３０がディジタル制御遅延線４０’に出力される。

【０１０２】ディジタル制御遅延線４０’はカウント値
Ｓ３０に応じて遅延時間が制御される。また、ディジタ
ル制御遅延線４０’の出力端子ｏｕｔがＡＮＤゲート１
９およびＯＲゲート１７を介して入力端子ｉｎ接続さ
れ、ループが形成されているので、遅延時間に応じて、
生成された発振信号Ｓ４０の周波数が制御される。

【０１０３】ディジタル制御遅延線４０’により生成さ
れた発振信号Ｓ４０がＯＲゲート６０を介して分周器７
０に出力され、分周器７０により２分周された発振信号
ｄ_ou _tがＡＮＤゲート８０およびプログラマブルマスク
生成回路５０に出力される。ＡＮＤゲート８０の他方の
入力端子にカウンタ３０からのロック信号Ｓ_endが入力
され、ディジタルＰＬＬ回路がロック状態に達したと
き、ロック信号Ｓ_endがローレベルからハイレベルに切
り換わった後、発振信号ｄ_outがＡＮＤゲート８０の出
力端子に出力される。

【０１０４】分周器７０からの発振信号ｄ_outがプログ
ラマブルマスク生成回路５０に出力される。プログラマ
ブルマスク生成回路５０において、入力された制御信号
ＳＮにより設定された値に応じて、発振信号ｄ_outから
所定の間隔でパルスが選択されて分周器９０に出力され
る。例えば、制御信号ＳＮにより、値ｎ＝４が設定され
たとき、図１６に示すように、プログラマブルマスク生
成回路５０により、発振信号ｄ_outより４番目のクロッ
クが選択され、分周器９０に出力される。

【０１０５】分周器９０により、プログラマブルマスク
生成回路５０からのクロックが２分周され、発振信号Ｓ
_varとして位相比較器２０に出力される。位相比較器２
０において、クロック発生回路１０１からの基準クロッ
ク信号ＣＫ₂と分周器９０からの発振信号Ｓ９０との位
相が比較され、比較結果に応じてアップ信号Ｓ_upまたは
ダウン信号Ｓ_dwが生成され、カウンタ３０に出力され
る。例えば、位相比較の結果、発振信号Ｓ９０の周期が
長い場合には、ダウン信号Ｓ_dwが出力され、その逆の場
合には、アップ信号Ｓ_upが出力される。

【０１０６】位相比較器２０からのアップ信号Ｓ_upおよ
びダウン信号Ｓ_dwに応じて、カウンタ３０により、最上
位ビットから最下位ビットに向かってｍビットのカウン
ト値Ｓ３０の値が順次設定され、これに応じて、ディジ
タル制御遅延線４０’により、発生された発振信号Ｓ４
０の周波数が制御される。

【０１０７】分周器９０により生成された発振信号Ｓ９
０の周波数が基準クロック信号ＣＫ ₂の周波数と一致す
るまたは極めて近い場合に、ディジタルＰＬＬ回路がロ
ック状態に達したと判断され、カウンタ３０によりロッ
ク信号Ｓ_endが発生される。これに応じて、ＡＮＤゲー
ト８０により、発振信号ｄ_outが出力される。

【０１０８】なお、ディジタルＰＬＬ回路がロック状態
になった後、発振信号ｄ_outの周波数ｆ₀はプログラマ
ブルマスク生成回路５０に入力された制御信号ＳＮによ
り設定された値でクロック発生回路１０１に入力された
クロック信号ＣＬＫに対して逓倍された周波数となる。
本例の場合では、プログラマブルマスク生成回路５０に
おいて、制御信号ＳＮにより、値４が設定されているの
で、ディジタルＰＬＬ回路により生成された発振信号ｄ
_outの周波数ｆ₀はクロック信号ＣＬＫの周波数ｆ_inの
４倍となる。

【０１０９】ディジタルＰＬＬ回路がロック状態になっ
た後、カウンタ３０からのロック信号Ｓ_endがハイレベ
ルに切り換わる。これに応じて、クロック信号ＣＫ_1Sが
一回のみパルスが出力され、その後ローレベルに保持さ
れる。また、ＡＮＤゲート１５の出力端子がローレベル
に保持され、リセット信号ＲＳＴのレベル変化を除け
ば、ＲＳフリップフロップ１８がリセットれることな
く、出力端子がハイレベルに保持される。このため、デ
ィジタル制御遅延線４０’の帰還ループが保たれ、ディ
ジタル制御遅延線４０’により連続発振が行われる。ま
た、クロック信号ＣＫ_1Sがローレベルに保持されている
ので、分周器９０がリセットされることなく、通常の２
分周動作を行うので、プログラマブルマスク生成回路５
０からの発振パルスに対して、２回に１回の割合で発振
信号Ｓ９０が発生され、比較対象信号Ｓ_varとして位相
比較器２０に出力される。さらに、ロック信号Ｓ_endが
ハイレベルに保持されているので、分周器７０からの発
振信号ｄ_outがＡＮＤゲート８０を介して、信号Ｓ_out
として出力される。

【０１１０】本実施形態においては、ディジタルＰＬＬ
回路がロック状態に達した後、プログラマブルマスク生
成回路５０の出力信号が分周器９０により分周され、位
相比較器２０における位相比較動作が外部クロック信号
ＣＬＫに対して２回に１回行われる。

【０１１１】第３実施形態図１８は本発明に係るディジタルＰＬＬ回路の第３の実
施形態を示す回路図である。図示のように、本実施形態
のディジタルＰＬＬ回路では、ディジタル制御遅延線４
０ｃ，４０ｄの二つの遅延回路が設けられ、また、ＯＲ
ゲート６０ａが３入力ＯＲゲートにより構成されてい
る。

【０１１２】ディジタル制御遅延線４０ｃの出力端子ｏ
ｕｔがディジタル制御遅延線４０ｄの入力端子およびＯ
Ｒゲート６０ａの一つの入力端子に接続され、ディジタ
ル制御遅延線４０ｄの出力端子ｏｕｔがＡＮＤゲート１
９の一方の入力端子に接続されている。

【０１１３】本実施形態におけるディジタルＰＬＬ回路
の他の部分は図１５に示すディジタルＰＬＬ回路の第２
の実施形態と同様である。以下、異なる部分についての
み説明を行う。本例においては、ディジタル制御遅延線
４０ｃ，４０ｄを二つ設けることにより、各々の遅延回
路は周波数ｆ₀で動作することになる。なお、ここで、
ｆ₀は分周器７０の出力信号、即ち、発振信号ｄ_outの
周波数である。

【０１１４】図１５に示す第２の実施形態においては、
ディジタル制御遅延線４０の動作周波数が２ｆ₀である
に対して、本例におけるディジタル制御遅延線４０ｃ，
４０ｄの動作周波数は半分となるので、より高い出力周
波数に対する内部回路の動作が可能となる。

【０１１５】第４実施形態図１９は本発明に係るディジタルＰＬＬ回路の第４の実
施形態を示す回路図である。図１９においては、ディジ
タルＰＬＬ回路ＤＰＬＬは図１に示す第１の実施形態と
同様である。外部から入力されたクロック信号ＣＬＫお
よびそのＭ分周された信号がセレクタＳＥＬ₁により選
択されてディジタルＰＬＬ回路ＤＰＬＬのクロック入力
端子に出力される。

【０１１６】セレクタＳＥＬ₁はカウンタ３０からのロ
ック信号Ｓ_endにより制御され、ロック信号Ｓ_endがロ
ーレベルのとき、クロック信号ＣＬＫが選択されディジ
タルＰＬＬ回路ＤＰＬＬに出力され、ロック信号Ｓ_end
がハイレベルのとき、分周器ＦＤＶ₁によりＭ分周され
たクロック信号ＣＬＫの分周信号が選択され、ディジタ
ルＰＬＬ回路ＤＰＬＬに出力される。

【０１１７】プログラマブルマスク生成回路５０はセレ
クタＳＥＬ₂からのｎビットの制御信号により動作が制
御される。セレクタＳＥＬ₂の一方の入力には制御信号
ＳＭが入力され、もう一方の入力には制御信号ＳＮが入
力される。制御信号ＳＭにより、ｎビットの値Ｎ×Ｍが
設定され、制御信号ＳＮにより、ｎビットの値Ｎが設定
される。

【０１１８】セレクタＳＥＬ₂がセレクタＳＥＬ₁と同
様に、カウンタ３０からのロック信号Ｓ_endにより制御
され、ロック信号Ｓ_endがローレベルのとき、制御信号
ＳＮが選択され、プログラマブルマスク生成回路５０に
値Ｎが入力され、ロック信号Ｓ_endがハイレベルのと
き、制御信号ＳＭが選択され、プログラマブルマスク生
成回路５０に値Ｎ×Ｍが入力される。

【０１１９】ディジタルＰＬＬ回路ＤＰＬＬがロック状
態に達するまでに、カウンタ３０によりローレベルのロ
ック信号Ｓ_endが出力され、これに応じて、セレクタＳ
ＥＬ ₁により、クロック信号ＣＬＫが選択され、ディジ
タルＰＬＬ回路ＤＰＬＬに入力される。また、セレクタ
ＳＥＬ₂により、制御信号ＳＮが選択され、プログラマ
ブルマスク生成回路５０に値Ｎが設定される。

【０１２０】この場合、ディジタルＰＬＬ回路ＤＰＬＬ
がクロック信号ＣＬＫの周波数ｆ_inが目標周波数とし
て、カウンタ３０において、最上位ビットから最下位ビ
ットまで順次値が設定される。ロック状態に達したと
き、ディジタルＰＬＬ回路ＤＰＬＬにより出力された信
号Ｓ_outの周波数がｆ_in×Ｎとなる。

【０１２１】ディジタルＰＬＬ回路ＤＰＬＬがロック状
態に達したとき、カウンタ３０により、ロック信号Ｓ
_endがローレベルからハイレベルに切り換えられ、これ
に応じて、セレクタＳＥＬ₁において、クロック信号Ｃ
ＬＫのＭ分周した分周信号が選択され、ディジタルＰＬ
Ｌ回路ＤＰＬＬに入力される。また、セレクタＳＥＬ₂
において、制御信号ＳＭが選択され、プログラマブルマ
スク生成回路５０に値Ｍ×Ｎが設定される。

【０１２２】このように、ディジタルＰＬＬ回路ＤＰＬ
Ｌがロック状態に達した後、ロック信号Ｓ_endのレベル
に応じて、クロック信号ＣＬＫのＭ分周信号がディジタ
ルＰＬＬ回路ＤＰＬＬに入力され、位相比較器２０にお
ける比較動作がクロック信号ＣＬＫの２×Ｍ周期に１回
行われる。比較動作が低減されることにより、ディジタ
ルＰＬＬ回路ＤＰＬＬの消費電力の低減を図れる。

【０１２３】第５実施形態図２０は本発明に係るディジタルＰＬＬ回路の第５の実
施形態を示す回路図である。図２０においては、ディジ
タルＰＬＬ回路は図１に示す第１の実施形態と較べて、
最上位ビット決定カウンタ３１、同期判定回路３２が新
たに設けられている。

【０１２４】最上位ビット決定カウンタ３１はディジタ
ルＰＬＬ回路が動作開始前に、最適な最上位ビットを予
め設定する。動作開始後、最上位ビット決定カウンタ３
１からの信号Ｓ３１により、カウンタ３０ａの最上位ビ
ットが決定され、この最上位ビットから最下位ビットに
向かって順次に決定するので、ディジタルＰＬＬ回路の
ロックアップ時間を短縮できる。

【０１２５】例えば、最上位ビット決定カウンタ３１は
外部から入力されたクロック信号ＣＬＫより高い周波数
の信号を発生する発振器を内蔵または外部装置として備
えている。最上位ビット決定カウンタ３１はこの発振器
からの発振信号を基準として、基準クロック信号の周期
アップカウンタで計数し、その計数値とディジタル制御
遅延線４０の出力信号の周波数との関係からセレクタに
より最適な最上位ビットを決定する。

【０１２６】同期判定回路３２は位相比較器２０からの
アップ信号Ｓ_up、ダウン信号Ｓ_dwおよびクロック制御回
路１０からのクロック信号ＣＫ₀を受けて、ディジタル
ＰＬＬ回路の同期状態を判断する。例えば、位相比較器
２０によりアップ信号Ｓ_upとダウン信号Ｓ_dwがともに発
生されなくなるとき、ディジタルＰＬＬ回路が同期状
態、即ち、ロック状態と判断され、同期信号Ｓ_syncが生
成され、カウンタ３０およびＯＲゲート３３に出力され
る。

【０１２７】カウンタ３０は最上位ビット決定カウンタ
３１により決定された最上位ビットから、最下位ビット
に向かって残りのビットを順次設定していく。その途中
で同期判定回路３２から同期信号Ｓ_syncを受けると、デ
ィジタルＰＬＬ回路がロック状態に達したと判断し、ロ
ック信号Ｓ_endを発生し、それ以降のビットの設定をや
める。これにより、ロックアップ時間をさらに短縮でき
る。

【０１２８】ＯＲゲート３３により、カウンタ３０から
のロック信号Ｓ_endまたは同期判定回路３２からの同期
信号Ｓ_syncの何れかを受けると、制御信号Ｓ_runをＡＮ
Ｄゲート８０に出力し、これに応じて、分周器７０から
の分周信号を出力信号Ｓ_outとして出力される。

【０１２９】図２１は本例のディジタルＰＬＬ回路の動
作を示す波形図である。以下、この波形図を参照しつ
つ、本例のディジタルＰＬＬ回路の動作を説明する。図
示のように、リセット信号ＲＳＴがローレベルに切り換
えられた後、ディジタルＰＬＬ回路が動作を開始する。
まず、制御信号ｓｅｔｂｉｔに応じて、最上位ビット決
定カウンタ３１によりカウンタ３０の最上位ビットが決
定される。ここで、例えば、ｍ−１ビットが最上位ビッ
トとして決定される。

【０１３０】最上位ビットが決定された後の動作は上述
した第１の実施形態と同様であり、決定された最上位ビ
ットから最下位ビットに向かって順次値が設定されてい
く。そして、ビット設定の途中で、例えば、図２１に示
すクロック信号ＣＫ₀のパルスｍにおいて、同期判定回
路３２により、ディジタルＰＬＬ回路がロック状態に達
したと判断され、同期信号Ｓ_syncが出力される。これに
応じて、ＯＲゲート３３により出力された制御信号Ｓ
_runがローレベルからハイレベルに切り換わり、カウン
タ３０において、ビット設定動作が停止し、位相比較器
２０からのアップ信号Ｓ_upおよびダウン信号Ｓ_dwに応じ
て、アップダウンカウンタにより、カウント値Ｓ３０が
設定され、クロック信号ＣＬＫの変化に追従していく。
即ち、カウンタ３０の動作がロック後の状態に切り換え
らる。

【０１３１】本実施形態によれば、ディジタルＰＬＬ回
路に最上位ビット決定カウンタ３１および同期判定回路
３２を新たに設けることにより、ディジタルＰＬＬ回路
動作開始後にカウンタ３０に最上位ビットをロードし、
最下位ビットに向かって順次設定していく。途中でロッ
ク状態に達したとき、同期判定回路３２により同期信号
Ｓ_syncを出力し、カウンタ３０のビット設定動作を停止
させ、それ以降、位相比較器２０からのアップ信号Ｓ_up
およびダウン信号Ｓ_dwに応じて、アップダウンカウンタ
によりクロック信号ＣＬＫの変化に追従していくので、
ディジタルＰＬＬ回路がロックアップ時間を短縮でき
る。

【０１３２】

【発明の効果】以上説明したように、本発明のディジタ
ルＰＬＬ回路によれば、出力周波数の高精度化およびロ
ックアップ時間の短縮を図れ、従来相反する問題であっ
たディジタルＰＬＬ回路のロックアップ時間の短縮と、
出力周波数の精度の向上とを同時に実現できる利点があ
る。

【図面の簡単な説明】

【図１】本発明に係るディジタルＰＬＬ回路の第１の実
施形態を示す回路図である。

【図２】クロック制御回路１０の構成を示す回路図であ
る。

【図３】クロック発生回路１０１の構成を示す回路図で
ある。

【図４】クロック制御回路１０の動作を示す波形図であ
る。

【図５】位相比較器２０の構成を示す回路図である。

【図６】位相比較器２０の動作を示す波形図である。

【図７】カウンタ３０の構成を示す回路図である。

【図８】カウンタ３０の動作を示す波形図である。

【図９】ディジタル制御遅延線４０の一例を示す回路図
である。

【図１０】ディジタル制御遅延線４０のもう一つの例を
示す回路図である。

【図１１】プログラマブルマスク生成回路５０の構成を
示す回路図である。

【図１２】プログラマブルマスク生成回路５０の動作を
示す波形図である。

【図１３】ディジタルＰＬＬ回路の立ち上がり時の動作
を示す波形図である。

【図１４】ディジタルＰＬＬ回路の立ち上がり時の動作
を示す波形図である。

【図１５】本発明に係るディジタルＰＬＬ回路の第２の
実施形態を示す回路図である。

【図１６】第２の実施形態の動作を示す波形図である。

【図１７】第２の実施形態の動作を示す波形図である。

【図１８】本発明に係るディジタルＰＬＬ回路の第３の
実施形態を示す回路図である。

【図１９】本発明に係るディジタルＰＬＬ回路の第４の
実施形態を示す回路図である。

【図２０】本発明に係るディジタルＰＬＬ回路の第５の
実施形態を示す回路図である。

【図２１】第５の実施形態の動作を示す波形図である。

【図２２】従来のディジタルＰＬＬ回路の構成を示す回
路図である。

【図２３】従来のディジタルＰＬＬ回路の周波数出力動
作を示す図である。

【図２４】従来のディジタルＰＬＬ回路の周波数出力動
作を示す図である。

【符号の説明】

１０…クロック制御回路、２０…位相比較器、３０…カ
ウンタ、４０…ディジタル制御遅延線（ＤＣＤＬ）、５
０…プログラマブルマスク生成回路、６０…ＯＲゲー
ト、７０，９０…分周器、８０…およびＡＮＤゲート、
１０１…クロック発生回路、１０２…ＲＳフリップフロ
ップ、１０３，１０４…ＡＮＤゲート、１１０，１２７
…エッジ検出回路、１１１，１１２，１１５，１１６，
１２６…インバータ、１１３，１１４…ＮＡＮＤゲー
ト、１１７，１１８…ＲＳフリップフロップ、１１９，
１２０，１２３，１２４…ＮＯＲゲート、１２５…分周
器、２１…位相比較回路、２２，２３…遅延回路、２
４，２５…ＲＳフリップフロップ、３０１…レジスタ、
３０２…アップダウンカウンタ、３０３，３０４，…，
３０９…ＲＳフリップフロップ、３１０，３１１，…，
３１４，３２０，３２１，…，３２４…Ｄフリップフロ
ップ、３１５，３１６，…，３１９…セレクタ、３２５
…遅延回路、３２６…エッジ検出回路、４０１，４０
２，…，４０４，４０５…セレクタ、４０６，４０７，
…，４０９，４１０…バッファ、４２０…ラッチ回路、
４１１，４１２，…，４１４，４１５…ＡＮＤゲート、
５０１…減算器、５０２，５０３，…，５０５，５０６
…エクスクルーシブＮＯＲゲート、７０７…ＡＮＤゲー
ト、５０８…ＲＳフリップフロップ、５０９…ＡＮＤゲ
ート、５１０…アップカウンタ、５１１…ＯＲゲート、
５１２…ＮＯＲゲート、５１３…ＡＮＤゲート、５１４
…エッジ検出回路、５１５、５１６…ＲＳフリップフロ
ップ、３１…最上位ビット決定カウンタ、３２…同期判
定回路。

Claims

【特許請求の範囲】

【請求項１】基準クロック信号に基づき、第１、第２
および第３のクロック信号を生成するクロック生成回路
と、上記第３のクロック信号と被比較信号との位相を比較す
る位相比較回路と、上記第１のクロック信号の入力毎に、上記位相比較回路
の比較結果に基づきカウント値を最上位ビットから最下
位ビットに向かって順次に決定するディジタルカウンタ
と、上記第２のクロック信号に対して、上記ディジタルカウ
ンタからのカウント値に応じた遅延を与え、当該第２の
クロック信号の周波数を所定の逓倍数をもって周波数逓
倍し、逓倍信号を上記被比較信号として上記位相比較回
路に出力する周波数逓倍回路とを有するディジタルＰＬ
Ｌ回路。
【請求項２】上記ディジタルカウンタは、全ビットを
決定した後、ロック状態になったことを示すロック信号
を生成し、上記クロック生成回路は上記ロック信号が入力される
と、上記第２のクロック信号に基づき、上記周波数逓倍
回路の遅延動作を抑止するための抑止信号を生成し、上
記周波数逓倍回路に出力する請求項１記載のディジタル
ＰＬＬ回路。
【請求項３】上記周波数逓倍回路は上記第２のクロッ
ク信号に応じて信号出力を停止し、上記第１のクロック
信号に応じて信号出力を再開する間欠動作制御回路と、上記ロック信号に応じて、上記間欠動作から連続出力動
作へ切り換える動作切り換え回路とを有する請求項２記
載のディジタルＰＬＬ回路。
【請求項４】上記周波数逓倍回路は、上記ロック信号
が入力されている期間のみ、上記逓倍信号を外部に出力
する出力回路を有する請求項２記載のディジタルＰＬＬ
回路。
【請求項５】上記ディジタルカウンタは、全ビットを
決定した後、上記位相比較回路の比較結果に基づき、カ
ウント値の最下位ビットから最上位ビットに向かって順
次に決定する動作に切り換える動作切り換え手段を有す
る請求項１記載のディジタルＰＬＬ回路。
【請求項６】上記ディジタルカウンタは、上記第１の
クロック信号の入力毎に、上記位相比較回路の比較結果
に基づき出力データを最上位ビットから最下位ビットに
向かって順次に決定し、全ビットを決定した後、上記ロ
ック信号を出力するレジスタと、上記ロック信号に応じて、上記レジスタの出力データを
ロードした後、上記位相比較回路の比較結果に基づきカ
ウント値の最下位ビットから最上位ビットに向かって順
次に決定するアップダウンカウンタと、上記ロック信号が入力されるまで、上記レジスタの出力
データを選択し、上記ロック信号が入力された後、上記
アップダウンカウンタのカウント値を選択して上記周波
数逓倍回路に出力する選択回路とを有する請求項１記載
のディジタルＰＬＬ回路。
【請求項７】上記クロック生成回路により生成された
上記抑止信号は、上記第２のクロック信号に同期して生
成され、上記ロック信号が入力された後、パルス一つの
抑止信号として出力される請求項２記載のディジタルＰ
ＬＬ回路。
【請求項８】上記位相比較回路は、上記第３のクロッ
ク信号と被比較信号との位相差に基づきパルス幅が設定
される位相差信号を出力する位相比較器と、上記位相差信号のパルス幅を整形し、整形された信号を
上記ディジタルカウンタに出力する整形回路とを有する
請求項１記載のディジタルＰＬＬ回路。
【請求項９】上記整形回路は上記位相差信号のパルス
幅を上記ディジタルカウンタが駆動できる最低限のパル
ス幅以上の幅に整形する請求項８記載のディジタルＰＬ
Ｌ回路。
【請求項１０】上記整形回路は、上記位相差信号を所
定の時間で遅延した遅延信号を出力する遅延回路と、上記位相差信号により出力信号レベルを基準レベルと異
なる第１のレベルに設定し、上記遅延信号により出力信
号レベルを基準レベルにリセットするフリップフロップ
回路とを有する請求項８記載のディジタルＰＬＬ回路。
【請求項１１】上記周波数逓倍回路は、上記ディジタ
ルカウンタからのカウント値に応じて、遅延時間を制御
する遅延回路により構成されている請求項１記載のディ
ジタルＰＬＬ回路。
【請求項１２】上記遅延回路はｍビット（ｍは正整
数）のカウント値に応じて遅延時間を制御するディジタ
ル制御遅延回路であって、上記カウント値のｉビット目（０≦ｉ＜ｍ）に応じて、
最大２ⁱｔ_d（ｔ_dは単位遅延時間）の遅延時間を生じ
るｍ段の遅延段が直列に接続されて構成されている請求
項１１記載のディジタルＰＬＬ回路。
【請求項１３】上記遅延回路は上記カウント値を保持
するデータ保持回路と、上記データ保持回路のｉビット目のデータを上記ｉ段目
の遅延段に出力する出力回路とを有する請求項１２記載
のディジタルＰＬＬ回路。
【請求項１４】上記遅延回路におけるｉ段目の遅延段
は２ⁱｔ_dの遅延時間を生じるバッファ回路と、第１の入力端子を信号入力端子に接続し、第２の入力端
子を上記バッファ回路を介して上記信号入力端子に接続
し、上記カウント値のｉビット目の値に応じて第１また
は第２の入力端子の信号を選択して出力端子に出力する
選択回路とを有する請求項１３記載のディジタルＰＬＬ
回路。
【請求項１５】上記遅延回路におけるｉ段目の遅延段
は２^i-1ｔ_dの遅延を生じるバッファ回路と、一方の入力端子を信号入力端子に接続し、他方の入力端
子を上記データ保持回路のｉビット目のデータ出力端子
に接続し、出力端子を上記バッファ回路の入力端子に接
続し、ｔ_dの遅延を生じる論理回路と、第１の入力端子を上記信号入力端子に接続し、第２の入
力端子を上記バッファ回路の出力端子に接続し、上記カ
ウント値のｉビット目の値に応じて第１または第２の入
力端子の信号を選択して出力端子に出力する選択回路と
を有する請求項１３記載のディジタルＰＬＬ回路。
【請求項１６】上記周波数逓倍回路は、少なくとも直
列に接続されている上記遅延回路を２段以上有し、上記周波数逓倍信号は上記各段の遅延回路の出力信号の
論理演算により生成される請求項１１記載のディジタル
ＰＬＬ回路。
【請求項１７】上記周波数逓倍回路からの逓倍信号を
所定の分周比で分周して、分周信号を上記被比較信号と
して上記位相比較回路に出力する分周回路を有する請求
項１記載のディジタルＰＬＬ回路。
【請求項１８】上記分周回路は上記抑止信号毎にリセ
ットされ、上記周波数逓倍回路からの逓倍信号を計数す
るカウンタと、上記カウンタのカウント値が上記分周比と一致したと
き、上記逓倍信号を上記位相比較回路に出力する出力回
路とを有する請求項１７記載のディジタルＰＬＬ回路。
【請求項１９】基準クロック信号をＭ（Ｍは任意の整
数）分周する第２の分周回路と、上記基準クロック信号および分周したクロック信号から
一つを選択して出力する第１の選択回路と、上記第１の選択回路の出力信号と被比較信号との位相を
比較する位相比較回路と、上記位相比較回路の比較結果に基づきカウント値を最上
位ビットから最下位ビットに向かって順次に決定するデ
ィジタルカウンタと、上記ディジタルカウンタからのカウント値に応じて、所
定の逓倍数をもって周波数逓倍した逓倍信号を出力する
周波数逓倍回路と、上記周波数逓倍回路からの逓倍信号をＮ（Ｎは任意の整
数）分周し、分周信号を上記被比較信号として上記位相
比較回路に出力する第３の分周回路とを有するディジタ
ルＰＬＬ回路。
【請求項２０】上記ディジタルカウンタは、全ビット
を決定した後、ロック状態になったことを示すロック信
号を生成し、上記ロック信号を受けるまで、上記第１の選択回路は上
記基準クロック信号を選択して上記位相比較回路に出力
し、上記ロック信号を受けてから、上記Ｍ分周した分周
信号を選択して上記位相比較回路に出力する請求項１９
に記載のディジタルＰＬＬ回路。
【請求項２１】上記ディジタルカウンタは、全ビット
を決定した後、ロック状態になったことを示すロック信
号を生成し、上記ロック信号を受けて、上記第３の分周回路の分周比
をＮからＮ×Ｍに切り換える切り換え回路を有する請求
項１９に記載のディジタルＰＬＬ回路。
【請求項２２】基準クロック信号と被比較信号との位
相を比較する位相比較回路と、上記位相比較回路の比較結果に基づきカウント値を最上
位ビットから最下位ビットに向かって順次に決定するデ
ィジタルカウンタと、上記ディジタルカウンタからのカウント値に応じて、所
定の逓倍数をもって周波数逓倍した逓倍信号を上記被比
較信号として上記位相比較回路に出力する周波数逓倍回
路と、上記位相比較回路の比較結果に基づき、当該ディジタル
ＰＬＬ回路の同期状態を判定し、判定結果を上記ディジ
タルカウンタに出力する同期判定回路とを有するディジ
タルＰＬＬ回路。
【請求項２３】上記ディジタルカウンタは上記同期判
定回路から同期状態を示す判定結果を受けたとき、上記
位相比較回路の比較結果に基づきカウント値を最下位ビ
ットから最上位ビットに向かって順次に決定する計数動
作へ切り換える動作切り換え回路を有する請求項２１記
載のディジタルＰＬＬ回路。