JP2000305655A - 周波数逓倍回路内蔵のマイクロコンピュータ - Google Patents
周波数逓倍回路内蔵のマイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 ＰＬＬの周波数発信動作の安定後も、設定さ
れた所定時間が経過するまでマイコンのリセット解除が
待たされるという課題があった。 【解決手段】 ＰＬＬ１００７の周波数発信動作が不安
定である場合、周波数ロック信号生成回路１０１は、Ｐ
ＬＬ１００７からのＬレベルのＸＩＮＦＡＳＴ信号１０
２５とＰＬＬＦＡＳＴ信号１０２６とを入力し、カウン
トダウンのリフレッシュをかけるロック信号１１０を安
定検出タイマ１０７へ出力するＰＬＬ内蔵のマイクロコ
ンピュータである。
れた所定時間が経過するまでマイコンのリセット解除が
待たされるという課題があった。 【解決手段】 ＰＬＬ１００７の周波数発信動作が不安
定である場合、周波数ロック信号生成回路１０１は、Ｐ
ＬＬ１００７からのＬレベルのＸＩＮＦＡＳＴ信号１０
２５とＰＬＬＦＡＳＴ信号１０２６とを入力し、カウン
トダウンのリフレッシュをかけるロック信号１１０を安
定検出タイマ１０７へ出力するＰＬＬ内蔵のマイクロコ
ンピュータである。
Description
【０００１】
【発明の属する技術分野】この発明は、外部より入力さ
れる所定周波のクロック信号を所定逓倍したクロック信
号を生成し供給する周波数逓倍回路内蔵のマイクロコン
ピュータに関するものである。
れる所定周波のクロック信号を所定逓倍したクロック信
号を生成し供給する周波数逓倍回路内蔵のマイクロコン
ピュータに関するものである。
【０００２】
【従来の技術】図１０は、従来の周波数逓倍回路内蔵の
マイクロコンピュータの構成を示すブロック図であり、
図において、１０００はそのマイクロコンピュータ、１
００２はマイクロコンピュータ１０００の制御を行う中
央演算処理装置（以下、ＣＰＵと略称する）、１００３
はマイコンを動作させるためのプログラム、データ等を
格納しているＲＯＭ、１００４は一時的にデータを格納
するＲＡＭである。さらに、１００５はタイマ等の周辺
機器、１００６は周辺機器１００５等からの割り込み要
求１０１５を処理する割り込み回路、１００７は外部端
子１０１０を介して入力されたクロック１０１２を所定
数逓倍したクロックを生成する周波数逓倍回路（ＰＬ
Ｌ）、１００８は外部端子１０１０を介して入力された
ＸＩＮ１０１２、または周波数逓倍回路１００７より出
力されたクロック１０１３よりマイクロコンピュータ１
０００を動作させるための基準クロック１０１４を生成
するクロック生成回路、１００９はマイクロコンピュー
タ１０００の外部に対しデータやアドレスの入出力を行
うインタフェース回路、１０１１はマイクロコンピュー
タ１０００内部のデータバスおよびアドレスバスであ
る。このように、従来の周波数逓倍回路内蔵のマイクロ
コンピュータ１０００は、上記した構成要素１００２〜
１０１１により構成されており、各種制御信号１０１２
〜１０１５を基に動作する。
マイクロコンピュータの構成を示すブロック図であり、
図において、１０００はそのマイクロコンピュータ、１
００２はマイクロコンピュータ１０００の制御を行う中
央演算処理装置（以下、ＣＰＵと略称する）、１００３
はマイコンを動作させるためのプログラム、データ等を
格納しているＲＯＭ、１００４は一時的にデータを格納
するＲＡＭである。さらに、１００５はタイマ等の周辺
機器、１００６は周辺機器１００５等からの割り込み要
求１０１５を処理する割り込み回路、１００７は外部端
子１０１０を介して入力されたクロック１０１２を所定
数逓倍したクロックを生成する周波数逓倍回路（ＰＬ
Ｌ）、１００８は外部端子１０１０を介して入力された
ＸＩＮ１０１２、または周波数逓倍回路１００７より出
力されたクロック１０１３よりマイクロコンピュータ１
０００を動作させるための基準クロック１０１４を生成
するクロック生成回路、１００９はマイクロコンピュー
タ１０００の外部に対しデータやアドレスの入出力を行
うインタフェース回路、１０１１はマイクロコンピュー
タ１０００内部のデータバスおよびアドレスバスであ
る。このように、従来の周波数逓倍回路内蔵のマイクロ
コンピュータ１０００は、上記した構成要素１００２〜
１０１１により構成されており、各種制御信号１０１２
〜１０１５を基に動作する。
【０００３】次に動作について説明する。図１０に示し
た従来の周波数逓倍回路内蔵のマイクロコンピュータ１
０００において、周波数逓倍回路１００７は、ＰＨＡＳ
Ｅ ＬＯＣＫＥＤ ＬＯＯＰ型の周波数逓倍回路（以
下、ＰＬＬと略称する）である。
た従来の周波数逓倍回路内蔵のマイクロコンピュータ１
０００において、周波数逓倍回路１００７は、ＰＨＡＳ
Ｅ ＬＯＣＫＥＤ ＬＯＯＰ型の周波数逓倍回路（以
下、ＰＬＬと略称する）である。
【０００４】まず、図１０〜図１３を参照しながらマイ
クロコンピュータ１０００に内蔵されているＰＬＬ１０
０７について説明する。図１１は、ＰＬＬ１００７の回
路構成を示すブロック図であり、図において、１０１６
は、入力された２種類の信号（即ち、外部から供給され
る入力ＸＩＮと内部で発振したクロック信号ＣＬＫ）の
周波数間の位相のずれを比較する位相周波数比較器（Ｐ
ＦＤ）、１０１７はチャージポンプ（ＣＰ）、１０１８
は入力電圧に基づいて発振された周波数を変化可能な電
圧制御発振器（ＶＣＯ）であり、入力電圧（ＶＣＯＮ
Ｔ）１０２８が高い場合では発振周波数が高くなり、入
力電圧（ＶＣＯＮＴ）１０２８が低い場合では発振周波
数が低くなる。
クロコンピュータ１０００に内蔵されているＰＬＬ１０
０７について説明する。図１１は、ＰＬＬ１００７の回
路構成を示すブロック図であり、図において、１０１６
は、入力された２種類の信号（即ち、外部から供給され
る入力ＸＩＮと内部で発振したクロック信号ＣＬＫ）の
周波数間の位相のずれを比較する位相周波数比較器（Ｐ
ＦＤ）、１０１７はチャージポンプ（ＣＰ）、１０１８
は入力電圧に基づいて発振された周波数を変化可能な電
圧制御発振器（ＶＣＯ）であり、入力電圧（ＶＣＯＮ
Ｔ）１０２８が高い場合では発振周波数が高くなり、入
力電圧（ＶＣＯＮＴ）１０２８が低い場合では発振周波
数が低くなる。
【０００５】１０１９は、ＶＣＯ１０１８から出力され
たクロックを設定された逓倍倍率で分周する分周回路で
あり、例えば、ＰＬＬ１００７での設定が２逓倍であれ
ば２分周、３逓倍であれば３分周する。そして、１０２
０は抵抗、１０２１は容量である。このように、ローパ
スフィルタ１０２２は、抵抗１０２０および容量１０２
１から構成されている。
たクロックを設定された逓倍倍率で分周する分周回路で
あり、例えば、ＰＬＬ１００７での設定が２逓倍であれ
ば２分周、３逓倍であれば３分周する。そして、１０２
０は抵抗、１０２１は容量である。このように、ローパ
スフィルタ１０２２は、抵抗１０２０および容量１０２
１から構成されている。
【０００６】次に、ＰＬＬ１００７の２逓倍時における
動作について説明する。図１２〜図１４のそれぞれは、
図１１に示す構成のＰＬＬ１００７の動作を示すタイミ
ングチャートである。
動作について説明する。図１２〜図１４のそれぞれは、
図１１に示す構成のＰＬＬ１００７の動作を示すタイミ
ングチャートである。
【０００７】図１０に示す従来のマイクロコンピュータ
１０００の電源がオンされ、入力ＸＩＮが入力される
と、図１１に示すＰＬＬ１００７において、ＶＣＯ１０
１８はある一定の周波数で発振を開始する。ＶＣＯ１０
１８から出力されたクロック信号１０２３は、分周回路
１０１９により２分周される。この２分周されたクロッ
ク信号１０２４は分周回路１０１９からＰＦＤ１０１６
へ出力される。これにより、ＰＦＤ１０１６は、入力Ｘ
ＩＮとクロック信号１０２４との間の立ち上がり位相の
差より、周波数の比較を行う。
１０００の電源がオンされ、入力ＸＩＮが入力される
と、図１１に示すＰＬＬ１００７において、ＶＣＯ１０
１８はある一定の周波数で発振を開始する。ＶＣＯ１０
１８から出力されたクロック信号１０２３は、分周回路
１０１９により２分周される。この２分周されたクロッ
ク信号１０２４は分周回路１０１９からＰＦＤ１０１６
へ出力される。これにより、ＰＦＤ１０１６は、入力Ｘ
ＩＮとクロック信号１０２４との間の立ち上がり位相の
差より、周波数の比較を行う。
【０００８】まず、図１２に示すように、入力ＸＩＮの
立ち上がりが、クロック信号（ＣＬＫ）１０２４の立ち
上がりよりも先にＰＦＤ１０１６へ入力されると（タイ
ミングＴ１２１）、入力ＸＩＮの周波数と比較して、ク
ロック信号１０２４の周波数が遅いとＰＦＤ１０１６は
判断し、入力ＸＩＮの立ち上がり時刻で（タイミングＴ
１２１）、ＸＩＮＦＡＳＴ信号１０２５の信号レベル
を、ハイレベル（以下、Ｈレベルという）から、ロウレ
ベル（以下、Ｌレベルという）に変化させる（タイミン
グＴ１２１）。
立ち上がりが、クロック信号（ＣＬＫ）１０２４の立ち
上がりよりも先にＰＦＤ１０１６へ入力されると（タイ
ミングＴ１２１）、入力ＸＩＮの周波数と比較して、ク
ロック信号１０２４の周波数が遅いとＰＦＤ１０１６は
判断し、入力ＸＩＮの立ち上がり時刻で（タイミングＴ
１２１）、ＸＩＮＦＡＳＴ信号１０２５の信号レベル
を、ハイレベル（以下、Ｈレベルという）から、ロウレ
ベル（以下、Ｌレベルという）に変化させる（タイミン
グＴ１２１）。
【０００９】その後、クロック信号１０２４の立ち上が
りがＰＦＤ１０１６内に入力されると（タイミングＴ１
２２）、信号ＸＩＮＦＡＳＴ１０２５の信号レベルをＬ
レベルからＨレベルに切り替え、入力ＸＩＮとクロック
信号１０２４の立ち上がりの位相差分をＸＩＮＦＡＳＴ
信号１０２５のロウパルス（以下、Ｌパルスという）と
して、ＣＰ１０１７へ出力する。この間、ＰＬＬＦＡＳ
Ｔ信号１０２６はＨレベルのままである。
りがＰＦＤ１０１６内に入力されると（タイミングＴ１
２２）、信号ＸＩＮＦＡＳＴ１０２５の信号レベルをＬ
レベルからＨレベルに切り替え、入力ＸＩＮとクロック
信号１０２４の立ち上がりの位相差分をＸＩＮＦＡＳＴ
信号１０２５のロウパルス（以下、Ｌパルスという）と
して、ＣＰ１０１７へ出力する。この間、ＰＬＬＦＡＳ
Ｔ信号１０２６はＨレベルのままである。
【００１０】ＬパルスのＸＩＮＦＡＳＴ信号１０２５を
入力している間、ＣＰ１０１７は、Ｈレベルのデータを
出力する。これによりローパスフィルタ１０２２内の容
量１０２１内に電荷がチャージされ、ＶＣＯＮＴ電圧１
０２８は、容量１０２１へ電荷がチャージされた分上昇
することになる。これにより、ＶＣＯ１０１８から出力
されるクロック信号１０２３の値も、その上昇分高くな
る。
入力している間、ＣＰ１０１７は、Ｈレベルのデータを
出力する。これによりローパスフィルタ１０２２内の容
量１０２１内に電荷がチャージされ、ＶＣＯＮＴ電圧１
０２８は、容量１０２１へ電荷がチャージされた分上昇
することになる。これにより、ＶＣＯ１０１８から出力
されるクロック信号１０２３の値も、その上昇分高くな
る。
【００１１】逆に、図１３に示されるように、クロック
信号１０２４の立ち上がりが、入力ＸＩＮの立ち上がり
よりも先に入力されると（タイミングＴ１３１）、入力
ＸＩＮの周波数に対して、クロック信号１０２４の周波
数が高いとＰＦＤ１０１６は判断し、クロック信号１０
２４の立ち上がり（タイミングＴ１３１）で、ＰＬＬＦ
ＡＳＴ信号１０２６をＨレベルからＬレベルへ変化させ
る（タイミングＴ１３１）。
信号１０２４の立ち上がりが、入力ＸＩＮの立ち上がり
よりも先に入力されると（タイミングＴ１３１）、入力
ＸＩＮの周波数に対して、クロック信号１０２４の周波
数が高いとＰＦＤ１０１６は判断し、クロック信号１０
２４の立ち上がり（タイミングＴ１３１）で、ＰＬＬＦ
ＡＳＴ信号１０２６をＨレベルからＬレベルへ変化させ
る（タイミングＴ１３１）。
【００１２】その後、入力ＸＩＮの立ち上がりが入力さ
れると（タイミングＴ１３２）、ＰＦＤ１０１６はＰＬ
ＬＦＡＳＴ信号１０２６の信号レベルを，Ｌレベルから
Ｈレベルへ変化させ（タイミングＴ１３２）、クロック
信号１０２４と入力ＸＩＮの立ち上がりの位相差分を、
ＰＬＬＦＡＳＴ信号１０２６のＬパルスとしてＣＰ１０
１７へ出力する。
れると（タイミングＴ１３２）、ＰＦＤ１０１６はＰＬ
ＬＦＡＳＴ信号１０２６の信号レベルを，Ｌレベルから
Ｈレベルへ変化させ（タイミングＴ１３２）、クロック
信号１０２４と入力ＸＩＮの立ち上がりの位相差分を、
ＰＬＬＦＡＳＴ信号１０２６のＬパルスとしてＣＰ１０
１７へ出力する。
【００１３】この間、ＸＩＮＦＡＳＴ信号１０２５の信
号レベルは、Ｈレベルを維持したままである。ＰＬＬＦ
ＡＳＴ信号１０２６がＬレベルの期間のみ、ＣＰ１０１
７は、Ｌレベルを出力する。これにより、ローパスフィ
ルタ１０２２内の容量１０２１から電荷がディスチャー
ジされ、ＶＣＯＮＴ電圧１０２８の電位が、容量１０２
１からディスチャージされる電荷の分だけ、ＶＣＯ１０
１８の発信周波数も低くなる。
号レベルは、Ｈレベルを維持したままである。ＰＬＬＦ
ＡＳＴ信号１０２６がＬレベルの期間のみ、ＣＰ１０１
７は、Ｌレベルを出力する。これにより、ローパスフィ
ルタ１０２２内の容量１０２１から電荷がディスチャー
ジされ、ＶＣＯＮＴ電圧１０２８の電位が、容量１０２
１からディスチャージされる電荷の分だけ、ＶＣＯ１０
１８の発信周波数も低くなる。
【００１４】以上説明したような２つの動作を操り返し
ながら、最終的に図１４に示されるように入力ＸＩＮと
クロック信号１０２４との立ち上がりが一致する、即
ち、周波数が同一となると、ＸＩＮＦＡＳＴ信号１０２
５，ＰＬＬＦＡＳＴ信号１０２６ともにＨレベルのまま
となり、ＶＣＯＮＴ電圧１０２８はローパスフィルタ１
０２２により、その時の電圧が保持され、ＶＣＯ１０１
８から入力ＸＩＮの２逓倍のクロック信号が安定して出
力される。以上が、ＰＬＬ１００７の２逓倍時の動作で
ある。
ながら、最終的に図１４に示されるように入力ＸＩＮと
クロック信号１０２４との立ち上がりが一致する、即
ち、周波数が同一となると、ＸＩＮＦＡＳＴ信号１０２
５，ＰＬＬＦＡＳＴ信号１０２６ともにＨレベルのまま
となり、ＶＣＯＮＴ電圧１０２８はローパスフィルタ１
０２２により、その時の電圧が保持され、ＶＣＯ１０１
８から入力ＸＩＮの２逓倍のクロック信号が安定して出
力される。以上が、ＰＬＬ１００７の２逓倍時の動作で
ある。
【００１５】
【発明が解決しようとする課題】従来の周波数逓倍回路
内蔵のマイクロコンピュータは以上のように構成されて
いたので、マイクロコンピュータの電源がオンされ、そ
して入力ＸＩＮの入力後、ＰＬＬが、所定の逓倍率のク
ロック信号を安定して出力できるまでには所定時間が必
要となる。そして、予め設定された所定逓倍率のクロッ
ク信号が、ＰＬＬから安定して出力されるまでの時間
（安定時間）は、使用される電源電圧の変動、動作環境
温度、入力クロック信号等の条件によっても変動する。
内蔵のマイクロコンピュータは以上のように構成されて
いたので、マイクロコンピュータの電源がオンされ、そ
して入力ＸＩＮの入力後、ＰＬＬが、所定の逓倍率のク
ロック信号を安定して出力できるまでには所定時間が必
要となる。そして、予め設定された所定逓倍率のクロッ
ク信号が、ＰＬＬから安定して出力されるまでの時間
（安定時間）は、使用される電源電圧の変動、動作環境
温度、入力クロック信号等の条件によっても変動する。
【００１６】しかしながら、従来において、ＰＬＬの出
力が安定するまでの時間の長さ、即ち、安定時間の長さ
は、マイクロコンピュータの試作後の設計評価等によ
り、実際の使用条件において想定される最悪値に、さら
に充分なマージンを持たせて得られる時間を基に固定値
として設定され、そして、マイクロコンピュータの電源
の投入および入力ＸＩＮを入力し、この安定時間の経過
後に、例えば、マイクロコンピュータの外部からマイク
ロコンピュータのリセットを解除していた。
力が安定するまでの時間の長さ、即ち、安定時間の長さ
は、マイクロコンピュータの試作後の設計評価等によ
り、実際の使用条件において想定される最悪値に、さら
に充分なマージンを持たせて得られる時間を基に固定値
として設定され、そして、マイクロコンピュータの電源
の投入および入力ＸＩＮを入力し、この安定時間の経過
後に、例えば、マイクロコンピュータの外部からマイク
ロコンピュータのリセットを解除していた。
【００１７】この為、従来では、マイクロコンピュータ
の電源の投入および入力ＸＩＮの入力後、マイクロコン
ピュータの外部装置からの制御の基で、マイクロコンピ
ュータのリセットの解除を、予め取り決められた時間が
経過するまで待機させる必要があった。これは、所定時
間が経過する以前にＰＬＬの周波数発振動作が安定した
状態に達しているにも拘らず、予め設定された所定時間
が経過するまで、マイクロコンピュータのリセットの解
除処理を待たせる必要があり、非効率であるといった課
題があった。この発明は上記のような課題を解決するた
めになされたもので、周波数逓倍回路（ＰＬＬ）の周波
数発振動作の安定をマイクロコンピュータ内部で検出
し、マイクロコンピュータのＰＬＬ出力クロックをシス
テムクロック（マイコンを動作させるためのクロック）
とした動作の開始およびリセット解除を効率的に行う周
波数逓倍回路内蔵のマイクロコンピュータを得ることを
目的とする。
の電源の投入および入力ＸＩＮの入力後、マイクロコン
ピュータの外部装置からの制御の基で、マイクロコンピ
ュータのリセットの解除を、予め取り決められた時間が
経過するまで待機させる必要があった。これは、所定時
間が経過する以前にＰＬＬの周波数発振動作が安定した
状態に達しているにも拘らず、予め設定された所定時間
が経過するまで、マイクロコンピュータのリセットの解
除処理を待たせる必要があり、非効率であるといった課
題があった。この発明は上記のような課題を解決するた
めになされたもので、周波数逓倍回路（ＰＬＬ）の周波
数発振動作の安定をマイクロコンピュータ内部で検出
し、マイクロコンピュータのＰＬＬ出力クロックをシス
テムクロック（マイコンを動作させるためのクロック）
とした動作の開始およびリセット解除を効率的に行う周
波数逓倍回路内蔵のマイクロコンピュータを得ることを
目的とする。
【００１８】
【課題を解決するための手段】この発明に係る周波数逓
倍回路内蔵のマイクロコンピュータは、周波数逓倍回路
が、入力信号を所定逓倍して得られるクロック信号を出
力し、前記入力信号の立ち上がりタイミングと前記クロ
ック信号の立ち上がりタイミングとの位相差を示す第１
の制御信号を出力する。そして、制御手段は、前記第１
の制御信号を入力し、前記周波数逓倍回路の周波数発振
動作が不安定状態であることを前記第１の制御信号が示
している場合、第１レベルの第２の制御信号を出力し、
前記周波数逓倍回路の周波数発振動作が安定状態である
ことを前記第１の制御信号が示している場合、第２レベ
ルの第２の制御信号を出力する。そして、安定検出タイ
マは、前記入力信号を入力することでカウントダウン動
作を開始し、また、前記制御手段から出力された前記第
１レベルの第２の制御信号を入力すると、前記カウント
ダウン動作に対してリフレッシュをかける。そしてレジ
スタが、前記安定検出タイマでの前記カウントダウン動
作のオーバフローが起きた場合に、前記安定検出タイマ
から出力される第３の制御信号を入力して所定値が設定
されるものである。そして、マイクロコンピュータは、
前記レジスタ内に格納されている前記設定値を参照し、
設定値の値に基づいてマイクロコンピュータ自身の動作
を開始することを特徴とするものである。
倍回路内蔵のマイクロコンピュータは、周波数逓倍回路
が、入力信号を所定逓倍して得られるクロック信号を出
力し、前記入力信号の立ち上がりタイミングと前記クロ
ック信号の立ち上がりタイミングとの位相差を示す第１
の制御信号を出力する。そして、制御手段は、前記第１
の制御信号を入力し、前記周波数逓倍回路の周波数発振
動作が不安定状態であることを前記第１の制御信号が示
している場合、第１レベルの第２の制御信号を出力し、
前記周波数逓倍回路の周波数発振動作が安定状態である
ことを前記第１の制御信号が示している場合、第２レベ
ルの第２の制御信号を出力する。そして、安定検出タイ
マは、前記入力信号を入力することでカウントダウン動
作を開始し、また、前記制御手段から出力された前記第
１レベルの第２の制御信号を入力すると、前記カウント
ダウン動作に対してリフレッシュをかける。そしてレジ
スタが、前記安定検出タイマでの前記カウントダウン動
作のオーバフローが起きた場合に、前記安定検出タイマ
から出力される第３の制御信号を入力して所定値が設定
されるものである。そして、マイクロコンピュータは、
前記レジスタ内に格納されている前記設定値を参照し、
設定値の値に基づいてマイクロコンピュータ自身の動作
を開始することを特徴とするものである。
【００１９】この発明に係る周波数逓倍回路内蔵のマイ
クロコンピュータにおいて、周波数逓倍回路は、前記周
波数逓倍回路の周波数発振動作が不安定状態下である場
合、入力信号の立ち上がりタイミングがクロック信号の
立ち上がりタイミングより位相が早いことを示す第１レ
ベルのＸＩＮＦＡＳＴ信号を第１の制御信号として出力
し、また、前記クロック信号の立ち上がりタイミングが
前記入力信号の立ち上がりタイミングより位相が早いこ
とを示す第１レベルのＰＬＬＦＡＳＴ信号を前記第１の
制御信号として出力する。さらに周波数逓倍回路は、周
波数逓倍回路の周波数発振動作が安定状態である場合、
第２レベルのＸＩＮＦＡＳＴ信号および第２レベルのＰ
ＬＬＦＡＳＴ信号を前記第１の制御信号として出力す
る。一方、制御手段は、遅延回路およびＮＯＲ回路から
構成されている。遅延回路は、前記周波数逓倍回路から
出力された前記ＸＩＮＦＡＳＴ信号および前記ＰＬＬＦ
ＡＳＴ信号を入力し、前記ＸＩＮＦＡＳＴ信号および前
記ＰＬＬＦＡＳＴ信号のそれぞれを所定時間遅延させ
る。またＮＯＲ回路は、前記ＸＩＮＦＡＳＴ信号と前記
遅延回路から出力される遅延された前記ＸＩＮＦＡＳＴ
信号との間のＮＯＲ演算と、前記ＰＬＬＦＡＳＴ信号と
遅延された前記ＰＬＬＦＡＳＴ信号との間のＮＯＲ演算
とを行い、さらに上記した２つのＮＯＲ演算結果の間の
ＮＯＲ演算を行いその結果を出力することを特徴とする
ものである。
クロコンピュータにおいて、周波数逓倍回路は、前記周
波数逓倍回路の周波数発振動作が不安定状態下である場
合、入力信号の立ち上がりタイミングがクロック信号の
立ち上がりタイミングより位相が早いことを示す第１レ
ベルのＸＩＮＦＡＳＴ信号を第１の制御信号として出力
し、また、前記クロック信号の立ち上がりタイミングが
前記入力信号の立ち上がりタイミングより位相が早いこ
とを示す第１レベルのＰＬＬＦＡＳＴ信号を前記第１の
制御信号として出力する。さらに周波数逓倍回路は、周
波数逓倍回路の周波数発振動作が安定状態である場合、
第２レベルのＸＩＮＦＡＳＴ信号および第２レベルのＰ
ＬＬＦＡＳＴ信号を前記第１の制御信号として出力す
る。一方、制御手段は、遅延回路およびＮＯＲ回路から
構成されている。遅延回路は、前記周波数逓倍回路から
出力された前記ＸＩＮＦＡＳＴ信号および前記ＰＬＬＦ
ＡＳＴ信号を入力し、前記ＸＩＮＦＡＳＴ信号および前
記ＰＬＬＦＡＳＴ信号のそれぞれを所定時間遅延させ
る。またＮＯＲ回路は、前記ＸＩＮＦＡＳＴ信号と前記
遅延回路から出力される遅延された前記ＸＩＮＦＡＳＴ
信号との間のＮＯＲ演算と、前記ＰＬＬＦＡＳＴ信号と
遅延された前記ＰＬＬＦＡＳＴ信号との間のＮＯＲ演算
とを行い、さらに上記した２つのＮＯＲ演算結果の間の
ＮＯＲ演算を行いその結果を出力することを特徴とする
ものである。
【００２０】この発明に係る周波数逓倍回路内蔵のマイ
クロコンピュータは、複数段のシフトレジスタをさらに
備えている。制御手段から出力される第２レベルの第２
の制御信号を入力した場合、第１の値が、最前段のシフ
トレジスタ内に設定される。そしてその後、前記制御手
段から連続して前記第２レベルの第２の制御信号を入力
すると、前記複数段のシフトレジスタ内で、順次、次段
のシフトレジスタへ前記第１の値がシフトされ、前記制
御手段から出力される第１レベルの第２の制御信号を入
力した場合、前記複数段のシフトレジスタ内の設定値が
全て第２の値に設定される。外部機器は、マイクロコン
ピュータの外部端子を介して、前記複数のシフトレジス
タの最後段のシフトレジスタに格納されている値を基
に、前記周波数逓倍回路の動作の状態を確認することを
特徴とするものである。
クロコンピュータは、複数段のシフトレジスタをさらに
備えている。制御手段から出力される第２レベルの第２
の制御信号を入力した場合、第１の値が、最前段のシフ
トレジスタ内に設定される。そしてその後、前記制御手
段から連続して前記第２レベルの第２の制御信号を入力
すると、前記複数段のシフトレジスタ内で、順次、次段
のシフトレジスタへ前記第１の値がシフトされ、前記制
御手段から出力される第１レベルの第２の制御信号を入
力した場合、前記複数段のシフトレジスタ内の設定値が
全て第２の値に設定される。外部機器は、マイクロコン
ピュータの外部端子を介して、前記複数のシフトレジス
タの最後段のシフトレジスタに格納されている値を基
に、前記周波数逓倍回路の動作の状態を確認することを
特徴とするものである。
【００２１】この発明に係る周波数逓倍回路内蔵のマイ
クロコンピュータでは、第１レベルはＬレベルであり、
第２レベルはＨレベルであることを特徴とするものであ
る。
クロコンピュータでは、第１レベルはＬレベルであり、
第２レベルはＨレベルであることを特徴とするものであ
る。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
周波数逓倍回路内蔵のマイクロコンピュータを示し、特
に、周波数逓倍回路周辺部１００の構成を示すブロック
図である。図２は、この発明のマイクロコンピュータの
全体構成を示すブロック図である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
周波数逓倍回路内蔵のマイクロコンピュータを示し、特
に、周波数逓倍回路周辺部１００の構成を示すブロック
図である。図２は、この発明のマイクロコンピュータの
全体構成を示すブロック図である。
【００２３】図１において、１００７は周波数逓倍回路
（以下、ＰＬＬと略称する）であり、その構成の詳細は
図１１に示した従来のものと同様のものなので省略す
る。また、図２の全体構成については、従来のものと同
等の部分については同一の参照符号を使用する。図１に
示すＰＬＬ１００７の周波数逓倍回路周辺部１００にお
いて、１０１は、ＮＯＲ回路１０２（第３のＮＯＲ回
路）、ＮＯＲ回路１０３（第１のＮＯＲ回路）、ＮＯＲ
回路１０４（第２のＮＯＲ回路）、および複数個のイン
バータで構成される遅延回路１０５，１０６からなる周
波数ロック信号生成回路（制御手段）である。周波数ロ
ック信号生成回路１０１内の遅延回路１０５および１０
６は、ＰＬＬ１００７の安定状態下においても、入力Ｘ
ＩＮとクロック信号（ＣＬＫ）１０２４との間の微妙な
立ち上がりエッジのズレにより、ＸＩＮＦＡＳＴ信号
（第１の制御信号）１０２５、ＰＬＬＦＡＳＴ信号（第
１の制御信号）１０２６内に発生するひげ状の鋭いＬパ
ルスを除去するものである。
（以下、ＰＬＬと略称する）であり、その構成の詳細は
図１１に示した従来のものと同様のものなので省略す
る。また、図２の全体構成については、従来のものと同
等の部分については同一の参照符号を使用する。図１に
示すＰＬＬ１００７の周波数逓倍回路周辺部１００にお
いて、１０１は、ＮＯＲ回路１０２（第３のＮＯＲ回
路）、ＮＯＲ回路１０３（第１のＮＯＲ回路）、ＮＯＲ
回路１０４（第２のＮＯＲ回路）、および複数個のイン
バータで構成される遅延回路１０５，１０６からなる周
波数ロック信号生成回路（制御手段）である。周波数ロ
ック信号生成回路１０１内の遅延回路１０５および１０
６は、ＰＬＬ１００７の安定状態下においても、入力Ｘ
ＩＮとクロック信号（ＣＬＫ）１０２４との間の微妙な
立ち上がりエッジのズレにより、ＸＩＮＦＡＳＴ信号
（第１の制御信号）１０２５、ＰＬＬＦＡＳＴ信号（第
１の制御信号）１０２６内に発生するひげ状の鋭いＬパ
ルスを除去するものである。
【００２４】１０７は、入力ＸＩＮをカウントソースと
してカウントダウンを行い、周波数ロック信号生成回路
１０１から出力されるロック信号（第２の制御信号）１
１０によりリフレッシュ動作を行う安定検出タイマ、１
０８はＰＬＬ１００７の周波数発振動作が安定か非安定
かをモニタする為のＰＬＬ安定検出レジスタ（レジス
タ）、１０９はＮＡＮＤ回路である。
してカウントダウンを行い、周波数ロック信号生成回路
１０１から出力されるロック信号（第２の制御信号）１
１０によりリフレッシュ動作を行う安定検出タイマ、１
０８はＰＬＬ１００７の周波数発振動作が安定か非安定
かをモニタする為のＰＬＬ安定検出レジスタ（レジス
タ）、１０９はＮＡＮＤ回路である。
【００２５】次に動作について説明する。図３〜図５
は、図１および図２に示すＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。図１１
に示したＰＬＬ１００７内のＰＦＤ１０１６から出力さ
れる第１の制御信号、即ち、入力信号ＸＩＮの立ち上が
りタイミングと、内部で生成される所定逓倍の周波数の
クロック信号の立ち上がりタイミングとの間の位相差を
示すＬレベル（第１のレベル）の制御信号ＸＩＮＦＡＳ
Ｔ信号１０２５およびＰＬＬＦＡＳＴ信号１０２６を、
周波数ロック信号生成回路１０１へそれぞれ入力する。
は、図１および図２に示すＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。図１１
に示したＰＬＬ１００７内のＰＦＤ１０１６から出力さ
れる第１の制御信号、即ち、入力信号ＸＩＮの立ち上が
りタイミングと、内部で生成される所定逓倍の周波数の
クロック信号の立ち上がりタイミングとの間の位相差を
示すＬレベル（第１のレベル）の制御信号ＸＩＮＦＡＳ
Ｔ信号１０２５およびＰＬＬＦＡＳＴ信号１０２６を、
周波数ロック信号生成回路１０１へそれぞれ入力する。
【００２６】例えば、マイクロコンピュータの電源が投
入され、入力ＸＩＮが入力された後、分周回路１０１９
から出力されるクロック信号が入力ＸＩＮの２逓倍に達
しない場合、図３に示されるように、入力ＸＩＮとクロ
ック信号（ＣＬＫ）１０２４との間の立ち上がりタイミ
ングの位相差分（例えば、タイミングＴ３１からタイミ
ングＴ３２までの時間）に相当するＬレベル（第１のレ
ベル）のパルスがＸＩＮＦＡＳＴ信号１０２５として生
成され、周波数ロック信号生成回路１０１へ出力され
る。これにより、周波数ロック信号生成回路１０１か
ら、ＸＩＮＦＡＳＴ信号１０２５と同様のＬレベル（第
１のレベル）のパルスのロック信号１１０が出力され
る。
入され、入力ＸＩＮが入力された後、分周回路１０１９
から出力されるクロック信号が入力ＸＩＮの２逓倍に達
しない場合、図３に示されるように、入力ＸＩＮとクロ
ック信号（ＣＬＫ）１０２４との間の立ち上がりタイミ
ングの位相差分（例えば、タイミングＴ３１からタイミ
ングＴ３２までの時間）に相当するＬレベル（第１のレ
ベル）のパルスがＸＩＮＦＡＳＴ信号１０２５として生
成され、周波数ロック信号生成回路１０１へ出力され
る。これにより、周波数ロック信号生成回路１０１か
ら、ＸＩＮＦＡＳＴ信号１０２５と同様のＬレベル（第
１のレベル）のパルスのロック信号１１０が出力され
る。
【００２７】逆に、ＰＬＬ１００７内の分周回路１０１
９から出力されるクロック信号が入力ＸＩＮの２逓倍を
越えている場合では、図４に示すように、クロック信号
１０２４と入力ＸＩＮの立ち上がりタイミングの位相差
分（例えば、タイミングＴ４１からタイミングＴ４２ま
での時間）に相当するＬパルスがＰＬＬＦＡＳＴ信号１
０２６として出力され、周波数ロック信号生成回路１０
１から、ＰＬＬＦＡＳＴ信号１０２６と同じＬパルスの
ロック信号１１０が出力される。
９から出力されるクロック信号が入力ＸＩＮの２逓倍を
越えている場合では、図４に示すように、クロック信号
１０２４と入力ＸＩＮの立ち上がりタイミングの位相差
分（例えば、タイミングＴ４１からタイミングＴ４２ま
での時間）に相当するＬパルスがＰＬＬＦＡＳＴ信号１
０２６として出力され、周波数ロック信号生成回路１０
１から、ＰＬＬＦＡＳＴ信号１０２６と同じＬパルスの
ロック信号１１０が出力される。
【００２８】上記したように、ＰＬＬ１００７から出力
されるＸＩＮＦＡＳＴ信号１０２５およびＰＬＬＦＡＳ
Ｔ信号１０２６のパルス信号のレベルに基づく周波数ロ
ック信号生成回路１０１の２つの動作より、マイクロコ
ンピュータの電源の投入、および入力ＸＩＮの入力直後
でのＰＬＬ１００７の周波数発振動作が不安定な状態下
では、周波数ロック信号生成回路１０１から常にＬパル
ス信号が出力される。この周波数ロック信号生成回路１
０１からのＬパルス信号（ロック信号）１１０を用い
て、電源の投入および入力ＸＩＮの入力後にカウントダ
ウンを開始している安定検出タイマ１０７に対して、リ
フレッシュをかけることにより安定検出タイマ１０７
は、アンダーフローを生じることなくカウントダウンを
継続し、ＰＬＬ安定検出レジスタ１０８は、常にリセッ
トがかかるので、値“０”が設定されている状態を保
つ。
されるＸＩＮＦＡＳＴ信号１０２５およびＰＬＬＦＡＳ
Ｔ信号１０２６のパルス信号のレベルに基づく周波数ロ
ック信号生成回路１０１の２つの動作より、マイクロコ
ンピュータの電源の投入、および入力ＸＩＮの入力直後
でのＰＬＬ１００７の周波数発振動作が不安定な状態下
では、周波数ロック信号生成回路１０１から常にＬパル
ス信号が出力される。この周波数ロック信号生成回路１
０１からのＬパルス信号（ロック信号）１１０を用い
て、電源の投入および入力ＸＩＮの入力後にカウントダ
ウンを開始している安定検出タイマ１０７に対して、リ
フレッシュをかけることにより安定検出タイマ１０７
は、アンダーフローを生じることなくカウントダウンを
継続し、ＰＬＬ安定検出レジスタ１０８は、常にリセッ
トがかかるので、値“０”が設定されている状態を保
つ。
【００２９】その後、ＰＬＬ１００７の出力が安定する
と、即ち、ＰＬＬ１００７の周波数発振動作が安定する
と、図５に示すように、入力ＸＩＮの立ち上がりタイミ
ングとクロック信号（ＣＬＫ）１０２４の立ち上がりタ
イミングとは一致し（タイミングＴ５１，Ｔ５２，Ｔ５
３，Ｔ５４）、ＰＬＬ１００７から、ＨレベルのＸＩＮ
ＦＡＳＴ信号１０２５およびＰＬＬＦＡＳＴ信号１０２
６が出力される。ＰＬＬ１００７の周波数発振動作の安
定状態が継続すれば、常に、ＨレベルのＸＩＮＦＡＳＴ
信号１０２５およびＰＬＬＦＡＳＴ信号１０２６が出力
される状態となる。そして、周波数ロック信号生成回路
１０１から出力されるロック信号１１０も、常にＨレベ
ル（ロック状態）となる。
と、即ち、ＰＬＬ１００７の周波数発振動作が安定する
と、図５に示すように、入力ＸＩＮの立ち上がりタイミ
ングとクロック信号（ＣＬＫ）１０２４の立ち上がりタ
イミングとは一致し（タイミングＴ５１，Ｔ５２，Ｔ５
３，Ｔ５４）、ＰＬＬ１００７から、ＨレベルのＸＩＮ
ＦＡＳＴ信号１０２５およびＰＬＬＦＡＳＴ信号１０２
６が出力される。ＰＬＬ１００７の周波数発振動作の安
定状態が継続すれば、常に、ＨレベルのＸＩＮＦＡＳＴ
信号１０２５およびＰＬＬＦＡＳＴ信号１０２６が出力
される状態となる。そして、周波数ロック信号生成回路
１０１から出力されるロック信号１１０も、常にＨレベ
ル（ロック状態）となる。
【００３０】これにより、周波数ロック信号生成回路１
０１から安定検出タイマ１０７に対してリフレッシュを
指示するロック信号１１０が出力されないので、安定検
出タイマ１０７は、カウントダウンが完了する一定時間
後にアンダーフローを起こし、アンダーフロー信号１１
１をＰＬＬ安定検出レジスタ１０８に出力する。そし
て、ＰＬＬ安定検出レジスタ１０８は、アンダーフロー
信号１１１を入力して値“１”を内部に設定する。
０１から安定検出タイマ１０７に対してリフレッシュを
指示するロック信号１１０が出力されないので、安定検
出タイマ１０７は、カウントダウンが完了する一定時間
後にアンダーフローを起こし、アンダーフロー信号１１
１をＰＬＬ安定検出レジスタ１０８に出力する。そし
て、ＰＬＬ安定検出レジスタ１０８は、アンダーフロー
信号１１１を入力して値“１”を内部に設定する。
【００３１】一方、図２に示したＲＯＭ１００３内には
ＰＬＬ安定検出レジスタ１０８の値をモニタするプログ
ラムが格納されており、マイクロコンピュータの電源投
入後、外部より入力されているＸＩＮをシステムクロッ
クとしてプログラムを実行させて、ＰＬＬ安定検出レジ
スタ１０８の値をモニタする。これにより、従来のマイ
クロコンピュータのように、予め余裕をもって外部から
設定された固定の時間が経過するまで、マイクロコンピ
ュータに対してのリセット解除を待つこと無しに、動作
環境の変化で変動するところのＰＬＬ１００７の安定状
態に達するまでの時間を、効率よく検出することがで
き、最適のタイミングでマイクロコンピュータのシステ
ムクロックをＰＬＬ出力クロックに切り換えて、動作を
開始させることが可能となる。
ＰＬＬ安定検出レジスタ１０８の値をモニタするプログ
ラムが格納されており、マイクロコンピュータの電源投
入後、外部より入力されているＸＩＮをシステムクロッ
クとしてプログラムを実行させて、ＰＬＬ安定検出レジ
スタ１０８の値をモニタする。これにより、従来のマイ
クロコンピュータのように、予め余裕をもって外部から
設定された固定の時間が経過するまで、マイクロコンピ
ュータに対してのリセット解除を待つこと無しに、動作
環境の変化で変動するところのＰＬＬ１００７の安定状
態に達するまでの時間を、効率よく検出することがで
き、最適のタイミングでマイクロコンピュータのシステ
ムクロックをＰＬＬ出力クロックに切り換えて、動作を
開始させることが可能となる。
【００３２】以上のように、この実施の形態１によれ
ば、ＰＬＬ１００７から出力されるＸＩＮＦＡＳＴ信号
１０２５およびＰＬＬＦＡＳＴ信号１０２６のパルス信
号を基にして動作する周波数ロック信号生成回路１０
１、安定検出タイマ１０７、ＰＬＬ安定検出レジスタ１
０８、ＮＡＮＤ回路１０９を組み込むことで、周囲の温
度や電圧変動等の動作環境の変化に応じて、ＰＬＬ１０
０７の安定状態を正確に効率よく検出できる効果があ
る。従って、マイクロコンピュータの電源の投入および
入力ＸＩＮが入力された後、マイクロコンピュータの外
部機器による制御に基づいて予め設定された一定時間が
経過するまでマイクロコンピュータのリセット状態を解
除していなかった従来の場合と比較して、ＰＬＬ１００
７が安定状態に入ると直ちにマイクロコンピュータのシ
ステムクロックをＸＩＮ側からＰＬＬ側に切り換えて、
通常動作を開始できるという効果がある。
ば、ＰＬＬ１００７から出力されるＸＩＮＦＡＳＴ信号
１０２５およびＰＬＬＦＡＳＴ信号１０２６のパルス信
号を基にして動作する周波数ロック信号生成回路１０
１、安定検出タイマ１０７、ＰＬＬ安定検出レジスタ１
０８、ＮＡＮＤ回路１０９を組み込むことで、周囲の温
度や電圧変動等の動作環境の変化に応じて、ＰＬＬ１０
０７の安定状態を正確に効率よく検出できる効果があ
る。従って、マイクロコンピュータの電源の投入および
入力ＸＩＮが入力された後、マイクロコンピュータの外
部機器による制御に基づいて予め設定された一定時間が
経過するまでマイクロコンピュータのリセット状態を解
除していなかった従来の場合と比較して、ＰＬＬ１００
７が安定状態に入ると直ちにマイクロコンピュータのシ
ステムクロックをＸＩＮ側からＰＬＬ側に切り換えて、
通常動作を開始できるという効果がある。
【００３３】実施の形態２．図６は、この発明の実施の
形態２の周波数逓倍回路（ＰＬＬ）内蔵のマイクロコン
ピュータにおける、特に、ＰＬＬ周辺部６００の構成を
示すブロック図であり、図において、６０１はフリップ
フロップ回路（以下、ＦＦと略称する）、６０２はＮＯ
Ｒ回路、６０３，６０４はＡＮＤ回路、６０５はＰＬＬ
１００７の使用の有無を設定する為、マイクロコンピュ
ータの外部端子を介して供給される制御信号としてのＰ
ＬＬＥＮＢＬＥ信号である。このＰＬＬＥＮＢＬＥ信号
６０５がＨレベル（第２のレベル）の時、ＰＬＬ１００
７はその動作を行い、Ｌレベル（第１のレベル）の場
合、ＰＬＬ１００７の動作は停止される。また、ＦＦ６
０１に入力される制御信号であるＪ６Ｂ信号は、マイク
ロコンピュータのリセット時に外部端子（図示せず）を
介して入力されるＨレベルのリセット信号である。尚、
その他の構成要素は、実施の形態１の場合と同じなの
で、同一の参照符号を用いて、それらの説明を省略す
る。
形態２の周波数逓倍回路（ＰＬＬ）内蔵のマイクロコン
ピュータにおける、特に、ＰＬＬ周辺部６００の構成を
示すブロック図であり、図において、６０１はフリップ
フロップ回路（以下、ＦＦと略称する）、６０２はＮＯ
Ｒ回路、６０３，６０４はＡＮＤ回路、６０５はＰＬＬ
１００７の使用の有無を設定する為、マイクロコンピュ
ータの外部端子を介して供給される制御信号としてのＰ
ＬＬＥＮＢＬＥ信号である。このＰＬＬＥＮＢＬＥ信号
６０５がＨレベル（第２のレベル）の時、ＰＬＬ１００
７はその動作を行い、Ｌレベル（第１のレベル）の場
合、ＰＬＬ１００７の動作は停止される。また、ＦＦ６
０１に入力される制御信号であるＪ６Ｂ信号は、マイク
ロコンピュータのリセット時に外部端子（図示せず）を
介して入力されるＨレベルのリセット信号である。尚、
その他の構成要素は、実施の形態１の場合と同じなの
で、同一の参照符号を用いて、それらの説明を省略す
る。
【００３４】次に動作について説明する。図７および図
８は、実施の形態２のＰＬＬ内蔵のマイクロコンピュー
タの動作を示すタイミングチャートである。最初に、図
７のタイミングチャートに示されるような、外部端子
（図示せず）を介して、ＰＬＬ１００７の動作を許可す
るＰＬＬ動作許可信号、即ち、ＨレベルのＰＬＬＥＮＢ
ＬＥが、ＰＬＬ１００７へ入力される場合について説明
する。
８は、実施の形態２のＰＬＬ内蔵のマイクロコンピュー
タの動作を示すタイミングチャートである。最初に、図
７のタイミングチャートに示されるような、外部端子
（図示せず）を介して、ＰＬＬ１００７の動作を許可す
るＰＬＬ動作許可信号、即ち、ＨレベルのＰＬＬＥＮＢ
ＬＥが、ＰＬＬ１００７へ入力される場合について説明
する。
【００３５】まず、マイクロコンピュータの外部端子
（図示せず）を介して、ＰＬＬ１００７の動作の有無を
指示するＰＬＬ動作許可信号、即ち、ＨレベルのＰＬＬ
ＥＮＢＬＥ信号６０５が入力され、ＰＬＬ１００７に入
力される。
（図示せず）を介して、ＰＬＬ１００７の動作の有無を
指示するＰＬＬ動作許可信号、即ち、ＨレベルのＰＬＬ
ＥＮＢＬＥ信号６０５が入力され、ＰＬＬ１００７に入
力される。
【００３６】マイクロコンピュータの電源投入および入
力ＸＩＮの入力後、外部端子（図示せず）を介して、Ｌ
レベルのリセット信号、即ち、ＨレベルのＪ６Ｂ信号が
ＦＦ６０１へ入力されると、ＦＦ６０１がセット状態と
なり、そして、ＦＦ６０１の出力信号であるＲＥＡＬＪ
６Ｂ信号６０６がＨレベルとなる（タイミングＴ７
０）。これにより、マイクロコンピュータはリセット状
態に設定される。
力ＸＩＮの入力後、外部端子（図示せず）を介して、Ｌ
レベルのリセット信号、即ち、ＨレベルのＪ６Ｂ信号が
ＦＦ６０１へ入力されると、ＦＦ６０１がセット状態と
なり、そして、ＦＦ６０１の出力信号であるＲＥＡＬＪ
６Ｂ信号６０６がＨレベルとなる（タイミングＴ７
０）。これにより、マイクロコンピュータはリセット状
態に設定される。
【００３７】次に、外部端子（図示せず）を介してリセ
ット解除信号、即ち、ＬレベルのＪ６Ｂ信号がＦＦ６０
１へ入力された場合であっても、ＦＦ６０１にはリセッ
トがかからないので、ＲＥＡＬＪ６Ｂ信号６０６は、Ｈ
レベルのままであり、従ってマイクロコンピュータはリ
セット状態に設定されたままである。
ット解除信号、即ち、ＬレベルのＪ６Ｂ信号がＦＦ６０
１へ入力された場合であっても、ＦＦ６０１にはリセッ
トがかからないので、ＲＥＡＬＪ６Ｂ信号６０６は、Ｈ
レベルのままであり、従ってマイクロコンピュータはリ
セット状態に設定されたままである。
【００３８】次に、実施の形態１で説明した動作と同様
に、安定検出タイマ１０７から出力されるアンダーフロ
ー信号１１１により、ＰＬＬ１００７の動作が安定状態
に入ったことが示されると、アンダーフロー信号１１１
のＬパルスの信号により、ＦＦ６０１にリセットがかか
り、ＲＥＡＬＪ６Ｂ信号６０６がＬレベルとなる（タイ
ミングＴ７１）。これにより、マイクロコンピュータの
リセットが解除される。
に、安定検出タイマ１０７から出力されるアンダーフロ
ー信号１１１により、ＰＬＬ１００７の動作が安定状態
に入ったことが示されると、アンダーフロー信号１１１
のＬパルスの信号により、ＦＦ６０１にリセットがかか
り、ＲＥＡＬＪ６Ｂ信号６０６がＬレベルとなる（タイ
ミングＴ７１）。これにより、マイクロコンピュータの
リセットが解除される。
【００３９】逆に、図８のタイミングチャートに示され
るような、外部端子（図示せず）を介して、ＰＬＬ停止
信号であるＬレベルのＰＬＬＥＮＢＬＥ信号６０５がＰ
ＬＬ１００７へ入力される場合について説明する。マイ
クロコンピュータの電源投入および入力ＸＩＮの入力
後、外部端子（図示せず）を介して供給されるリセット
信号により、Ｊ６Ｂ信号がＨレベル、ＦＦ６０１がセッ
ト状態となり、ＲＥＡＬＪ６Ｂ信号６０６がＨレベルと
なることで、マイクロコンピュータがリセット状態とな
る。
るような、外部端子（図示せず）を介して、ＰＬＬ停止
信号であるＬレベルのＰＬＬＥＮＢＬＥ信号６０５がＰ
ＬＬ１００７へ入力される場合について説明する。マイ
クロコンピュータの電源投入および入力ＸＩＮの入力
後、外部端子（図示せず）を介して供給されるリセット
信号により、Ｊ６Ｂ信号がＨレベル、ＦＦ６０１がセッ
ト状態となり、ＲＥＡＬＪ６Ｂ信号６０６がＨレベルと
なることで、マイクロコンピュータがリセット状態とな
る。
【００４０】この後、外部端子を介してリセット解除信
号が入力され、Ｊ６Ｂ信号がＬレベルになると、ＦＦ６
０１にもリセットがかかり、ＲＥＡＬＪ６Ｂ信号６０６
もＬレベルとなり、マイクロコンピュータのリセットも
解除される。
号が入力され、Ｊ６Ｂ信号がＬレベルになると、ＦＦ６
０１にもリセットがかかり、ＲＥＡＬＪ６Ｂ信号６０６
もＬレベルとなり、マイクロコンピュータのリセットも
解除される。
【００４１】以上のように、この実施の形態２によれ
ば、マイクロコンピュータの電源の投入および入力ＸＩ
Ｎが入力され、リセットをかけた後、予め設定されてい
る所定時間の経過前に、マイクロコンピュータの外部機
器の制御に基づいてマイクロコンピュータのリセットを
解除した場合であっても、ＰＬＬ１００７の動作を許可
する状態であれば、ＰＬＬ１００７の周波数発振動作が
安定するまで、マイクロコンピュータのリセットの解除
が行なわれないので、ＰＬＬ１００７の周波数発振動作
の安定を検出した後、マイクロコンピュータのリセット
を解除するという制御動作を、マイクロコンピュータ内
のハードウェアのみ行うことができる。また、ＰＬＬの
動作が停止状態の場合は、従来と同様の方法で、マイク
ロコンピュータの外部機器から供給されるリセット解除
信号により、マイクロコンピュータのリセット解除が実
施される。
ば、マイクロコンピュータの電源の投入および入力ＸＩ
Ｎが入力され、リセットをかけた後、予め設定されてい
る所定時間の経過前に、マイクロコンピュータの外部機
器の制御に基づいてマイクロコンピュータのリセットを
解除した場合であっても、ＰＬＬ１００７の動作を許可
する状態であれば、ＰＬＬ１００７の周波数発振動作が
安定するまで、マイクロコンピュータのリセットの解除
が行なわれないので、ＰＬＬ１００７の周波数発振動作
の安定を検出した後、マイクロコンピュータのリセット
を解除するという制御動作を、マイクロコンピュータ内
のハードウェアのみ行うことができる。また、ＰＬＬの
動作が停止状態の場合は、従来と同様の方法で、マイク
ロコンピュータの外部機器から供給されるリセット解除
信号により、マイクロコンピュータのリセット解除が実
施される。
【００４２】実施の形態３．図９は、この発明の実施の
形態３によるＰＬＬ内蔵のマイクロコンピュータ、特
に、ＰＬＬ１００７を中心とした周辺部９００の構成を
示すブロック図であり、図において、９０１は入力ＸＩ
Ｎをクロックとしたシフトレジスタであり、４段のレジ
スタ９０１ａ〜９０１ｄから構成されている。９０２は
ＰＬＬ１００７の動作状態を、外部端子（図示せず）を
介してマイクロコンピュータの外部へ出力する安定検出
信号である。その他の構成要素は、実施の形態１のもの
と同じなので、同一の参照符号を用いて、それらの説明
をここでは省略する。
形態３によるＰＬＬ内蔵のマイクロコンピュータ、特
に、ＰＬＬ１００７を中心とした周辺部９００の構成を
示すブロック図であり、図において、９０１は入力ＸＩ
Ｎをクロックとしたシフトレジスタであり、４段のレジ
スタ９０１ａ〜９０１ｄから構成されている。９０２は
ＰＬＬ１００７の動作状態を、外部端子（図示せず）を
介してマイクロコンピュータの外部へ出力する安定検出
信号である。その他の構成要素は、実施の形態１のもの
と同じなので、同一の参照符号を用いて、それらの説明
をここでは省略する。
【００４３】次に動作について説明する。実施の形態１
の場合と同様に、ＰＬＬ１００７から出力される発振周
波数が不安定な状態の場合、図３および図４で示したよ
うに、周波数ロック信号生成回路１０１から、常にＬパ
ルスのロック信号１１０が出力されている。このＬパル
スのロック信号１１０により、シフトレジスタ９０１を
構成する全レジスタ９０１ａ〜９０１ｄには、常に、リ
セットがかかり、外部端子を介して（図示せず）マイク
ロコンピュータの外部へ出力される安定検出信号９０２
は、シフトレジスタ９０１の最上位レジスタ９０１ａ内
に設定されている値“０”が出力される。
の場合と同様に、ＰＬＬ１００７から出力される発振周
波数が不安定な状態の場合、図３および図４で示したよ
うに、周波数ロック信号生成回路１０１から、常にＬパ
ルスのロック信号１１０が出力されている。このＬパル
スのロック信号１１０により、シフトレジスタ９０１を
構成する全レジスタ９０１ａ〜９０１ｄには、常に、リ
セットがかかり、外部端子を介して（図示せず）マイク
ロコンピュータの外部へ出力される安定検出信号９０２
は、シフトレジスタ９０１の最上位レジスタ９０１ａ内
に設定されている値“０”が出力される。
【００４４】その後、ＰＬＬ１００７の発振状態が安定
すると（安定状態下）、図５に示したように、周波数ロ
ック信号生成回路１０１から出力されるロック信号１１
０はＨレベルへ変化する。この場合、シフトレジスタ９
０１内の初段目のレジスタ９０１ｄ内に、入力ＸＩＮの
最初の立ち上がり時刻で、ロック信号１１０のＨレベル
のデータ“１”が取り込まれ、格納される。
すると（安定状態下）、図５に示したように、周波数ロ
ック信号生成回路１０１から出力されるロック信号１１
０はＨレベルへ変化する。この場合、シフトレジスタ９
０１内の初段目のレジスタ９０１ｄ内に、入力ＸＩＮの
最初の立ち上がり時刻で、ロック信号１１０のＨレベル
のデータ“１”が取り込まれ、格納される。
【００４５】その後、ＰＬＬ１００７の安定状態が継続
すると、周波数ロック信号生成回路１０１から、Ｈレベ
ルの信号が継続して出力されるので、入力ＸＩＮの立ち
上がりエッジで、初段目のレジスタ９０１ｄのデータ
“１”が、次段のレジスタ９０１ｃ内へシフトされる。
すると、周波数ロック信号生成回路１０１から、Ｈレベ
ルの信号が継続して出力されるので、入力ＸＩＮの立ち
上がりエッジで、初段目のレジスタ９０１ｄのデータ
“１”が、次段のレジスタ９０１ｃ内へシフトされる。
【００４６】その後、周波数ロック信号生成回路１０１
からＬレベルのロック信号１１０が出力されない限り、
入力ＸＩＮの４回目の立ち上がりエッジまで、順次、最
上位のレジスタ９０１ａまで、値“１”がシフトされ
る。そして、最上段のレジスタ９０１ａ内に値“１”が
設定されると、安定検出信号９０２がＬレベルからＨレ
ベルに変化する。この安定検出信号９０２は、マイクロ
コンピュータの外部端子（図示せず）を介して、外部の
機器へ送信される。このように、ＰＬＬ１００７の周波
数発振動作の状態が安定したことを、外部の機器は、安
定検出信号９０２を参照することで知ることができる。
からＬレベルのロック信号１１０が出力されない限り、
入力ＸＩＮの４回目の立ち上がりエッジまで、順次、最
上位のレジスタ９０１ａまで、値“１”がシフトされ
る。そして、最上段のレジスタ９０１ａ内に値“１”が
設定されると、安定検出信号９０２がＬレベルからＨレ
ベルに変化する。この安定検出信号９０２は、マイクロ
コンピュータの外部端子（図示せず）を介して、外部の
機器へ送信される。このように、ＰＬＬ１００７の周波
数発振動作の状態が安定したことを、外部の機器は、安
定検出信号９０２を参照することで知ることができる。
【００４７】しかし、一旦、周波数ロック信号生成回路
１０１からＬレベルのロック信号１１０が出力される
と、シフトレジスタ９０１内の全段のレジスタ９０１ａ
〜９０１ｄへ、リセットがかけられ値“０”が設定さ
れ、安定検出信号９０２のレベルはＬレベルとなる。
１０１からＬレベルのロック信号１１０が出力される
と、シフトレジスタ９０１内の全段のレジスタ９０１ａ
〜９０１ｄへ、リセットがかけられ値“０”が設定さ
れ、安定検出信号９０２のレベルはＬレベルとなる。
【００４８】以上のように、この実施の形態３によれ
ば、周波数ロック信号生成回路１０１から出力される信
号のレベルにより値がリセットされ、また、入力ＸＩＮ
の立ち上がりエッジ、あるいは、立ち下がりエッジに従
って、周波数ロック信号生成回路１０１からの信号を取
り込む複数段のシフトレジスタを設けたので、ＰＬＬ１
００７の周波数発振動作が安定であることを示す値を、
シフトレジスタ内で順次シフトさせ、最上段のレジスタ
内の値を、マイクロコンピュータの外部機器が、外部端
子（例えば、図２の端子１０１０）を介して読み出し可
能なので、外部機器は、ＰＬＬ１００７の動作状態を、
外部端子を介して容易に知ることが可能となる。
ば、周波数ロック信号生成回路１０１から出力される信
号のレベルにより値がリセットされ、また、入力ＸＩＮ
の立ち上がりエッジ、あるいは、立ち下がりエッジに従
って、周波数ロック信号生成回路１０１からの信号を取
り込む複数段のシフトレジスタを設けたので、ＰＬＬ１
００７の周波数発振動作が安定であることを示す値を、
シフトレジスタ内で順次シフトさせ、最上段のレジスタ
内の値を、マイクロコンピュータの外部機器が、外部端
子（例えば、図２の端子１０１０）を介して読み出し可
能なので、外部機器は、ＰＬＬ１００７の動作状態を、
外部端子を介して容易に知ることが可能となる。
【００４９】
【発明の効果】以上のように、この発明によれば、周波
数逓倍回路から出力される、入力信号の立ち上がりタイ
ミングとクロック信号の立ち上がりタイミングとの位相
差の有無を示すＸＩＮＦＡＳＴ信号、ＰＬＬＦＡＳＴ信
号である第１の制御信号を周波数逓倍回路から入力し、
ロック信号生成回路である制御手段が、第１の制御信号
のレベルを基にして第２の制御信号を安定検出タイマへ
出力し、安定検出タイマのカウントダウン動作を制御す
るように構成したので、ＰＬＬの使用条件（電源電圧や
動作温度、入力周波数等）の変動に応じて、マイクロコ
ンピュータ内部で、周波数逓倍回路（ＰＬＬ）の周波数
発振動作の安定状態を的確に検出することができ、マイ
クロコンピュータの動作開始を効率的にできるという効
果がある。
数逓倍回路から出力される、入力信号の立ち上がりタイ
ミングとクロック信号の立ち上がりタイミングとの位相
差の有無を示すＸＩＮＦＡＳＴ信号、ＰＬＬＦＡＳＴ信
号である第１の制御信号を周波数逓倍回路から入力し、
ロック信号生成回路である制御手段が、第１の制御信号
のレベルを基にして第２の制御信号を安定検出タイマへ
出力し、安定検出タイマのカウントダウン動作を制御す
るように構成したので、ＰＬＬの使用条件（電源電圧や
動作温度、入力周波数等）の変動に応じて、マイクロコ
ンピュータ内部で、周波数逓倍回路（ＰＬＬ）の周波数
発振動作の安定状態を的確に検出することができ、マイ
クロコンピュータの動作開始を効率的にできるという効
果がある。
【００５０】この発明によれば、複数段からなるシフト
レジスタをさらに設け、複数段のシフトレジスタでは、
入力ＸＩＮの立ち上がりエッジ、あるいは、立ち下がり
エッジに従って、ロック信号生成回路である制御手段か
ら出力されるところの周波数逓倍回路（ＰＬＬ）の動作
状態を示す信号をシフトレジス内部に取り込み、順次、
シフトさせるように構成したので、複数段のシフトレジ
スタの最上段のレジスタ内に設定された値を、マイクロ
コンピュータの外部機器が、外部端子を介して読み出し
可能なので、外部機器は、周波数逓倍回路（ＰＬＬ）の
動作状態を、外部端子を介して容易に知ることができる
という効果がある。
レジスタをさらに設け、複数段のシフトレジスタでは、
入力ＸＩＮの立ち上がりエッジ、あるいは、立ち下がり
エッジに従って、ロック信号生成回路である制御手段か
ら出力されるところの周波数逓倍回路（ＰＬＬ）の動作
状態を示す信号をシフトレジス内部に取り込み、順次、
シフトさせるように構成したので、複数段のシフトレジ
スタの最上段のレジスタ内に設定された値を、マイクロ
コンピュータの外部機器が、外部端子を介して読み出し
可能なので、外部機器は、周波数逓倍回路（ＰＬＬ）の
動作状態を、外部端子を介して容易に知ることができる
という効果がある。
【図１】 この発明の実施の形態１による周波数逓倍回
路（ＰＬＬ）内蔵のマイクロコンピュータの、特に、Ｐ
ＬＬを中心とした構成を示すブロック図である。
路（ＰＬＬ）内蔵のマイクロコンピュータの、特に、Ｐ
ＬＬを中心とした構成を示すブロック図である。
【図２】 この発明のＰＬＬ内蔵のマイクロコンピュー
タの全体構成を示すブロック図である。
タの全体構成を示すブロック図である。
【図３】 実施の形態１のＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。
ュータの動作を示すタイミングチャートである。
【図４】 実施の形態１のＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。
ュータの動作を示すタイミングチャートである。
【図５】 実施の形態１のＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。
ュータの動作を示すタイミングチャートである。
【図６】 この発明の実施の形態２によるＰＬＬ内蔵の
マイクロコンピュータ内の、特に、ＰＬＬを中心とした
構成を示すブロック図である。
マイクロコンピュータ内の、特に、ＰＬＬを中心とした
構成を示すブロック図である。
【図７】 実施の形態２のＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。
ュータの動作を示すタイミングチャートである。
【図８】 実施の形態２のＰＬＬ内蔵のマイクロコンピ
ュータの動作を示すタイミングチャートである。
ュータの動作を示すタイミングチャートである。
【図９】 この発明の実施の形態３によるＰＬＬ内蔵の
マイクロコンピュータ内の、特に、ＰＬＬを中心とした
構成を示すブロック図である。
マイクロコンピュータ内の、特に、ＰＬＬを中心とした
構成を示すブロック図である。
【図１０】 従来のＰＬＬ内蔵のマイクロコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】 マイクロコンピュータに内蔵されているＰ
ＬＬの構成を示すブロック図である。
ＬＬの構成を示すブロック図である。
【図１２】 従来のマイクロコンピュータに内蔵されて
いるＰＬＬの動作を示すタイミングチャートである。
いるＰＬＬの動作を示すタイミングチャートである。
【図１３】 従来のマイクロコンピュータに内蔵されて
いるＰＬＬの動作を示すタイミングチャートである。
いるＰＬＬの動作を示すタイミングチャートである。
【図１４】 従来のマイクロコンピュータに内蔵されて
いるＰＬＬの動作を示すタイミングチャートである。
いるＰＬＬの動作を示すタイミングチャートである。
１０１ 周波数ロック信号生成回路（制御手段）、１０
２ ＮＯＲ回路（第３のＮＯＲ回路）、１０３ ＮＯＲ
回路（第１のＮＯＲ回路）、１０４ ＮＯＲ回路（第２
のＮＯＲ回路）、１０５，１０６ 遅延回路、１０７
安定検出タイマ、１０８ ＰＬＬ安定検出レジスタ（レ
ジスタ）、１１０ ロック信号（第２の制御信号）、９
０１ シフトレジスタ、１００７ 周波数逓倍回路（Ｐ
ＬＬ）、１０２５ ＸＩＮＦＡＳＴ信号（第１の制御信
号）、１０２６ ＰＬＬＦＡＳＴ信号（第１の制御信
号）。
２ ＮＯＲ回路（第３のＮＯＲ回路）、１０３ ＮＯＲ
回路（第１のＮＯＲ回路）、１０４ ＮＯＲ回路（第２
のＮＯＲ回路）、１０５，１０６ 遅延回路、１０７
安定検出タイマ、１０８ ＰＬＬ安定検出レジスタ（レ
ジスタ）、１１０ ロック信号（第２の制御信号）、９
０１ シフトレジスタ、１００７ 周波数逓倍回路（Ｐ
ＬＬ）、１０２５ ＸＩＮＦＡＳＴ信号（第１の制御信
号）、１０２６ ＰＬＬＦＡＳＴ信号（第１の制御信
号）。
Claims (4)
- 【請求項１】 入力信号を所定逓倍して得られるクロッ
ク信号を出力し、前記入力信号の立ち上がりタイミング
と前記クロック信号の立ち上がりタイミングとの位相差
を示す第１の制御信号を出力する周波数逓倍回路と、 前記第１の制御信号を入力し、前記周波数逓倍回路の周
波数発振動作が不安定状態であることを前記第１の制御
信号が示している場合、第１レベルの第２の制御信号を
出力し、前記周波数逓倍回路の周波数発振動作が安定状
態であることを前記第１の制御信号が示している場合、
第２レベルの第２の制御信号を出力する制御手段と、 前記入力信号を入力することでカウントダウン動作を開
始し、また、前記制御手段から出力された前記第１レベ
ルの第２の制御信号を入力すると、前記カウントダウン
動作に対してリフレッシュをかける安定検出タイマと、 前記安定検出タイマでの前記カウントダウン動作のオー
バフローが発生した場合に、前記安定検出タイマから出
力される第３の制御信号を基に所定値が設定されるレジ
スタとを備え、 前記レジスタ内に格納されている前記設定値を基に、マ
イクロコンピュータの動作を開始することを特徴とする
周波数逓倍回路内蔵のマイクロコンピュータ。 - 【請求項２】 周波数逓倍回路は、前記周波数逓倍回路
の周波数発振動作が不安定状態下である場合、入力信号
の立ち上がりタイミングがクロック信号の立ち上がりタ
イミングより位相が早いことを示す第１レベルのＸＩＮ
ＦＡＳＴ信号を第１の制御信号として出力し、前記クロ
ック信号の立ち上がりタイミングが前記入力信号の立ち
上がりタイミングより位相が早いことを示す第１レベル
のＰＬＬＦＡＳＴ信号を前記第１の制御信号として出力
し、かつ、周波数逓倍回路の周波数発振動作が安定状態
である場合、第２レベルのＸＩＮＦＡＳＴ信号および第
２レベルのＰＬＬＦＡＳＴ信号を前記第１の制御信号と
して出力し、 制御手段は、前記周波数逓倍回路から出力された前記Ｘ
ＩＮＦＡＳＴ信号および前記ＰＬＬＦＡＳＴ信号を入力
し、前記ＸＩＮＦＡＳＴ信号および前記ＰＬＬＦＡＳＴ
信号のそれぞれを所定時間遅延させる遅延回路と、前記
ＸＩＮＦＡＳＴ信号と前記遅延回路から出力される遅延
された前記ＸＩＮＦＡＳＴ信号との間のＮＯＲ演算を行
う第１のＮＯＲ回路と、前記ＰＬＬＦＡＳＴ信号と遅延
された前記ＰＬＬＦＡＳＴ信号との間のＮＯＲ演算を行
う第２のＮＯＲ回路と、前記第１のＮＯＲ回路および第
２のＮＯＲ回路の間のＮＯＲ演算を行う第３のＮＯＲ回
路とを有していることを特徴とする請求項１に記載の周
波数逓倍回路内蔵のマイクロコンピュータ。 - 【請求項３】 複数段のシフトレジスタをさらに備え、
制御手段から出力される第２レベルの第２の制御信号を
入力した場合、第１の値を最前段のシフトレジスタ内に
設定し、その後、前記制御手段から連続して前記第２レ
ベルの第２の制御信号を入力すると、前記複数段のシフ
トレジスタ内で、順次、次段のシフトレジスタへ前記第
１の値がシフトされ、前記制御手段から出力される第１
レベルの第２の制御信号を入力した場合、前記複数段の
シフトレジスタ内の設定値が全て第２の値に設定され、
外部機器は、前記複数のシフトレジスタの最後段のシフ
トレジスタに格納されている値を基に、前記周波数逓倍
回路の動作の状態を確認することを特徴とする請求項１
記載の周波数逓倍回路内蔵のマイクロコンピュータ。 - 【請求項４】 第１レベルはＬレベルであり、第２レベ
ルはＨレベルであることを特徴とする請求項１から請求
項３のうちのいずれか１項記載の周波数逓倍回路内蔵の
マイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111336A JP2000305655A (ja) | 1999-04-19 | 1999-04-19 | 周波数逓倍回路内蔵のマイクロコンピュータ |
| US09/404,470 US6177821B1 (en) | 1999-04-19 | 1999-09-24 | Microcomputer with frequency multiplication circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111336A JP2000305655A (ja) | 1999-04-19 | 1999-04-19 | 周波数逓倍回路内蔵のマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000305655A true JP2000305655A (ja) | 2000-11-02 |
Family
ID=14558628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11111336A Pending JP2000305655A (ja) | 1999-04-19 | 1999-04-19 | 周波数逓倍回路内蔵のマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6177821B1 (ja) |
| JP (1) | JP2000305655A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW419901B (en) * | 1997-06-27 | 2001-01-21 | Hitachi Ltd | Phase-locked ring circuit, data processing device and data process system |
| JP2001313547A (ja) | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 内部回路へのクロック供給方法およびクロック供給回路 |
| DE10223364A1 (de) * | 2002-05-25 | 2003-12-04 | Bosch Gmbh Robert | Steuergerät in einem Fahrzeug und Sensor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644818B2 (ja) | 1984-04-13 | 1994-06-08 | 日本電信電話株式会社 | 表示装置 |
| JPH06252750A (ja) | 1993-02-23 | 1994-09-09 | Hitachi Ltd | リセット制御信号生成回路 |
| JPH1022822A (ja) * | 1996-07-05 | 1998-01-23 | Sony Corp | ディジタルｐｌｌ回路 |
| US5963068A (en) * | 1997-07-28 | 1999-10-05 | Motorola Inc. | Fast start-up processor clock generation method and system |
-
1999
- 1999-04-19 JP JP11111336A patent/JP2000305655A/ja active Pending
- 1999-09-24 US US09/404,470 patent/US6177821B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6177821B1 (en) | 2001-01-23 |
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