JPS634720A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
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- JPS634720A JPS634720A JP61147147A JP14714786A JPS634720A JP S634720 A JPS634720 A JP S634720A JP 61147147 A JP61147147 A JP 61147147A JP 14714786 A JP14714786 A JP 14714786A JP S634720 A JPS634720 A JP S634720A
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- JP
- Japan
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- circuit
- converter
- input
- bit
- resistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、複数のディジタル・アナログ変換回路を組み
合せて構成されるディジタル・アナログ変換器に関する
ものである。
合せて構成されるディジタル・アナログ変換器に関する
ものである。
（従来の技術）
ディジタル信号をアナログ信号に変換するディジタル・
アナログ（以下ＤＡと称する）変換器として、従来第６
図乃至第８図に示すような構成のものが知られている。
アナログ（以下ＤＡと称する）変換器として、従来第６
図乃至第８図に示すような構成のものが知られている。
第６図は重み抵抗型と称されるもので定電圧源１０と加
算増幅回路１２どの間に、各ビットＢ１．Ｂ２ 、Ｂ３
、Ｂ４．・・・Ｂｎに対応して重み付けされた各抵抗
２Ｒ，４Ｒ。
算増幅回路１２どの間に、各ビットＢ１．Ｂ２ 、Ｂ３
、Ｂ４．・・・Ｂｎに対応して重み付けされた各抵抗
２Ｒ，４Ｒ。
８Ｒ，１６Ｒ，・・・２ｎ Ｒを互いに並列に接続し各
抵抗に直列にスイッチＳＷ１．ＳＷ２ 、ＳＷ３ 。
抵抗に直列にスイッチＳＷ１．ＳＷ２ 、ＳＷ３ 。
ＳＷ４．・・・ＳＷｎを接続したものでおる。第７図は
ラダー抵抗型と称されるもので定電圧源１０と加算増幅
回路１２との間に、各ビットＢ１．Ｂ２ 。
ラダー抵抗型と称されるもので定電圧源１０と加算増幅
回路１２との間に、各ビットＢ１．Ｂ２ 。
８３、・・・Ｂｎに対応して同一抵抗２Ｒを互いに並列
に接続すると共に各抵抗間に同−抵抗Ｒを接続し、いわ
ゆるＲ−２Ｒから成るラダー（はしご）を形成して各抵
抗２Ｒに直列にスイッチＳ〜Ｖ１゜ＳＷ２ 、ＳＷ３．
・・・ＳＷｎを接続したものである。
に接続すると共に各抵抗間に同−抵抗Ｒを接続し、いわ
ゆるＲ−２Ｒから成るラダー（はしご）を形成して各抵
抗２Ｒに直列にスイッチＳ〜Ｖ１゜ＳＷ２ 、ＳＷ３．
・・・ＳＷｎを接続したものである。
また、第８図は重み定電流型と称されるもので電源１４
と加算増幅回路１０との間に、各ビット８１．８２ 、
Ｂ３ 、Ｂ４、−Ｂｎに対応して重み付けされた各定電
流源Ｉ／２．Ｉ／４．Ｉ／８゜１／１６．・・・Ｉ／２
ｎを互いに並列に接続し各定電流源に直列にスイッチＳ
Ｗ１ 、ＳＷ２ 、ＳＷ３ 。
と加算増幅回路１０との間に、各ビット８１．８２ 、
Ｂ３ 、Ｂ４、−Ｂｎに対応して重み付けされた各定電
流源Ｉ／２．Ｉ／４．Ｉ／８゜１／１６．・・・Ｉ／２
ｎを互いに並列に接続し各定電流源に直列にスイッチＳ
Ｗ１ 、ＳＷ２ 、ＳＷ３ 。
ＳＷ４．・・・ＳＷｎを接続したものである。ここで各
定電流源は実際には前２者の例と同様に定電圧源と抵抗
との組み合せによって構成される。
定電流源は実際には前２者の例と同様に定電圧源と抵抗
との組み合せによって構成される。
以上の各側において任意のビットに対応したいずれかの
スイッチを閉じることにより、閉じられたビットに対応
したアナログ信号が出力Ｖｏとして得られる。
スイッチを閉じることにより、閉じられたビットに対応
したアナログ信号が出力Ｖｏとして得られる。
ところでこのような従来のＤＡ変換器において、アナロ
グ出力の精度はいずれの場合も抵抗の精度がそのまま反
映されることになる。したがって高精度のアナログ出力
を得るには各抵抗としてばらつきのないものを用いるよ
うにすればよいが、ばらつきのない多数の抵抗をそろえ
るのは困難でおり、コストアップか避けられない。
グ出力の精度はいずれの場合も抵抗の精度がそのまま反
映されることになる。したがって高精度のアナログ出力
を得るには各抵抗としてばらつきのないものを用いるよ
うにすればよいが、ばらつきのない多数の抵抗をそろえ
るのは困難でおり、コストアップか避けられない。
（発明が解決しようとする問題点）
このように従来のＤＡ変換器においては高精度のものを
構成しようとするとコストアップとなる問題がある。
構成しようとするとコストアップとなる問題がある。
本発明は以上の問題に対処して成されたもので、比較的
低精度のＤＡ変換器を複数組み合せることにより高精度
のＤＡ変換器を提供することを目的とするものである。
低精度のＤＡ変換器を複数組み合せることにより高精度
のＤＡ変換器を提供することを目的とするものである。
［発明の構成］
（問題点を解決するための手段）
本発明は上記目的を達成するために、互いに並列に接続
される複数の低：精度のディジタル・アナログ変換回路
と、これら複数のディジタル・アナログ変換回路の各出
力を加算増幅する加算増幅回路と、変換器としての最終
的な出力精度を入力ディジタル値で補正するデコーダ回
路とを備えることを特徴としている。
される複数の低：精度のディジタル・アナログ変換回路
と、これら複数のディジタル・アナログ変換回路の各出
力を加算増幅する加算増幅回路と、変換器としての最終
的な出力精度を入力ディジタル値で補正するデコーダ回
路とを備えることを特徴としている。
（作 用）
加算増幅回路によって複数の低精度のＤＡ変換出力が合
成され、デコーダ回路によって入力ディジタル値で最終
的な出力精度が補正されることにより、高精度のＤＡ変
換器を実現することができる。
成され、デコーダ回路によって入力ディジタル値で最終
的な出力精度が補正されることにより、高精度のＤＡ変
換器を実現することができる。
（実施例）
第１図は本発明実施例のＤＡ変換器を示すブロック図で
、Ｔｉはディジタル信号の入力端子、Ｔｏはアナログ信
号の出力端子である。
、Ｔｉはディジタル信号の入力端子、Ｔｏはアナログ信
号の出力端子である。
１は例えば２ビット分解能の電圧出力モードの単性性Ｄ
Ａ変換回路で±１／２の誤差を含んだ低ＭＷのものから
構成され、表１のような入出力特性に塁づいて第２図の
ような変換特性を有している。
Ａ変換回路で±１／２の誤差を含んだ低ＭＷのものから
構成され、表１のような入出力特性に塁づいて第２図の
ような変換特性を有している。
表 １
第２図で実線は理想特性を示し、点線は誤差による実際
特性を示している。同図では一例としてマイナス側の単
極性を示して必るが、逆でおってもよい。
特性を示している。同図では一例としてマイナス側の単
極性を示して必るが、逆でおってもよい。
２は例えば２ビット分解能の双極性ＤＡ変換回路で、前
記単極性ＤＡ変換回路１に並列接続されて、表２のよう
な入出力特性に基づいて第３図のような変換特性を有し
ている。尚、本実施例では一例として誤差のないものか
ら構成された例を示している。
記単極性ＤＡ変換回路１に並列接続されて、表２のよう
な入出力特性に基づいて第３図のような変換特性を有し
ている。尚、本実施例では一例として誤差のないものか
ら構成された例を示している。
表２
すなわち第３図は誤差のない理想特性そのものを示して
いる。
いる。
３はデコーダ回路で本発明のＤＡ変換器の最終的な出力
精度を入力ディジタル値で補正するためのもので、前記
双極性ＤＡ変換回路２に直列接続され、表３のように入
出力特性に基づいて第４図のようなデコード特性を有し
ている。
精度を入力ディジタル値で補正するためのもので、前記
双極性ＤＡ変換回路２に直列接続され、表３のように入
出力特性に基づいて第４図のようなデコード特性を有し
ている。
表３
すなわちこの場合デコーダ回路３としては３ビツトの入
力ディジタル値を２ビツトの出力ディジタル値にデコー
ドする特ｉ生を有している例を示している。出力された
ディジタル値は双慎性ＤＡ変換回路２に入力される。４
．５．６は抵抗でおる。
力ディジタル値を２ビツトの出力ディジタル値にデコー
ドする特ｉ生を有している例を示している。出力された
ディジタル値は双慎性ＤＡ変換回路２に入力される。４
．５．６は抵抗でおる。
７は加算増幅回路で前記単極性ＤＡ変換回路１及び双極
性変換回路２の各出力を抵抗４，５を介して加算増幅す
るためのものである。この場合各出力はマイナス端子に
加えられるので加算増幅回路７は反転増幅器として動作
する。抵抗４，５は入力抵抗、抵抗６は帰還抵抗として
用いられる。入力ディジタル値をｎビット、単極性ＤＡ
変換回路１の分解能をｍビット、双極性Ｄ△変換回路２
の分割能をｌビットに設定したとすると、入力抵抗４は
１／２°−ｍに選ばれる。この実施例では抵抗４．５．
６の値の比は１／２：１：１に選ばれる。
性変換回路２の各出力を抵抗４，５を介して加算増幅す
るためのものである。この場合各出力はマイナス端子に
加えられるので加算増幅回路７は反転増幅器として動作
する。抵抗４，５は入力抵抗、抵抗６は帰還抵抗として
用いられる。入力ディジタル値をｎビット、単極性ＤＡ
変換回路１の分解能をｍビット、双極性Ｄ△変換回路２
の分割能をｌビットに設定したとすると、入力抵抗４は
１／２°−ｍに選ばれる。この実施例では抵抗４．５．
６の値の比は１／２：１：１に選ばれる。
これによって反転増幅器として動作する加算増幅回路７
のゲインＧは２ （＝Ｒｆ／Ｒｉ ）となる。
のゲインＧは２ （＝Ｒｆ／Ｒｉ ）となる。
以上の単極性ＤＡ変換回路１．双極性ＤＡ変挽回路２及
びデコーダ回路３の組み合せによって、表４のような入
出力特性を有する３ビツトのＤＡ変換器が得られる。
びデコーダ回路３の組み合せによって、表４のような入
出力特性を有する３ビツトのＤＡ変換器が得られる。
（以下余白）
表４
胃
□□□ヨ
□〕
口
］ロ
ニテ
３ビツト入力デイジタル値は上位２ビツトのみが単極性
ＤＡ変換回路１に入力され、ＤＡ変換回路１は表１に基
づいた（直を出力し、この出力は加算増幅回路７によっ
て２倍反転増幅（−２倍となる）される。またデコーダ
回路３に加えられた３ビツトの入力ディジタル値は表３
に基づいた値を出力し、この出力は双匝性ＤＡ変換回路
２にｈａえられる。ＤＡ変換回路２は表２に基づいた値
を出力し、この出力は加算増幅回路７によって反転増幅
（−１倍）され、前記（−２倍）１直に加算される。従
って表４のようなアナログ出力が得られる。
ＤＡ変換回路１に入力され、ＤＡ変換回路１は表１に基
づいた（直を出力し、この出力は加算増幅回路７によっ
て２倍反転増幅（−２倍となる）される。またデコーダ
回路３に加えられた３ビツトの入力ディジタル値は表３
に基づいた値を出力し、この出力は双匝性ＤＡ変換回路
２にｈａえられる。ＤＡ変換回路２は表２に基づいた値
を出力し、この出力は加算増幅回路７によって反転増幅
（−１倍）され、前記（−２倍）１直に加算される。従
って表４のようなアナログ出力が得られる。
抵抗４，５．７の比を１／２””： １ ： １に構成
することによって、本実施例により（ｍ＋、ｆ！ −１
〉ビット分解能のＤＡ変換器を構成することができる。
することによって、本実施例により（ｍ＋、ｆ！ −１
〉ビット分解能のＤＡ変換器を構成することができる。
また単極性ＤＡ変換回路１の許容誤差を±ＩＬＳＢに設
定すると、抵抗４．５．６の比を１−２． 。
定すると、抵抗４．５．６の比を１−２． 。
１／２ ．１．１に構成することによって、（ｍ十タ
ー２）ビット分解能のＤＡ変換器が冑ら九る。
ー２）ビット分解能のＤＡ変換器が冑ら九る。
尚、各ＤＡ変換回路１，２が共に誤差を含まない理想特
性を有している場合には、＜ｍ＋１ ）ビット分解能の
Ｄ ／’Ａ変換器が冑られることは曾うまでもない。
性を有している場合には、＜ｍ＋１ ）ビット分解能の
Ｄ ／’Ａ変換器が冑られることは曾うまでもない。
ＤＡ変換回路を３個以上用いることにより、ざらに高分
解能のＤＡ変換器を実現することができる。
解能のＤＡ変換器を実現することができる。
第５図は本発明の他の実施例の構成を示すもので、第１
実施例に対して双極性ＤＡ変換回路８゜デコーダ回路９
及び抵抗１０を追加したものである。
実施例に対して双極性ＤＡ変換回路８゜デコーダ回路９
及び抵抗１０を追加したものである。
実施例では全て電圧モードで動作させる場合について示
したが、同様に電流モードで実現させることができる。
したが、同様に電流モードで実現させることができる。
この場合ＤＡＡ換回路１の出力を電流−電圧変換し、適
当な抵抗で加算増幅回路７に接続することにより容易に
実現することができる。
当な抵抗で加算増幅回路７に接続することにより容易に
実現することができる。
［発明の効果］
以上述べたように本発明によれば、比較的低精度のＤＡ
変変器器複数組み合せることにより高精度のＤＡ変換器
を実現することができるので、コストアップを避けるこ
とができる。
変変器器複数組み合せることにより高精度のＤＡ変換器
を実現することができるので、コストアップを避けるこ
とができる。
第１図は本発明実施例のＤＡ変換器を示すブロック図、
第２図及び第３図は本発明ＤＡ変換器のＤＡＡ換回路の
変換特性図、第４図は本発明ＤＡ変換器のデコーダ回路
のデコード特性図、第５図は本発明の他の実施例を示す
ブロック図、第６図乃至第８図はいずれも従来のＤＡ変
換器を示す回路図である。 １・・・単極性ＤＡＡ換回路、 ２．８・・・双（へ性ＤＡＡ換回路、 ３．９・・・デコーダ回路、 ４．５，６，１０・・・抵抗、 ７・・・加算増幅回路。 代理人 弁理士 則 近 憲 １右同
大 胡 典 夫チ・イジ゛クル入カー テ゛７シ・７！りＸカー 第４図
第２図及び第３図は本発明ＤＡ変換器のＤＡＡ換回路の
変換特性図、第４図は本発明ＤＡ変換器のデコーダ回路
のデコード特性図、第５図は本発明の他の実施例を示す
ブロック図、第６図乃至第８図はいずれも従来のＤＡ変
換器を示す回路図である。 １・・・単極性ＤＡＡ換回路、 ２．８・・・双（へ性ＤＡＡ換回路、 ３．９・・・デコーダ回路、 ４．５，６，１０・・・抵抗、 ７・・・加算増幅回路。 代理人 弁理士 則 近 憲 １右同
大 胡 典 夫チ・イジ゛クル入カー テ゛７シ・７！りＸカー 第４図
Claims (1)
- ディジタル信号をアナログ信号に変換するディジタル・
アナログ変換器において、互いに並列に接続される複数
の低精度のディジタル・アナログ変換回路と、これら複
数のディジタル・アナログ変換回路の各出力を加算増幅
する加算増幅回路と、変換器としての最終的な出力精度
を入力ディジタル値で補正するデコーダ回路とを備える
ことを特徴とするディジタル・アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147147A JPS634720A (ja) | 1986-06-25 | 1986-06-25 | デイジタル・アナログ変換器 |
| US07/373,659 US4947172A (en) | 1986-06-25 | 1989-06-28 | Digital-to-analog conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147147A JPS634720A (ja) | 1986-06-25 | 1986-06-25 | デイジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634720A true JPS634720A (ja) | 1988-01-09 |
Family
ID=15423645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147147A Pending JPS634720A (ja) | 1986-06-25 | 1986-06-25 | デイジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4947172A (ja) |
| JP (1) | JPS634720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299323A (ja) * | 1989-05-15 | 1990-12-11 | Kenwood Corp | Ｄａ変換回路 |
| JPH0316741U (ja) * | 1989-06-30 | 1991-02-19 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3928886A1 (de) * | 1989-08-31 | 1991-03-14 | Blaupunkt Werke Gmbh | Schaltungsanordnung zur digital/analog-wandlung |
| US5153592A (en) * | 1991-04-30 | 1992-10-06 | Texas Instruments Incorporated | 16 bit error-correcting digital-to-analog converter |
| JPH06303137A (ja) * | 1992-12-29 | 1994-10-28 | Hitachi Ltd | Ｄ／ａ変換器、オフセット調整回路及びこれを用いた携帯通信端末装置 |
| US5446455A (en) * | 1993-12-02 | 1995-08-29 | Motorola Inc. | Auto-calibrated current-mode digital-to-analog converter and method therefor |
| GB2299228B (en) * | 1995-03-13 | 1998-08-05 | Yamamura Churchill Limited | A digital to analogue converter |
| US5757298A (en) * | 1996-02-29 | 1998-05-26 | Hewlett-Packard Co. | Method and apparatus for error compensation using a non-linear digital-to-analog converter |
| US6130632A (en) * | 1998-04-16 | 2000-10-10 | National Semiconductor Corporation | Digitally self-calibrating current-mode D/A converter |
| ATE283579T1 (de) * | 2000-02-14 | 2004-12-15 | Koninkl Philips Electronics Nv | Strom-spannungsumwandler mit steuerbarer verstärkung und signalverarbeitender schaltkreis mit einem solchen umwandler |
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| US6469646B1 (en) * | 2001-05-29 | 2002-10-22 | Intel Corporation | Converting digital signals to analog signals |
| DE10153309B4 (de) * | 2001-10-29 | 2009-12-17 | Infineon Technologies Ag | Digital-Analog-Umsetzer-Vorrichtung mit hoher Auflösung |
| TWI233073B (en) * | 2003-12-04 | 2005-05-21 | Au Optronics Corp | Programmable gamma circuit and display apparatus |
| US9590648B2 (en) | 2014-11-07 | 2017-03-07 | John Howard La Grou | Multi-path digital-to-analog converter |
| US9871530B1 (en) | 2016-12-11 | 2018-01-16 | John Howard La Grou | Multi-path analog-to-digital and digital-to-analog conversion of PDM signals |
| US10256782B2 (en) | 2017-04-25 | 2019-04-09 | John Howard La Grou | Multi-path power amplifier |
| GB2597621B (en) * | 2019-12-17 | 2022-07-13 | Cirrus Logic Int Semiconductor Ltd | Force sensing systems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4070665A (en) * | 1976-05-27 | 1978-01-24 | The Singer Company | High accuracy digital to analog resolver converter |
| JPS5953727B2 (ja) * | 1977-04-06 | 1984-12-26 | 株式会社日立製作所 | 補正回路付ｄａ変換器 |
| US4465996A (en) * | 1981-03-03 | 1984-08-14 | Intersil, Inc. | High accuracy digital-to-analog converter |
-
1986
- 1986-06-25 JP JP61147147A patent/JPS634720A/ja active Pending
-
1989
- 1989-06-28 US US07/373,659 patent/US4947172A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299323A (ja) * | 1989-05-15 | 1990-12-11 | Kenwood Corp | Ｄａ変換回路 |
| JPH0316741U (ja) * | 1989-06-30 | 1991-02-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4947172A (en) | 1990-08-07 |
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