JPH10229125A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10229125A JPH10229125A JP9030309A JP3030997A JPH10229125A JP H10229125 A JPH10229125 A JP H10229125A JP 9030309 A JP9030309 A JP 9030309A JP 3030997 A JP3030997 A JP 3030997A JP H10229125 A JPH10229125 A JP H10229125A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductive
- fuse
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
- H10W20/494—Fuses, i.e. interconnections changeable from conductive to non-conductive changeable by the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トリミングによって短絡される構成のヒュー
ズは、レーザビームの照射によって上層絶縁膜を除去し
ないとトリミングが行われないため、レーザビームのエ
ネルギが小さい場合には有効なトリミングができない。 【解決手段】 下層絶縁膜２上の同一平面上に対向配置
される対をなす導電膜３（３Ａ，３Ｂ）を形成し、その
上に上層絶縁膜４を形成する。導電膜３Ａ，３Ｂの対向
間隔Ｌは、上層絶縁膜４の膜厚ｔ４よりも小さくする。
レーザビームＬＢのエネルギが小さい場合でも、上層絶
縁膜４を浸食して導電膜３に到達することによって両導
電膜３Ａ，３Ｂを溶融して短絡させることが容易であ
り、有効なトリミングが実現できる。
ズは、レーザビームの照射によって上層絶縁膜を除去し
ないとトリミングが行われないため、レーザビームのエ
ネルギが小さい場合には有効なトリミングができない。 【解決手段】 下層絶縁膜２上の同一平面上に対向配置
される対をなす導電膜３（３Ａ，３Ｂ）を形成し、その
上に上層絶縁膜４を形成する。導電膜３Ａ，３Ｂの対向
間隔Ｌは、上層絶縁膜４の膜厚ｔ４よりも小さくする。
レーザビームＬＢのエネルギが小さい場合でも、上層絶
縁膜４を浸食して導電膜３に到達することによって両導
電膜３Ａ，３Ｂを溶融して短絡させることが容易であ
り、有効なトリミングが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はレーザトリミングに
用いられるヒューズを備える半導体装置に関し、特に導
電膜を短絡させてメークリンクのプログラムを行う方式
のヒューズを備える半導体装置に関する。
用いられるヒューズを備える半導体装置に関し、特に導
電膜を短絡させてメークリンクのプログラムを行う方式
のヒューズを備える半導体装置に関する。
【０００２】
【従来の技術】従来、メモリ容量の大きいＤＲＡＭ等を
製造する場合、製造上発生した故障部分を正常なものに
置き替えられるよう冗長回路が予め構成され、これには
製造後切り替えを行うためのヒューズが備えられてい
る。また、フィールド・プログラマブル・ゲート・アレ
イ（ＦＰＧＡ）においても機能、動作のユーザ・プログ
ラマビリティをもたせるようにプログラミングが可能な
ヒューズが備えられている。従来、この種のヒューズ
は、導通状態にある導体を切断する構造が用いられてい
たが、他方で開放状態にある導体対を短絡させる構造の
ものも用いられている。
製造する場合、製造上発生した故障部分を正常なものに
置き替えられるよう冗長回路が予め構成され、これには
製造後切り替えを行うためのヒューズが備えられてい
る。また、フィールド・プログラマブル・ゲート・アレ
イ（ＦＰＧＡ）においても機能、動作のユーザ・プログ
ラマビリティをもたせるようにプログラミングが可能な
ヒューズが備えられている。従来、この種のヒューズ
は、導通状態にある導体を切断する構造が用いられてい
たが、他方で開放状態にある導体対を短絡させる構造の
ものも用いられている。
【０００３】この種のヒューズの一例を図７（ａ），
（ｂ）の平面図とそのＣＣ線断面図に示す。これは、特
開昭６１−９３６４３号公報に記載されているものであ
り、半導体基板１１上のフィールド酸化膜１２上に多結
晶シリコンでできたヒューズパッド１３を形成し、その
上に厚さ約２０００Åの熱酸化膜１４をコーティング
し、その上に隙間によって隔てられたポリシリコンの導
体ストリップ１５Ａ，１５Ｂが設けられ、さらにその上
に比較的厚い二酸化シリコンまたは燐珪酸塩硝子の絶縁
膜１６で形成された構造とされている。このヒューズを
レーザビームによって短絡させる場合には、図７（ｂ）
のように、ヒューズパッド１３にレーザビームＬＢを当
てる。これにより、図７（ｃ）のように、レーザビーム
ＬＢは、最初に入射したスポットにある絶縁膜１６を浸
食によって除き、その後ストリップ１５Ａ，１５Ｂの縁
とヒューズパッド１３の材料を融解させる。融解したス
トリップ１５Ａ，１５Ｂ及びヒューズパッド１３の導電
材料がコーティング膜１４の中にできた孔の側面にはね
上げ、ヒューズパッド１３を介し導体ストリップ１５
Ａ，１５Ｂを電気的に短絡している。
（ｂ）の平面図とそのＣＣ線断面図に示す。これは、特
開昭６１−９３６４３号公報に記載されているものであ
り、半導体基板１１上のフィールド酸化膜１２上に多結
晶シリコンでできたヒューズパッド１３を形成し、その
上に厚さ約２０００Åの熱酸化膜１４をコーティング
し、その上に隙間によって隔てられたポリシリコンの導
体ストリップ１５Ａ，１５Ｂが設けられ、さらにその上
に比較的厚い二酸化シリコンまたは燐珪酸塩硝子の絶縁
膜１６で形成された構造とされている。このヒューズを
レーザビームによって短絡させる場合には、図７（ｂ）
のように、ヒューズパッド１３にレーザビームＬＢを当
てる。これにより、図７（ｃ）のように、レーザビーム
ＬＢは、最初に入射したスポットにある絶縁膜１６を浸
食によって除き、その後ストリップ１５Ａ，１５Ｂの縁
とヒューズパッド１３の材料を融解させる。融解したス
トリップ１５Ａ，１５Ｂ及びヒューズパッド１３の導電
材料がコーティング膜１４の中にできた孔の側面にはね
上げ、ヒューズパッド１３を介し導体ストリップ１５
Ａ，１５Ｂを電気的に短絡している。
【０００４】なお、メークリンクに必要な停留時間を短
縮する場合、最上層の絶縁膜はヒューズ上のみ写真製版
のマスク及びエッチング工程によって除去する場合があ
る。また、製品チップ上において、レーザビームの条件
を設定するにはヒューズと同じ材料で作られた、図８に
示すような十字型の特異なパターン２０を用い、この十
字部分にレーザビームを当てその破壊具合によってトリ
ミング時のレーザビームの調整を行っている。さらに、
ヒューズをアレーで並べる場合には、トリミングされる
箇所を縦または横一線に並べて配置していた。
縮する場合、最上層の絶縁膜はヒューズ上のみ写真製版
のマスク及びエッチング工程によって除去する場合があ
る。また、製品チップ上において、レーザビームの条件
を設定するにはヒューズと同じ材料で作られた、図８に
示すような十字型の特異なパターン２０を用い、この十
字部分にレーザビームを当てその破壊具合によってトリ
ミング時のレーザビームの調整を行っている。さらに、
ヒューズをアレーで並べる場合には、トリミングされる
箇所を縦または横一線に並べて配置していた。
【０００５】
【発明が解決しようとする課題】このような従来のヒュ
ーズでは、次ような問題が生じている。第１の問題点
は、ヒューズを形成するのに長い工程を必要とすること
である。すなわち、ヒューズを形成するだけのために、
ヒューズパッド１３を形成する工程と、ヒューズパッド
１３と２つの隔てられた導体ストリップ１５Ａ，１５Ｂ
を電気的に分離するためのコーティング膜１４を形成す
る工程が通常の工程に追加されるためである。また、第
２の問題点は、ヒューズをレーザビームでトリミングし
た後、水分等により配線等が浸食されることである。こ
れは、ヒューズをレーザビームに当てた後は短絡したヒ
ューズ上の比較的厚い二酸化シリコン等の層はレーザビ
ームの浸食によって又は拡散工程中に除かれヒューズが
露出されるためである。
ーズでは、次ような問題が生じている。第１の問題点
は、ヒューズを形成するのに長い工程を必要とすること
である。すなわち、ヒューズを形成するだけのために、
ヒューズパッド１３を形成する工程と、ヒューズパッド
１３と２つの隔てられた導体ストリップ１５Ａ，１５Ｂ
を電気的に分離するためのコーティング膜１４を形成す
る工程が通常の工程に追加されるためである。また、第
２の問題点は、ヒューズをレーザビームでトリミングし
た後、水分等により配線等が浸食されることである。こ
れは、ヒューズをレーザビームに当てた後は短絡したヒ
ューズ上の比較的厚い二酸化シリコン等の層はレーザビ
ームの浸食によって又は拡散工程中に除かれヒューズが
露出されるためである。
【０００６】一方、第３の問題点は、ヒューズを並列に
数多く並べた場合、大きな面積を必要とすることであ
る。これは、ヒューズパッド１３が導体１５の幅よりも
大きいため同じ形のものを並列に並べると隣りのヒュー
ズとの間隔をヒューズパッドの分だけ広くとらなければ
ならないためである。また、第４の問題点は、アルミニ
ウム等の配線の多層化により下層（半導体基板）近辺に
形成されたヒューズはレーザビームにより歩留良くトリ
ミングされないことである。これは、多層配線化により
ヒューズ上の絶縁膜が厚くなりヒューズに届くまでにレ
ーザビームが弱くなりトリミングが充分にできないこと
による。ヒューズ上の絶縁膜又は隣接するヒューズの間
隔がヒューズ上の絶縁膜厚よりも薄い（狭い）場合、こ
の厚いヒューズ上の絶縁膜を通してヒューズをトリミン
グできる大きなエネルギーのレーザビームを用いてトリ
ミングするとヒューズの下（半導体基板等）又は隣接の
ヒューズと短絡してしまうからである。
数多く並べた場合、大きな面積を必要とすることであ
る。これは、ヒューズパッド１３が導体１５の幅よりも
大きいため同じ形のものを並列に並べると隣りのヒュー
ズとの間隔をヒューズパッドの分だけ広くとらなければ
ならないためである。また、第４の問題点は、アルミニ
ウム等の配線の多層化により下層（半導体基板）近辺に
形成されたヒューズはレーザビームにより歩留良くトリ
ミングされないことである。これは、多層配線化により
ヒューズ上の絶縁膜が厚くなりヒューズに届くまでにレ
ーザビームが弱くなりトリミングが充分にできないこと
による。ヒューズ上の絶縁膜又は隣接するヒューズの間
隔がヒューズ上の絶縁膜厚よりも薄い（狭い）場合、こ
の厚いヒューズ上の絶縁膜を通してヒューズをトリミン
グできる大きなエネルギーのレーザビームを用いてトリ
ミングするとヒューズの下（半導体基板等）又は隣接の
ヒューズと短絡してしまうからである。
【０００７】さらに、第５の問題点は、ヒューズを製品
チップでトリミングする場合、図８に示したような特異
な形のダミーパターン２０をトリミングし、その様子を
目視で確認しレーザビームのエネルギ等の条件出しを行
っていたためトリミングの歩留が悪いものとなってい
る。
チップでトリミングする場合、図８に示したような特異
な形のダミーパターン２０をトリミングし、その様子を
目視で確認しレーザビームのエネルギ等の条件出しを行
っていたためトリミングの歩留が悪いものとなってい
る。
【０００８】本発明は短い製造工程で製造でき、しかも
小さいレーザビームのエネルギでトリミングが可能なヒ
ューズを備えた半導体装置を提供することを目的とす
る。また、本発明は、高集積化が可能でかつトリミング
後の信頼性を高めるとともに、トリミング時のレーザビ
ーム条件出しを正確に行なうことが可能な半導体装置を
提供することを目的とする。
小さいレーザビームのエネルギでトリミングが可能なヒ
ューズを備えた半導体装置を提供することを目的とす
る。また、本発明は、高集積化が可能でかつトリミング
後の信頼性を高めるとともに、トリミング時のレーザビ
ーム条件出しを正確に行なうことが可能な半導体装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に下層絶縁膜が形成され、この下層絶縁膜
上に同一平面上でかつそれぞれの端部が所要の間隔で対
向配置されて対をなす導電膜が形成され、これら導電膜
上に上層絶縁膜が形成され、前記導電膜の対向間隔が前
記上層絶縁膜の膜厚よりも小寸法に形成されていること
を特徴とする。ここで、本発明の半導体装置では、次の
形態として形成されることが好ましい。すなわち、前記
導電膜の対向される部分の平面形状が異形状とされ、そ
の対向面積が大きくされる。また、前記導電膜の対向さ
れる部分の下層位置にレーザ光透過性の低い遮光膜を有
する。さらに、前記導電膜の対向される部分を含む上層
にカバレッジの悪い上層膜が形成される。また、対向さ
れる複数本の導電膜が隣接状態に配列され、各導電膜の
対向される部分を平面上で互い違いに配置した構成とさ
れる。さらに、導電膜と同一材料で同一平面パターンで
形成され、各導電膜における対向される部分でのトリミ
ングが正確に動作しているか電気的に検査するためのチ
ェックパターンを備える。
半導体基板上に下層絶縁膜が形成され、この下層絶縁膜
上に同一平面上でかつそれぞれの端部が所要の間隔で対
向配置されて対をなす導電膜が形成され、これら導電膜
上に上層絶縁膜が形成され、前記導電膜の対向間隔が前
記上層絶縁膜の膜厚よりも小寸法に形成されていること
を特徴とする。ここで、本発明の半導体装置では、次の
形態として形成されることが好ましい。すなわち、前記
導電膜の対向される部分の平面形状が異形状とされ、そ
の対向面積が大きくされる。また、前記導電膜の対向さ
れる部分の下層位置にレーザ光透過性の低い遮光膜を有
する。さらに、前記導電膜の対向される部分を含む上層
にカバレッジの悪い上層膜が形成される。また、対向さ
れる複数本の導電膜が隣接状態に配列され、各導電膜の
対向される部分を平面上で互い違いに配置した構成とさ
れる。さらに、導電膜と同一材料で同一平面パターンで
形成され、各導電膜における対向される部分でのトリミ
ングが正確に動作しているか電気的に検査するためのチ
ェックパターンを備える。
【００１０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の第１実施形態
を示す図であり、（ａ）は平面図、（ｂ）はそのＡＡ線
に沿う断面図である。半導体基板１上に下層絶縁膜２が
形成され、この下層絶縁膜２上に導電膜３が所要のパタ
ーンに形成されてヒューズが構成される。この導電膜３
は、一対の導電膜３Ａ，３Ｂが互いに同一平面上で、各
端部が所要の間隔Ｌをおいて対向配置される構成とされ
る。そして、この導電膜３を覆うように上層絶縁膜４を
被着している。ここで、前記半導体基板１はＰ型やＮ型
のシリコン基板、あるいはシリコンのエピタキシャル成
長、さらにはシリコン化合物半導体基板等、任意のもの
でよい。また、下層の絶縁膜２はＢＰＳＧ、ＰＳＧ、Ｎ
ＳＧを含むガラス膜、窒化膜、ＳｉＯＮである。さら
に、導電膜３（３Ａ，３Ｂ）はアルミニウム、タングス
テン、多結晶シリコン、アモルファスシリコン、金、
銅、白金、チタン、コバルト、あるいはこれらの積層構
造、あるいは混合物である。また、上層絶縁膜４はＢＰ
ＳＧ、ＰＳＧ、ＮＳＧを含むガラス膜、窒化膜、ＳｉＯ
Ｎ膜である。
図面を参照して説明する。図１は本発明の第１実施形態
を示す図であり、（ａ）は平面図、（ｂ）はそのＡＡ線
に沿う断面図である。半導体基板１上に下層絶縁膜２が
形成され、この下層絶縁膜２上に導電膜３が所要のパタ
ーンに形成されてヒューズが構成される。この導電膜３
は、一対の導電膜３Ａ，３Ｂが互いに同一平面上で、各
端部が所要の間隔Ｌをおいて対向配置される構成とされ
る。そして、この導電膜３を覆うように上層絶縁膜４を
被着している。ここで、前記半導体基板１はＰ型やＮ型
のシリコン基板、あるいはシリコンのエピタキシャル成
長、さらにはシリコン化合物半導体基板等、任意のもの
でよい。また、下層の絶縁膜２はＢＰＳＧ、ＰＳＧ、Ｎ
ＳＧを含むガラス膜、窒化膜、ＳｉＯＮである。さら
に、導電膜３（３Ａ，３Ｂ）はアルミニウム、タングス
テン、多結晶シリコン、アモルファスシリコン、金、
銅、白金、チタン、コバルト、あるいはこれらの積層構
造、あるいは混合物である。また、上層絶縁膜４はＢＰ
ＳＧ、ＰＳＧ、ＮＳＧを含むガラス膜、窒化膜、ＳｉＯ
Ｎ膜である。
【００１１】なお、この構成において、導電膜３の厚さ
は１００Å〜３μｍ、導電膜３Ａ，３Ｂの対向間隔Ｌは
１０Å〜１０μｍであり、これは前記上、下の絶縁膜
２，３、特に上層絶縁膜５の膜厚ｔ２，ｔ４よりも小さ
くしている。例えば、前記下層絶縁膜２として、厚さ１
００００Åのリンガラス膜を形成し、導電膜３として厚
さ５０００Å、幅１μｍのアルミ配線を形成し、その対
向間隔Ｌを０．３μｍとし、その上に上層絶縁膜４とし
て厚さ１μｍのノンドープ酸化膜を堆積している。
は１００Å〜３μｍ、導電膜３Ａ，３Ｂの対向間隔Ｌは
１０Å〜１０μｍであり、これは前記上、下の絶縁膜
２，３、特に上層絶縁膜５の膜厚ｔ２，ｔ４よりも小さ
くしている。例えば、前記下層絶縁膜２として、厚さ１
００００Åのリンガラス膜を形成し、導電膜３として厚
さ５０００Å、幅１μｍのアルミ配線を形成し、その対
向間隔Ｌを０．３μｍとし、その上に上層絶縁膜４とし
て厚さ１μｍのノンドープ酸化膜を堆積している。
【００１２】この構成では、トリミング時、すなわち対
向する導電膜３Ａ，３Ｂを短絡する場合には、図１
（ｂ）のように、上層絶縁膜４の上側から対向間隔部に
レーザビームＬＢを照射する。そして、レーザビームＬ
Ｂが上層絶縁膜４を透過して導電膜３の対向部分にまで
到達されると、図１（ｃ）のように、レーザエネルギに
よって上層絶縁膜４が浸食され、この浸食の進行に伴っ
て導電膜３の端部が溶融され、両導電膜３Ａ，３Ｂに短
絡部５が形成されて両者が短絡されることになる。この
とき、導電膜３の対向間隔Ｌは、上層絶縁膜４の膜厚ｔ
４よりも小寸法であるため、レーザエネルギが小さい場
合でも、レーザビームＬＢは上層絶縁膜４を浸食しなが
ら透過して行き、導電膜３に達した時点で導電膜３の溶
融を行い前記したトリミングが可能とされる。また、こ
のトリミングでは、ヒューズとしての導電膜３上の上層
絶縁膜４は除去されることがないため、従来のように上
層絶縁膜４が除去される場合に比較してその部分からの
水分等の浸入が防止でき、導電膜３を構成するアルミニ
ウムの腐食等の信頼性低下の原因がなくなり、信頼性が
向上されることになる。
向する導電膜３Ａ，３Ｂを短絡する場合には、図１
（ｂ）のように、上層絶縁膜４の上側から対向間隔部に
レーザビームＬＢを照射する。そして、レーザビームＬ
Ｂが上層絶縁膜４を透過して導電膜３の対向部分にまで
到達されると、図１（ｃ）のように、レーザエネルギに
よって上層絶縁膜４が浸食され、この浸食の進行に伴っ
て導電膜３の端部が溶融され、両導電膜３Ａ，３Ｂに短
絡部５が形成されて両者が短絡されることになる。この
とき、導電膜３の対向間隔Ｌは、上層絶縁膜４の膜厚ｔ
４よりも小寸法であるため、レーザエネルギが小さい場
合でも、レーザビームＬＢは上層絶縁膜４を浸食しなが
ら透過して行き、導電膜３に達した時点で導電膜３の溶
融を行い前記したトリミングが可能とされる。また、こ
のトリミングでは、ヒューズとしての導電膜３上の上層
絶縁膜４は除去されることがないため、従来のように上
層絶縁膜４が除去される場合に比較してその部分からの
水分等の浸入が防止でき、導電膜３を構成するアルミニ
ウムの腐食等の信頼性低下の原因がなくなり、信頼性が
向上されることになる。
【００１３】また、前記導電膜３Ａ，３Ｂが対向する面
積、すなわち両導電膜３Ａ，３Ｂの膜厚を一定としたと
きに、両導電膜３Ａ，３Ｂが対向される平面上の辺寸法
を可及的に大きくすることが、前記したトリミングをよ
りエネルギの小さいレーザビームで実現することが可能
となる。例えば、図２（ａ）のように、両導電膜３Ａ
１，３Ｂ１の対向部分の平面形状をクランク状とし、あ
るいは図２（ｂ）のように両導電膜３Ａ２，３Ｂ２の対
向部分の平面形状をほぼコ字型とすることで、導電膜の
幅寸法に比較して対向面積を大きくでき、前記したトリ
ミングを容易に行うことが可能となる。また、レーザビ
ームの径寸法内に入る寸法であれば、図２（ｃ）のよう
に、３本、あるいはそれ以上の導電膜３Ａ３〜３Ｃ３を
平面配置するようにしてもよい。ただし、この場合に
は、各導電膜３Ａ３〜３Ｃ３の端部を細幅に形成してお
り、各導電膜がより溶融され易いものとしている。
積、すなわち両導電膜３Ａ，３Ｂの膜厚を一定としたと
きに、両導電膜３Ａ，３Ｂが対向される平面上の辺寸法
を可及的に大きくすることが、前記したトリミングをよ
りエネルギの小さいレーザビームで実現することが可能
となる。例えば、図２（ａ）のように、両導電膜３Ａ
１，３Ｂ１の対向部分の平面形状をクランク状とし、あ
るいは図２（ｂ）のように両導電膜３Ａ２，３Ｂ２の対
向部分の平面形状をほぼコ字型とすることで、導電膜の
幅寸法に比較して対向面積を大きくでき、前記したトリ
ミングを容易に行うことが可能となる。また、レーザビ
ームの径寸法内に入る寸法であれば、図２（ｃ）のよう
に、３本、あるいはそれ以上の導電膜３Ａ３〜３Ｃ３を
平面配置するようにしてもよい。ただし、この場合に
は、各導電膜３Ａ３〜３Ｃ３の端部を細幅に形成してお
り、各導電膜がより溶融され易いものとしている。
【００１４】ここで、ヒューズのチェックパターンにつ
いて図３を参照して説明する。前記導電膜３と同じアル
ミニウム配線でかつ同じ平面パターンのヒューズをチェ
ックパターン１０（１０Ａ，１０Ｂ）として半導体基板
上の一部に形成しておく。ただし、各チェックパターン
１０Ａ，１０Ｂにはテスター（測定器）の電極を接触可
能なパッド１０ａ，１０ｂを一体に形成しておく。そし
て、このチェックパターン１０Ａ，１０Ｂの対向部分に
レーザビームを当てアルミニウムを溶かす。もし、レー
ザビームが弱く短絡しない又は抵抗が大きい場合には、
テスターの端子を各チェックパターンのパッド１０ａ，
１０ｂに接触させ、その抵抗を測定すれば、開放又は抵
抗が大きいことで確認できる。この場合には、レーザビ
ームの出力を強くせねばならない。また、レーザビーム
が強い場合、テスターの端子をパッド１０ａまたは１０
ｂと基板に接触させて抵抗を測定する。さらに、隣接に
同じ層のアルミニウム配線を配置しその端にパッドを設
けておけば、ヒューズのパッドと前記隣接したアルミニ
ウム配線のパッド間の抵抗を測定することで、短絡して
いることが判る。このように、レーザビーム条件出し用
のチェックパターン１０を製品チップ上に形成したこと
により、レーザビームスプリッタの条件出しの制度が良
くなり、トリミング後の歩留が向上されることになる。
いて図３を参照して説明する。前記導電膜３と同じアル
ミニウム配線でかつ同じ平面パターンのヒューズをチェ
ックパターン１０（１０Ａ，１０Ｂ）として半導体基板
上の一部に形成しておく。ただし、各チェックパターン
１０Ａ，１０Ｂにはテスター（測定器）の電極を接触可
能なパッド１０ａ，１０ｂを一体に形成しておく。そし
て、このチェックパターン１０Ａ，１０Ｂの対向部分に
レーザビームを当てアルミニウムを溶かす。もし、レー
ザビームが弱く短絡しない又は抵抗が大きい場合には、
テスターの端子を各チェックパターンのパッド１０ａ，
１０ｂに接触させ、その抵抗を測定すれば、開放又は抵
抗が大きいことで確認できる。この場合には、レーザビ
ームの出力を強くせねばならない。また、レーザビーム
が強い場合、テスターの端子をパッド１０ａまたは１０
ｂと基板に接触させて抵抗を測定する。さらに、隣接に
同じ層のアルミニウム配線を配置しその端にパッドを設
けておけば、ヒューズのパッドと前記隣接したアルミニ
ウム配線のパッド間の抵抗を測定することで、短絡して
いることが判る。このように、レーザビーム条件出し用
のチェックパターン１０を製品チップ上に形成したこと
により、レーザビームスプリッタの条件出しの制度が良
くなり、トリミング後の歩留が向上されることになる。
【００１５】図４は本発明の第２の実施形態を示す図で
あり、（ａ）は平面図、（ｂ）はそのＢＢ線断面図であ
る。この実施形態において、前記第１の実施形態と等価
な部分には同一符号を付してある。この実施形態では、
前記下層絶縁膜２中で前記導電膜３Ａ，３Ｂの対向部分
の直下位置には、レーザ光の透過性の低い材質からなる
レーザビーム遮光膜６を形成している。この遮光膜６と
しては、ポリシリコン、アルミニウム、タングステン、
多結晶シリコン、アモルファスシリコン、金、銅、白
金、チタン、コバルト等が用いられる。
あり、（ａ）は平面図、（ｂ）はそのＢＢ線断面図であ
る。この実施形態において、前記第１の実施形態と等価
な部分には同一符号を付してある。この実施形態では、
前記下層絶縁膜２中で前記導電膜３Ａ，３Ｂの対向部分
の直下位置には、レーザ光の透過性の低い材質からなる
レーザビーム遮光膜６を形成している。この遮光膜６と
しては、ポリシリコン、アルミニウム、タングステン、
多結晶シリコン、アモルファスシリコン、金、銅、白
金、チタン、コバルト等が用いられる。
【００１６】この第２の実施形態の構成においても、レ
ーザビームＬＢを照射して上層絶縁膜４を浸食し、さら
に導電膜３を溶融させて両導電膜３Ａ，３Ｂを短絡させ
る。しかしながら、レーザビームが下層絶縁膜２にまで
達してこれを浸食することがあっても、遮光膜６によっ
てそれ以上下方にまでレーザビームが強いエネルギで到
達されることないため、これよりも下側の下層絶縁膜２
の浸食は防止される。したがって、下層絶縁膜２の下側
に配線層や半導体基板の素子が形成されている場合で
も、これらにレーザビームの影響が及ぶことはない。
ーザビームＬＢを照射して上層絶縁膜４を浸食し、さら
に導電膜３を溶融させて両導電膜３Ａ，３Ｂを短絡させ
る。しかしながら、レーザビームが下層絶縁膜２にまで
達してこれを浸食することがあっても、遮光膜６によっ
てそれ以上下方にまでレーザビームが強いエネルギで到
達されることないため、これよりも下側の下層絶縁膜２
の浸食は防止される。したがって、下層絶縁膜２の下側
に配線層や半導体基板の素子が形成されている場合で
も、これらにレーザビームの影響が及ぶことはない。
【００１７】ここで、図５に示すように、導電膜３の直
上ないし対向する領域にプラズマ酸化膜等のカバレッジ
の悪い上層膜７を形成した構成としてもよい。この上層
膜７を形成することで、特に導電膜３によって段差が生
じている導電膜３Ａ，３Ｂの対向領域において上素膜に
“す”７ａが生じるため、レーザビームによって溶融さ
れた導電膜３Ａ，３Ｂの短絡をより容易に行うことが可
能となる。なお、この上層膜７としては、ＢＰＳＧ、Ｐ
ＳＧＰＮＳＧを含むガラス膜、窒化膜、ＳｉＯＮ膜が採
用できる。
上ないし対向する領域にプラズマ酸化膜等のカバレッジ
の悪い上層膜７を形成した構成としてもよい。この上層
膜７を形成することで、特に導電膜３によって段差が生
じている導電膜３Ａ，３Ｂの対向領域において上素膜に
“す”７ａが生じるため、レーザビームによって溶融さ
れた導電膜３Ａ，３Ｂの短絡をより容易に行うことが可
能となる。なお、この上層膜７としては、ＢＰＳＧ、Ｐ
ＳＧＰＮＳＧを含むガラス膜、窒化膜、ＳｉＯＮ膜が採
用できる。
【００１８】また、半導体基板に導電膜３の対を多数本
配列する場合には、図６に示すようにトリミングされる
箇所３Ｘが平面上で互い違い、換言すれば千鳥状に配置
されるように構成する。このようにすれば、各導電膜の
対向するトリミング箇所３Ｘの形状を図２（ｂ）に示し
たような構成としたときに、この部分の幅寸法が増大さ
れることがあっても、並列に並べた各導電膜の間隔を小
さくして集積性を上げ、トリミング歩留を向上させるこ
とが可能となる。また、隣り合ったヒューズをトリミン
グした場合でもその残査によって隣接ヒューズを意に反
して短絡させることが防止できる。である。
配列する場合には、図６に示すようにトリミングされる
箇所３Ｘが平面上で互い違い、換言すれば千鳥状に配置
されるように構成する。このようにすれば、各導電膜の
対向するトリミング箇所３Ｘの形状を図２（ｂ）に示し
たような構成としたときに、この部分の幅寸法が増大さ
れることがあっても、並列に並べた各導電膜の間隔を小
さくして集積性を上げ、トリミング歩留を向上させるこ
とが可能となる。また、隣り合ったヒューズをトリミン
グした場合でもその残査によって隣接ヒューズを意に反
して短絡させることが防止できる。である。
【００１９】
【発明の効果】以上説明したように本発明は、ヒューズ
を構成する対向配置された導電膜の対向間隔を、上層絶
縁膜の膜厚よりも小寸法に形成しているので、ヒューズ
上にヒューズパッド、コーティング層といったヒューズ
を作成するためにのみ必要とされる工程が不要となり、
製造工程を短縮して製品コストの低減が可能となるとと
もに、小さなエネルギーのレーザビームにおいてもトリ
ミングが実現できるという効果が得られる。また、本発
明は、ヒューズの直下位置にレーザビームを遮断する遮
光膜を設けたことにより、下層絶縁膜よりも下層の配線
や素子をレーザビームから保護し、半導体装置の信頼性
を高めることが可能となる。また、導電膜の対向領域に
カバレッジ性の悪い上層膜を形成することで、導電膜の
トリミングをよりエネルギの小さいレーザビームで、し
かも容易に行うことができる。さらに、複数本の導電膜
を平面配置する際に、トリミングされる箇所を互い違い
に配列したことにより、隣接ヒューズとの間隔を小さく
とれ、もし隣り合ったヒューズをトリミングした場合で
もその残査によって隣接ヒューズ間のショートが少なく
なり、その配列の集積性を上げ、かつトリミング歩留を
向上させることができる。
を構成する対向配置された導電膜の対向間隔を、上層絶
縁膜の膜厚よりも小寸法に形成しているので、ヒューズ
上にヒューズパッド、コーティング層といったヒューズ
を作成するためにのみ必要とされる工程が不要となり、
製造工程を短縮して製品コストの低減が可能となるとと
もに、小さなエネルギーのレーザビームにおいてもトリ
ミングが実現できるという効果が得られる。また、本発
明は、ヒューズの直下位置にレーザビームを遮断する遮
光膜を設けたことにより、下層絶縁膜よりも下層の配線
や素子をレーザビームから保護し、半導体装置の信頼性
を高めることが可能となる。また、導電膜の対向領域に
カバレッジ性の悪い上層膜を形成することで、導電膜の
トリミングをよりエネルギの小さいレーザビームで、し
かも容易に行うことができる。さらに、複数本の導電膜
を平面配置する際に、トリミングされる箇所を互い違い
に配列したことにより、隣接ヒューズとの間隔を小さく
とれ、もし隣り合ったヒューズをトリミングした場合で
もその残査によって隣接ヒューズ間のショートが少なく
なり、その配列の集積性を上げ、かつトリミング歩留を
向上させることができる。
【図１】本発明の第１の実施形態を示す図であり、
（ａ）は平面図、（ｂ）はそのＡＡ線断面図、（ｃ）は
トリミング状態の断面図である。
（ａ）は平面図、（ｂ）はそのＡＡ線断面図、（ｃ）は
トリミング状態の断面図である。
【図２】導電膜の平面パターンのそれぞれ異なる例を示
す図である。
す図である。
【図３】チェックパターンを説明するための平面図であ
る。
る。
【図４】本発明の第２の実施形態を示す図であり、
（ａ）は平面図、（ｂ）はそのＢＢ線断面図である。
（ａ）は平面図、（ｂ）はそのＢＢ線断面図である。
【図５】本発明の変形例を示す断面図である。
【図６】多数本のヒューズを並列配置する場合の一例を
示す平面図である。
示す平面図である。
【図７】従来のヒューズを示す図であり、（ａ）は平面
図、（ｂ）はそのＣＣ線断面図、（ｃ）はトリミング状
態の断面図である。
図、（ｂ）はそのＣＣ線断面図、（ｃ）はトリミング状
態の断面図である。
【図８】従来のチェック用のダミーパターンの平面図で
ある。
ある。
【符号の説明】 １ 半導体基板 ２ 下層絶縁膜 ３（３Ａ，３Ｂ） 導電膜 ４ 上層絶縁膜 ５ 短絡部分 ６ 遮光膜 ７ 上層膜 １０ チェックパターン
Claims (6)
- 【請求項１】 半導体基板上に下層絶縁膜が形成され、
この下層絶縁膜上に同一平面上でかつそれぞれの端部が
所要の間隔で対向配置されて対をなす導電膜が形成さ
れ、これら導電膜上に上層絶縁膜が形成され、前記導電
膜の対向間隔が前記上層絶縁膜の膜厚よりも小寸法に形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記導電膜の対向される部分の平面形状
が異形状とされ、その対向面積が大きくされてなる請求
項１の半導体装置。 - 【請求項３】 前記導電膜の対向される部分の下層位置
にレーザ光透過性の低い遮光膜を有する請求項１または
２の半導体装置。 - 【請求項４】 前記導電膜の対向される部分を含む上層
にカバレッジの悪い上層膜が形成されてなる請求項１な
いし３のいずれかの半導体装置。 - 【請求項５】 対向される複数本の導電膜が隣接状態に
配列され、各導電膜の対向される部分を平面上で互い違
いに配置してなる請求項１ないし４のいずれかの半導体
装置。 - 【請求項６】 導電膜と同一材料で同一平面パターンで
形成され、各導電膜における対向される部分でのトリミ
ングが正確に動作しているか電気的に検査するためのチ
ェックパターンを備える請求項１ないし５のいずれかの
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030309A JPH10229125A (ja) | 1997-02-14 | 1997-02-14 | 半導体装置 |
| US09/023,185 US6177714B1 (en) | 1997-02-14 | 1998-02-13 | Semiconductor device having a fuse of the laser make-link programming type |
| KR1019980004486A KR100276746B1 (ko) | 1997-02-14 | 1998-02-14 | 레이저 메이크 링크 프로그래밍형의 퓨즈를 갖는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9030309A JPH10229125A (ja) | 1997-02-14 | 1997-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229125A true JPH10229125A (ja) | 1998-08-25 |
Family
ID=12300186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9030309A Pending JPH10229125A (ja) | 1997-02-14 | 1997-02-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6177714B1 (ja) |
| JP (1) | JPH10229125A (ja) |
| KR (1) | KR100276746B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345880A (ja) * | 1998-06-01 | 1999-12-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3630999B2 (ja) * | 1998-08-19 | 2005-03-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3466929B2 (ja) * | 1998-10-05 | 2003-11-17 | 株式会社東芝 | 半導体装置 |
| JP2001044281A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 多層配線構造の半導体装置 |
| JP2001230325A (ja) * | 2000-02-16 | 2001-08-24 | Oki Electric Ind Co Ltd | メタルヒューズ、その製造方法及びマスク |
| JP3805266B2 (ja) * | 2002-02-27 | 2006-08-02 | Ｕｈｔ株式会社 | セラミック積層体の製造装置 |
| KR100396893B1 (ko) * | 2001-06-26 | 2003-09-02 | 삼성전자주식회사 | 메이크 링크(Ｍａｋｅ-Ｌｉｎｋ)를 이용한 제어 신호 발생회로 |
| US6664141B1 (en) * | 2001-08-10 | 2003-12-16 | Lsi Logic Corporation | Method of forming metal fuses in CMOS processes with copper interconnect |
| KR100448703B1 (ko) * | 2001-10-24 | 2004-09-16 | 삼성전자주식회사 | 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체장치 |
| JP3805273B2 (ja) * | 2002-03-29 | 2006-08-02 | Ｕｈｔ株式会社 | 積層型電子部品の製造装置 |
| JP4340459B2 (ja) * | 2003-03-14 | 2009-10-07 | 株式会社 日立ディスプレイズ | 表示装置の製造方法 |
| US8147903B2 (en) * | 2005-06-22 | 2012-04-03 | Canon Kabushiki Kaisha | Circuit pattern forming method, circuit pattern forming device and printed circuit board |
| KR100752662B1 (ko) * | 2006-06-12 | 2007-08-29 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체소자 및 그 퓨즈의 절단 확인방법 |
| JP2008047192A (ja) * | 2006-08-11 | 2008-02-28 | Fujitsu Ltd | 微細パターンの評価方法、微細パターンを有する素子の製造方法 |
| TW200924229A (en) * | 2007-11-23 | 2009-06-01 | Gigno Technology Co Ltd | LED package module and manufacturing method thereof |
| KR20100074715A (ko) * | 2008-12-24 | 2010-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 멜팅 퓨즈 및 그 제조 방법 |
| JP5692179B2 (ja) * | 2012-07-24 | 2015-04-01 | カシオ計算機株式会社 | システムｌｓｉ及びプログラム消去方法 |
| JP6926806B2 (ja) * | 2017-08-09 | 2021-08-25 | 富士電機株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584819B2 (ja) * | 1975-08-28 | 1983-01-27 | 株式会社東芝 | ハンドウタイソウチ |
| DE3036869C2 (de) * | 1979-10-01 | 1985-09-05 | Hitachi, Ltd., Tokio/Tokyo | Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren |
| CA1186070A (en) * | 1983-06-17 | 1985-04-23 | Iain D. Calder | Laser activated polysilicon connections for redundancy |
| US4665295A (en) | 1984-08-02 | 1987-05-12 | Texas Instruments Incorporated | Laser make-link programming of semiconductor devices |
| US4912066A (en) | 1984-07-18 | 1990-03-27 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser-enhanced thermal breakdown of insulator |
| JPH0760853B2 (ja) | 1984-07-18 | 1995-06-28 | テキサス インスツルメンツ インコ−ポレイテツド | レ−ザ・ビ−ムでプログラムし得る半導体装置と半導体装置の製法 |
| US4751197A (en) | 1984-07-18 | 1988-06-14 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator |
| JPS6344739A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4835118A (en) * | 1986-09-08 | 1989-05-30 | Inmos Corporation | Non-destructive energy beam activated conductive links |
| JPH01184942A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | トリミング素子とその電気短絡方法 |
| US5166556A (en) | 1991-01-22 | 1992-11-24 | Myson Technology, Inc. | Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits |
| JPH0513702A (ja) | 1991-07-05 | 1993-01-22 | Fujitsu Ltd | 半導体装置 |
| US5412593A (en) | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
| US5861325A (en) * | 1994-03-10 | 1999-01-19 | Massachusetts Institute Of Technology | Technique for producing interconnecting conductive links |
| KR0151383B1 (ko) * | 1994-06-16 | 1998-10-01 | 문정환 | 안티퓨즈 구조를 갖는 프로그램 가능한 반도체소자 및 그의 제조방법 |
| TW278229B (en) * | 1994-12-29 | 1996-06-11 | Siemens Ag | Fuse structure for an integrated circuit device and method for manufacturing a fuse structure |
| US5636172A (en) * | 1995-12-22 | 1997-06-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
-
1997
- 1997-02-14 JP JP9030309A patent/JPH10229125A/ja active Pending
-
1998
- 1998-02-13 US US09/023,185 patent/US6177714B1/en not_active Expired - Fee Related
- 1998-02-14 KR KR1019980004486A patent/KR100276746B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6177714B1 (en) | 2001-01-23 |
| KR19980071366A (ko) | 1998-10-26 |
| KR100276746B1 (ko) | 2001-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4628590A (en) | Method of manufacture of a semiconductor device | |
| US6649997B2 (en) | Semiconductor device having fuses or anti-fuses | |
| KR100534096B1 (ko) | 반도체 기억소자의 퓨즈 영역 및 그 제조방법 | |
| KR100276746B1 (ko) | 레이저 메이크 링크 프로그래밍형의 퓨즈를 갖는 반도체장치 | |
| US7638411B2 (en) | Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer | |
| US7763887B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100405027B1 (ko) | 집적회로장치의퓨즈구조물및그의제조방법 | |
| JPH07169807A (ja) | 半導体ウェハ | |
| JP2004214580A (ja) | ヒューズレイアウト，及びトリミング方法 | |
| KR20200111369A (ko) | 잔여 테스트 패턴을 포함하는 반도체 장치 | |
| US20090026575A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6579734B2 (en) | Wire bonding method | |
| US5801394A (en) | Structure for wiring reliability evaluation test and semiconductor device having the same | |
| CN116264770A (zh) | 半导体装置及其形成方法 | |
| TW415037B (en) | Fused semiconductor device | |
| KR20070081640A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP7581647B2 (ja) | 半導体装置及びその製造方法 | |
| JP3506369B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0669444A (ja) | 半導体集積回路装置 | |
| JPH0760853B2 (ja) | レ−ザ・ビ−ムでプログラムし得る半導体装置と半導体装置の製法 | |
| JP3353748B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004119460A (ja) | 半導体装置 | |
| KR20070076044A (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH0230139A (ja) | 半導体集積回路装置 | |
| JP2000349155A (ja) | 半導体装置及びそれに用いるヒューズ構造並びにその製造方法 |