JPH10229138A - 不揮発性記憶素子 - Google Patents
不揮発性記憶素子Info
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- JPH10229138A JPH10229138A JP9031550A JP3155097A JPH10229138A JP H10229138 A JPH10229138 A JP H10229138A JP 9031550 A JP9031550 A JP 9031550A JP 3155097 A JP3155097 A JP 3155097A JP H10229138 A JPH10229138 A JP H10229138A
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- memory element
- semiconductor substrate
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Abstract
(57)【要約】
【課題】 微細化が可能でかつより低いＣＧ電圧で書き
込みや消去が可能な不揮発性記憶素子を提供する。 【解決手段】 半導体基板１０１と、半導体基板１０１
上に第１絶縁膜１０４を介して設けられたＦＧ（フロー
ティングゲート）２０１と、ＦＧ２０１上に第２絶縁膜
１０６を介して設けられたＣＧ（コントロールゲート）
１０７と、ＣＧ１０７の両側における半導体基板１０１
の表面側に設けられたソース１０８／ドレイン１０９
と、を備えた不揮発性記憶素子において、ＦＧ２０１の
表面には、ゲート長方向にわたる３本の溝２０２が設け
られたことを特徴としている。
込みや消去が可能な不揮発性記憶素子を提供する。 【解決手段】 半導体基板１０１と、半導体基板１０１
上に第１絶縁膜１０４を介して設けられたＦＧ（フロー
ティングゲート）２０１と、ＦＧ２０１上に第２絶縁膜
１０６を介して設けられたＣＧ（コントロールゲート）
１０７と、ＣＧ１０７の両側における半導体基板１０１
の表面側に設けられたソース１０８／ドレイン１０９
と、を備えた不揮発性記憶素子において、ＦＧ２０１の
表面には、ゲート長方向にわたる３本の溝２０２が設け
られたことを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶素子
に関し、特には半導体基板上部にフローティングゲート
とコントロールゲートとが積層され、コントロールゲー
トの両側における半導体基板の表面側にソース／ドレイ
ンを設けてなるフローティングゲート型の不揮発性記憶
素子に関する。
に関し、特には半導体基板上部にフローティングゲート
とコントロールゲートとが積層され、コントロールゲー
トの両側における半導体基板の表面側にソース／ドレイ
ンを設けてなるフローティングゲート型の不揮発性記憶
素子に関する。
【０００２】
【従来の技術】図５（１）はフローティングゲート（以
下、ＦＧと記す）型の不揮発性記憶素子の平面図であ
り、図５（２）は図５（１）におけるＡ−Ａ’部分の断
面図である。これらの図に示すＦＧ型の不揮発性記憶素
子は、半導体基板１０１表面側の素子分離領域１０２で
分離された活性領域１０３に配置される。この不揮発性
記憶素子は、半導体基板１０１の上部に半導体基板１０
１側から順に、第１絶縁膜１０４，ＦＧ１０５，第２絶
縁膜１０６，コントロールゲート（以下、ＣＧと記す）
１０７を積層させた構成になっている。また、ＣＧ１０
７両側における半導体基板１０１の活性領域１０３表面
側には、ソース１０８及びドレイン１０９が設けられて
いる。
下、ＦＧと記す）型の不揮発性記憶素子の平面図であ
り、図５（２）は図５（１）におけるＡ−Ａ’部分の断
面図である。これらの図に示すＦＧ型の不揮発性記憶素
子は、半導体基板１０１表面側の素子分離領域１０２で
分離された活性領域１０３に配置される。この不揮発性
記憶素子は、半導体基板１０１の上部に半導体基板１０
１側から順に、第１絶縁膜１０４，ＦＧ１０５，第２絶
縁膜１０６，コントロールゲート（以下、ＣＧと記す）
１０７を積層させた構成になっている。また、ＣＧ１０
７両側における半導体基板１０１の活性領域１０３表面
側には、ソース１０８及びドレイン１０９が設けられて
いる。
【０００３】上記構成のＦＧ型の不揮発性記憶素子で
は、ＣＧ１０７に正電圧を印加すると第１絶縁膜１０４
を介して半導体基板１０１からＦＧ１０５に電子が注入
され蓄積される。一方、ＣＧ１０７に負電圧を印加する
と、上記ＦＧ１０５に蓄積された電荷が再び第１酸化膜
１０４を介して半導体基板１０１に放出される。また、
上記構成の不揮発性記憶素子は、ＣＧ１０７，ＦＧ１０
５及びソース１０８／ドレイン１０９が自己整合的に形
成されることから、ＦＧとドレインとの重なり部分を有
するＦＬＯＴＯＸ（Floating Gate Tunnel Oxide）型の
不揮発性記憶素子と比較して微細化に適している。
は、ＣＧ１０７に正電圧を印加すると第１絶縁膜１０４
を介して半導体基板１０１からＦＧ１０５に電子が注入
され蓄積される。一方、ＣＧ１０７に負電圧を印加する
と、上記ＦＧ１０５に蓄積された電荷が再び第１酸化膜
１０４を介して半導体基板１０１に放出される。また、
上記構成の不揮発性記憶素子は、ＣＧ１０７，ＦＧ１０
５及びソース１０８／ドレイン１０９が自己整合的に形
成されることから、ＦＧとドレインとの重なり部分を有
するＦＬＯＴＯＸ（Floating Gate Tunnel Oxide）型の
不揮発性記憶素子と比較して微細化に適している。
【０００４】ところが、上記構成の不揮発性記憶素子に
おいては、上記のようにＦＧ１０５に電子を注入／放出
する場合に、約２０Ｖという高いＣＧ電圧ＶCGを印加す
る必要がある。このため、この不揮発性記憶素子で構成
される半導体記憶装置では、選択セルとワード線／ビッ
ト線を共有する他の非選択セルにも電圧印加の影響が及
び易い。これは、半導体記憶装置の誤動作や書き込み／
読み出し不良を引き起こす要因になっている。
おいては、上記のようにＦＧ１０５に電子を注入／放出
する場合に、約２０Ｖという高いＣＧ電圧ＶCGを印加す
る必要がある。このため、この不揮発性記憶素子で構成
される半導体記憶装置では、選択セルとワード線／ビッ
ト線を共有する他の非選択セルにも電圧印加の影響が及
び易い。これは、半導体記憶装置の誤動作や書き込み／
読み出し不良を引き起こす要因になっている。
【０００５】そこで、図６の断面図に示すように、ＦＧ
主要部１１１とこの周囲を囲む状態で配置されたサイド
ウォール１１２とで構成されるＦＧ１１３構造が提案さ
れた。このＦＧ１１３を形成する場合には、ＦＧ主要部
１１１とこの上面の絶縁膜（図示省略）との側壁にサイ
ドウォール１１２を形成した後、上記絶縁膜を除去する
ことで形成される。
主要部１１１とこの周囲を囲む状態で配置されたサイド
ウォール１１２とで構成されるＦＧ１１３構造が提案さ
れた。このＦＧ１１３を形成する場合には、ＦＧ主要部
１１１とこの上面の絶縁膜（図示省略）との側壁にサイ
ドウォール１１２を形成した後、上記絶縁膜を除去する
ことで形成される。
【０００６】上記構成の不揮発性記憶素子では、ＦＧ１
１３の表面に凹部分が設けられることによってＦＧ１１
３とＣＧ１０７との対向面積が増加し、ＦＧ１１３−Ｃ
Ｇ１０７間の容量ＣFCが増加する。ここで、ＦＧ電圧Ｖ
FGは、ＶFG＝ＶCG×｛ＣFC／（ＣSF＋ＣFC）｝で示され
る。このことから、上記のようなＦＧ構造にして容量Ｃ
FCを増加させることによって、所定のＦＧ電圧ＶFGを得
るためのＣＧ電圧ＶCGを小さくでき、不揮発性記憶素子
における動作不良を抑制することが可能になる。
１３の表面に凹部分が設けられることによってＦＧ１１
３とＣＧ１０７との対向面積が増加し、ＦＧ１１３−Ｃ
Ｇ１０７間の容量ＣFCが増加する。ここで、ＦＧ電圧Ｖ
FGは、ＶFG＝ＶCG×｛ＣFC／（ＣSF＋ＣFC）｝で示され
る。このことから、上記のようなＦＧ構造にして容量Ｃ
FCを増加させることによって、所定のＦＧ電圧ＶFGを得
るためのＣＧ電圧ＶCGを小さくでき、不揮発性記憶素子
における動作不良を抑制することが可能になる。
【０００７】
【発明が解決しようとする課題】しかし、上記図６で示
した構成の不揮発性記憶素子では、ＦＧ１１３表面にお
ける段差下部ａに電界が集中し易い。特に、このＦＧ１
１３は、ＦＧ主要部１１１の周囲にサイドウォール１１
２を設けて形成されることから、この段差下部ａを覆う
第２絶縁膜１０６部分が角状に尖り、さらに電界が集中
し易くなっている。これは、ＦＧ１１３とＣＧ１０７と
の間の第２絶縁膜１０６を静電破壊させる要因になる。
した構成の不揮発性記憶素子では、ＦＧ１１３表面にお
ける段差下部ａに電界が集中し易い。特に、このＦＧ１
１３は、ＦＧ主要部１１１の周囲にサイドウォール１１
２を設けて形成されることから、この段差下部ａを覆う
第２絶縁膜１０６部分が角状に尖り、さらに電界が集中
し易くなっている。これは、ＦＧ１１３とＣＧ１０７と
の間の第２絶縁膜１０６を静電破壊させる要因になる。
【０００８】また、近年の半導体装置の微細化にともな
い、駆動電圧のさらなる低電圧化が要求されている。そ
こで本発明は、第２絶縁膜１０６の静電破壊を防止でき
しかもＣＧ電圧で書き込みや消去が可能な微細化に適す
る不揮発性記憶素子を提供することを目的とする。
い、駆動電圧のさらなる低電圧化が要求されている。そ
こで本発明は、第２絶縁膜１０６の静電破壊を防止でき
しかもＣＧ電圧で書き込みや消去が可能な微細化に適す
る不揮発性記憶素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決するためのものであり、半導体基板上部にＦＧとＣＧ
とを備え、ＣＧの両側における半導体基板の表面側にソ
ース／ドレインを設けてなる不揮発性記憶素子におい
て、上記ＦＧの表面には少なくとも２本の溝が設けられ
たことを特徴としている。
決するためのものであり、半導体基板上部にＦＧとＣＧ
とを備え、ＣＧの両側における半導体基板の表面側にソ
ース／ドレインを設けてなる不揮発性記憶素子におい
て、上記ＦＧの表面には少なくとも２本の溝が設けられ
たことを特徴としている。
【００１０】上記不揮発性記憶素子によれば、ＦＧ表面
に少なくとも２本の溝を設けたことで、ＦＧ表面におい
て電界が集中し易い段差下部の総延長が溝の本数だけ増
加する。したがって、中央部に１つの凹部分が設けられ
た従来のＦＧと比較して、電圧印加による段差下部での
電界の集中度合いが緩和される。しかも、上記従来のＦ
ＧよりもＦＧ−ＣＧ間の対向面積が広げられることか
ら、所定のＦＧ電圧を得るためのＣＧ電圧がさらに小さ
くなる。
に少なくとも２本の溝を設けたことで、ＦＧ表面におい
て電界が集中し易い段差下部の総延長が溝の本数だけ増
加する。したがって、中央部に１つの凹部分が設けられ
た従来のＦＧと比較して、電圧印加による段差下部での
電界の集中度合いが緩和される。しかも、上記従来のＦ
ＧよりもＦＧ−ＣＧ間の対向面積が広げられることか
ら、所定のＦＧ電圧を得るためのＣＧ電圧がさらに小さ
くなる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。尚、前述した従来の技術と同一の
構成要素については、同一符号を付して説明を簡略化も
しくは省略するものとする。
に基づいて説明する。尚、前述した従来の技術と同一の
構成要素については、同一符号を付して説明を簡略化も
しくは省略するものとする。
【００１２】図１（１）は、本発明を適用した不揮発性
記憶素子における実施の形態を示す平面図であり、図１
（２）は図１（１）におけるＡ−Ａ’断面図すなわちチ
ャネル幅方向の断面図である。これらの図に示す不揮発
性記憶素子と従来の技術で説明した不揮発性記憶素子と
の異なるところは、半導体基板１０１上に第１絶縁膜１
０４を介して設けられるＦＧ２０１の構成にある。すな
わち、本実施の形態で示す不揮発性記憶素子のＦＧ２０
１は、その表面にチャネル長方向にわたって３本の溝２
０２を設けてなるものである。このため、ＦＧ２０１を
覆う第２絶縁膜１０６は溝２０２内においてはその内壁
に沿って設けられ、ＣＧ１０７は溝２０２内を埋め込む
状態で設けられている。そして、ＣＧ１０７の両側にお
ける半導体基板１０１の活性領域１０３表面側には、ソ
ース１０８とドレイン１０９とが設けられている。
記憶素子における実施の形態を示す平面図であり、図１
（２）は図１（１）におけるＡ−Ａ’断面図すなわちチ
ャネル幅方向の断面図である。これらの図に示す不揮発
性記憶素子と従来の技術で説明した不揮発性記憶素子と
の異なるところは、半導体基板１０１上に第１絶縁膜１
０４を介して設けられるＦＧ２０１の構成にある。すな
わち、本実施の形態で示す不揮発性記憶素子のＦＧ２０
１は、その表面にチャネル長方向にわたって３本の溝２
０２を設けてなるものである。このため、ＦＧ２０１を
覆う第２絶縁膜１０６は溝２０２内においてはその内壁
に沿って設けられ、ＣＧ１０７は溝２０２内を埋め込む
状態で設けられている。そして、ＣＧ１０７の両側にお
ける半導体基板１０１の活性領域１０３表面側には、ソ
ース１０８とドレイン１０９とが設けられている。
【００１３】図２は、上記不揮発性記憶素子の製造手順
の一例を示す工程図である。以下にこの図を用いて上記
不揮発性記憶素子の詳細な構成を製造工程順に説明す
る。先ず、図２（１）に示すように、単結晶シリコンか
らなる半導体基板１０１の表面側にＬＯＣＯＳ法により
素子分離領域１０２を形成し、半導体基板１０１の表面
側の各活性領域１０３を分離する。その後、イオン注入
及び活性化熱処理を行うことによって、活性領域１０３
の表面側にウェル拡散層（図示せず）を形成したり、し
きい電圧調整用の不純物を導入し、半導体基板１０１表
面側の導電型及び不純物濃度の調整を行う。
の一例を示す工程図である。以下にこの図を用いて上記
不揮発性記憶素子の詳細な構成を製造工程順に説明す
る。先ず、図２（１）に示すように、単結晶シリコンか
らなる半導体基板１０１の表面側にＬＯＣＯＳ法により
素子分離領域１０２を形成し、半導体基板１０１の表面
側の各活性領域１０３を分離する。その後、イオン注入
及び活性化熱処理を行うことによって、活性領域１０３
の表面側にウェル拡散層（図示せず）を形成したり、し
きい電圧調整用の不純物を導入し、半導体基板１０１表
面側の導電型及び不純物濃度の調整を行う。
【００１４】次に、半導体基板１０１の表面を熱酸化処
理することによって、当該半導体基板１０１の露出表面
層に酸化シリコンからなる第１絶縁膜１０４を形成す
る。この第１絶縁膜１０４は、電子と共に正孔がトンネ
リング可能な膜厚（例えば２ｎｍ〜３ｎｍ程度）である
こととする。その後、素子分離領域１０２及び第１絶縁
膜１０４上に、導電性ポリシリコンからなるＦＧ形成層
２０１ａを１．０μｍ程度の膜厚で成膜する。このＦＧ
形成層２０１ａは、ＣＶＤ法によって形成されたドープ
ドポリシリコンか、またはＣＶＤ法で成膜したポリシリ
コンに不純物を導入してなるものとする。
理することによって、当該半導体基板１０１の露出表面
層に酸化シリコンからなる第１絶縁膜１０４を形成す
る。この第１絶縁膜１０４は、電子と共に正孔がトンネ
リング可能な膜厚（例えば２ｎｍ〜３ｎｍ程度）である
こととする。その後、素子分離領域１０２及び第１絶縁
膜１０４上に、導電性ポリシリコンからなるＦＧ形成層
２０１ａを１．０μｍ程度の膜厚で成膜する。このＦＧ
形成層２０１ａは、ＣＶＤ法によって形成されたドープ
ドポリシリコンか、またはＣＶＤ法で成膜したポリシリ
コンに不純物を導入してなるものとする。
【００１５】次いで、図２（２）に示すように、ＦＧ形
成層２０１ａの上部にレジストパターン２０３を形成す
る。その後、このレジストパターン２０３をマスクに用
いたエッチングによってＦＧ形成層２０１ａの表面に深
さ０．５μｍ程度の溝２０２を形成する。この溝２０２
は、得られるＦＧのチャネル長方向にわたって３本配置
されるように形成する。また、上記エッチングの最終段
階では異方性エッチングから等方性エッチングに切り換
えることによって、エッチング底部からエッチング側壁
にかけての角部に丸みを持たせても良い。
成層２０１ａの上部にレジストパターン２０３を形成す
る。その後、このレジストパターン２０３をマスクに用
いたエッチングによってＦＧ形成層２０１ａの表面に深
さ０．５μｍ程度の溝２０２を形成する。この溝２０２
は、得られるＦＧのチャネル長方向にわたって３本配置
されるように形成する。また、上記エッチングの最終段
階では異方性エッチングから等方性エッチングに切り換
えることによって、エッチング底部からエッチング側壁
にかけての角部に丸みを持たせても良い。
【００１６】次に、上記レジストパターン２０３を除去
した後、図２（３）に示すように、ＦＧ形成層２０１ａ
上に新たなレジストパターン２０４を形成する。その
後、このレジストパターン２０４をマスクに用いたエッ
チングによって、ＦＧ形成層２０１ａのチャネル幅方向
のパターニングを行う。
した後、図２（３）に示すように、ＦＧ形成層２０１ａ
上に新たなレジストパターン２０４を形成する。その
後、このレジストパターン２０４をマスクに用いたエッ
チングによって、ＦＧ形成層２０１ａのチャネル幅方向
のパターニングを行う。
【００１７】次に、レジストパターン２０４を除去した
後、図２（４）に示すように、ＦＧ形成層２０１ａの表
面上を第２絶縁膜１０６で覆う。この第２絶縁膜１０６
は、耐圧を考慮して酸化シリコン膜／窒化シリコン膜／
酸化シリコン膜の３層構造にしても良い。この場合、先
ず、水蒸気雰囲気中での熱酸化処理によってＦＧ形成層
２０１ａの露出表面を酸化させて酸化シリコン膜を成膜
する。次に、ＣＶＤ法によって、この酸化シリコン膜上
に１０ｎｍ程度の膜厚の窒化シリコン膜を成膜する。そ
の後、さらに水蒸気雰囲気中での熱酸化処理を行うこと
によって、上記窒化シリコン膜の露出表面を酸化させて
酸化シリコン膜を成膜する。
後、図２（４）に示すように、ＦＧ形成層２０１ａの表
面上を第２絶縁膜１０６で覆う。この第２絶縁膜１０６
は、耐圧を考慮して酸化シリコン膜／窒化シリコン膜／
酸化シリコン膜の３層構造にしても良い。この場合、先
ず、水蒸気雰囲気中での熱酸化処理によってＦＧ形成層
２０１ａの露出表面を酸化させて酸化シリコン膜を成膜
する。次に、ＣＶＤ法によって、この酸化シリコン膜上
に１０ｎｍ程度の膜厚の窒化シリコン膜を成膜する。そ
の後、さらに水蒸気雰囲気中での熱酸化処理を行うこと
によって、上記窒化シリコン膜の露出表面を酸化させて
酸化シリコン膜を成膜する。
【００１８】次に、図２（５）に示すように、第２絶縁
膜１０６を覆う状態で、半導体基板１０１上に導電性ポ
リシリコンからなるＣＧ形成層１０７ａを成膜する。こ
のＣＧ形成層１０７ａは、上記ＦＧ形成層２０１ａと同
様にして成膜することとする。その後、ここでは図示を
省略したレジストパターンをマスクに用いたエッチング
を行い、ＣＧ形成層１０７ａ、第２絶縁膜１０６、ＦＧ
形成層２０１ａのチャネル長方向のパターニングを行
う。これによって、半導体基板１０１上に第１絶縁膜１
０４を介してＦＧ２０１を設け、ＦＧ２０１上に第２絶
縁膜１０６を介してＣＧ１０７を設ける。
膜１０６を覆う状態で、半導体基板１０１上に導電性ポ
リシリコンからなるＣＧ形成層１０７ａを成膜する。こ
のＣＧ形成層１０７ａは、上記ＦＧ形成層２０１ａと同
様にして成膜することとする。その後、ここでは図示を
省略したレジストパターンをマスクに用いたエッチング
を行い、ＣＧ形成層１０７ａ、第２絶縁膜１０６、ＦＧ
形成層２０１ａのチャネル長方向のパターニングを行
う。これによって、半導体基板１０１上に第１絶縁膜１
０４を介してＦＧ２０１を設け、ＦＧ２０１上に第２絶
縁膜１０６を介してＣＧ１０７を設ける。
【００１９】しかる後、上記レジストパターンを除去
し、ＣＧ１０７をマスクにしたイオン注入を行い、さら
に活性化熱処理を行うことによってＣＧ１０７の両側に
おける半導体基板１０１の活性領域１０３表面側にソー
ス／ドレイン（図示せず）を形成する。
し、ＣＧ１０７をマスクにしたイオン注入を行い、さら
に活性化熱処理を行うことによってＣＧ１０７の両側に
おける半導体基板１０１の活性領域１０３表面側にソー
ス／ドレイン（図示せず）を形成する。
【００２０】以上のようにして、図１で示した不揮発性
記憶素子を形成する。この不揮発性記憶素子は、ＦＧ２
０１表面に３本の溝２０２を設けたことで、ＦＧ２０１
表面において電界が集中し易い溝２０２内の段差下部ａ
の総延長が溝２０２の本数だけ増加する。したがって、
中央部に１つの凹部が設けられた従来のＦＧと比較し
て、電圧印加による段差下部での電界の集中度合いが緩
和される。また、溝２０２の底部から側壁にかけての角
部に丸みを持たせた場合には、さらに電荷の集中度合い
が緩和される。しかも、従来のＦＧを有する不揮発性記
憶素子よりもＦＧ−ＣＧ間の対向面積が広げられること
から、所定のＦＧ電圧ＶFGを得るためのＣＧ電圧ＶCGが
さらに小さくなる。
記憶素子を形成する。この不揮発性記憶素子は、ＦＧ２
０１表面に３本の溝２０２を設けたことで、ＦＧ２０１
表面において電界が集中し易い溝２０２内の段差下部ａ
の総延長が溝２０２の本数だけ増加する。したがって、
中央部に１つの凹部が設けられた従来のＦＧと比較し
て、電圧印加による段差下部での電界の集中度合いが緩
和される。また、溝２０２の底部から側壁にかけての角
部に丸みを持たせた場合には、さらに電荷の集中度合い
が緩和される。しかも、従来のＦＧを有する不揮発性記
憶素子よりもＦＧ−ＣＧ間の対向面積が広げられること
から、所定のＦＧ電圧ＶFGを得るためのＣＧ電圧ＶCGが
さらに小さくなる。
【００２１】図３は、本発明を適用した他の不揮発性記
憶素子の平面図である。この図に示す不揮発性記憶素子
と、上記図１を用いて説明した不揮発性記憶素子との異
なるところは、ＦＧ表面に設けられる溝の配置状態にあ
る。すなわち、この図に示す不揮発性記憶素子のＦＧ３
０１表面には、チャネル幅方向にわたって２本の溝２０
２が設けられている。その他の構成は、上記図１を用い
て説明した不揮発性記憶素子と同様である。
憶素子の平面図である。この図に示す不揮発性記憶素子
と、上記図１を用いて説明した不揮発性記憶素子との異
なるところは、ＦＧ表面に設けられる溝の配置状態にあ
る。すなわち、この図に示す不揮発性記憶素子のＦＧ３
０１表面には、チャネル幅方向にわたって２本の溝２０
２が設けられている。その他の構成は、上記図１を用い
て説明した不揮発性記憶素子と同様である。
【００２２】このような構成の不揮発性記憶素子であっ
ても、上記図１を用いて説明した不揮発性記憶素子と同
様の効果を得ることができる。
ても、上記図１を用いて説明した不揮発性記憶素子と同
様の効果を得ることができる。
【００２３】図４は、本発明を適用したさらに他の不揮
発性記憶素子の平面図である。この図に示す不揮発性記
憶素子では、ＦＧ４０１表面にチャネル長方向にわたっ
て３本の溝２０２が設けられチャネル幅方向にわたって
２本の溝２０２が設けられている。その他の構成は、上
記図１を用いて説明した不揮発性記憶素子及び上記図３
を用いて説明した不揮発性記憶素子と同様である。
発性記憶素子の平面図である。この図に示す不揮発性記
憶素子では、ＦＧ４０１表面にチャネル長方向にわたっ
て３本の溝２０２が設けられチャネル幅方向にわたって
２本の溝２０２が設けられている。その他の構成は、上
記図１を用いて説明した不揮発性記憶素子及び上記図３
を用いて説明した不揮発性記憶素子と同様である。
【００２４】上記構成の不揮発性素子では、上記図１，
図３で示した各不揮発性記憶素子よりも溝２０２，３０
２内の段差下部の総延長をさらに長くすることができ
る。したがって、図１，図３で示した不揮発性記憶素子
よりもさらに電界の緩和能力が高くなる。しかも、ＦＧ
４０１とＣＧ１０７との対向面積も図１，図３で示した
不揮発性記憶素子よりも広くなるため、所定のＦＧ電圧
ＶFGを得るためのＣＧ電圧ＶCGをさらに小さくすること
ができる。
図３で示した各不揮発性記憶素子よりも溝２０２，３０
２内の段差下部の総延長をさらに長くすることができ
る。したがって、図１，図３で示した不揮発性記憶素子
よりもさらに電界の緩和能力が高くなる。しかも、ＦＧ
４０１とＣＧ１０７との対向面積も図１，図３で示した
不揮発性記憶素子よりも広くなるため、所定のＦＧ電圧
ＶFGを得るためのＣＧ電圧ＶCGをさらに小さくすること
ができる。
【００２５】上記各実施形態のＦＧは、ＦＧ形成層の表
面をエッチングすることで形成した。しかし、本発明の
不揮発性記憶素子におけるＦＧは、島状にパターニング
された複数の第１のＦＧ層を第２のＦＧ層で覆うことに
よって形成しても良い。この場合、第１のＦＧ層間に溝
が形成される。このようにして形成されたＦＧの表面
は、第２のＦＧ層の成膜表面からなるため、溝内の段差
底部は丸み有する形状に成形されることになり、電界を
緩和し易くなる。
面をエッチングすることで形成した。しかし、本発明の
不揮発性記憶素子におけるＦＧは、島状にパターニング
された複数の第１のＦＧ層を第２のＦＧ層で覆うことに
よって形成しても良い。この場合、第１のＦＧ層間に溝
が形成される。このようにして形成されたＦＧの表面
は、第２のＦＧ層の成膜表面からなるため、溝内の段差
底部は丸み有する形状に成形されることになり、電界を
緩和し易くなる。
【００２６】また、ＦＧ−ＣＧ間の容量は、溝の深さに
よって調整可能である。したがって、溝の深さは所定の
ＣＧ電圧が得られる様に設定することとする。
よって調整可能である。したがって、溝の深さは所定の
ＣＧ電圧が得られる様に設定することとする。
【００２７】
【発明の効果】以上説明したように本発明の不揮発性記
憶素子によれば、ＣＧＮＯ両側における半導体基板の表
面側にソース／ドレインを設けてなる不揮発性記憶素子
において、ＦＧ表面に少なくとも２本の溝を設けたこと
で、ＦＧ表面における部分的な電荷の集中を緩和しなが
らもＦＧ−ＣＧ間の容量を増加させてＣＧ電圧をさらに
低下させることができる。したがって、ＣＧ−ＦＧ間の
第２絶縁膜の静電破壊を防止できしかもより低いＣＧ電
圧で書き込みや消去が可能な不揮発性記憶素子を得るこ
とができる。
憶素子によれば、ＣＧＮＯ両側における半導体基板の表
面側にソース／ドレインを設けてなる不揮発性記憶素子
において、ＦＧ表面に少なくとも２本の溝を設けたこと
で、ＦＧ表面における部分的な電荷の集中を緩和しなが
らもＦＧ−ＣＧ間の容量を増加させてＣＧ電圧をさらに
低下させることができる。したがって、ＣＧ−ＦＧ間の
第２絶縁膜の静電破壊を防止できしかもより低いＣＧ電
圧で書き込みや消去が可能な不揮発性記憶素子を得るこ
とができる。
【図１】本発明を適用した不揮発性記憶素子の構造図で
ある。
ある。
【図２】本発明を適用した不揮発性記憶素子の製造工程
図である。
図である。
【図３】本発明を適用した他の不揮発性記憶素子の平面
図である。
図である。
【図４】本発明を適用したさらに他の不揮発性記憶素子
の平面図である。
の平面図である。
【図５】従来の技術を適用した不揮発性記憶素子の構造
図である。
図である。
【図６】従来の技術を適用した他の不揮発性記憶素子の
断面図である。
断面図である。
１０１ 半導体基板 １０４ 第１絶縁膜 １０６
第２絶縁膜 １０７ ＣＧ（コントロールゲート） １０８ ソー
ス １０９ ドレイン ２０１，３０１，４０１ ＦＧ（フローティングゲー
ト） ２０２ 溝
第２絶縁膜 １０７ ＣＧ（コントロールゲート） １０８ ソー
ス １０９ ドレイン ２０１，３０１，４０１ ＦＧ（フローティングゲー
ト） ２０２ 溝
Claims (1)
- 【請求項１】 半導体基板と、当該半導体基板上に第１
絶縁膜を介して設けられたフローティングゲートと、当
該フローティングゲート上に第２絶縁膜を介して設けら
れたコントロールゲートと、当該コントロールゲートの
両側における前記半導体基板の表面側に設けられたソー
ス／ドレインと、を備えた不揮発性記憶素子において、 前記フローティングゲートの表面には、少なくとも２本
の溝が設けられたことを特徴とする不揮発性記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031550A JPH10229138A (ja) | 1997-02-17 | 1997-02-17 | 不揮発性記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031550A JPH10229138A (ja) | 1997-02-17 | 1997-02-17 | 不揮発性記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229138A true JPH10229138A (ja) | 1998-08-25 |
Family
ID=12334308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9031550A Pending JPH10229138A (ja) | 1997-02-17 | 1997-02-17 | 不揮発性記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229138A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| KR20040022489A (ko) * | 2002-09-07 | 2004-03-16 | 아남반도체 주식회사 | 반도체의 플래쉬 소자 제조방법 |
| KR100841854B1 (ko) | 2006-12-27 | 2008-06-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 플로팅게이트의 형성방법 |
| US7560768B2 (en) | 2005-11-11 | 2009-07-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
-
1997
- 1997-02-17 JP JP9031550A patent/JPH10229138A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| KR20040022489A (ko) * | 2002-09-07 | 2004-03-16 | 아남반도체 주식회사 | 반도체의 플래쉬 소자 제조방법 |
| US7560768B2 (en) | 2005-11-11 | 2009-07-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
| US7678650B2 (en) | 2005-11-11 | 2010-03-16 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
| KR100841854B1 (ko) | 2006-12-27 | 2008-06-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 플로팅게이트의 형성방법 |
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