JPH10247692A - 不揮発性記憶素子 - Google Patents
不揮発性記憶素子Info
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- JPH10247692A JPH10247692A JP9048644A JP4864497A JPH10247692A JP H10247692 A JPH10247692 A JP H10247692A JP 9048644 A JP9048644 A JP 9048644A JP 4864497 A JP4864497 A JP 4864497A JP H10247692 A JPH10247692 A JP H10247692A
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- film
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Abstract
(57)【要約】
【課題】 微細化が進んだＭＯＮＯＳ構造の不揮発性記
憶素子では酸化膜−窒化膜界面の捕獲準位の配置面積が
縮小されるため、信号量（記憶機能）が低下する。 【解決手段】 ＭＯＮＯＳ構造の不揮発性記憶素子にお
いて、半導体基板１０１とゲート電極１０９との間に、
半導体基板１０１側から順に下層トンネル酸化膜１０
６、第１窒化膜２０１、中間トンネル酸化膜２０２、第
２窒化膜２０３、上層酸化膜１０８を配置した構成にす
る。これによって、半導体基板１０１とゲート電極１０
９との間に、酸化膜−窒化膜界面を４層設ける。そし
て、従来のＭＯＮＯＳ構造の不揮発性記憶素子に対し
て、電荷の捕獲順位を２倍にして蓄積可能な電荷量を増
加させる。窒化膜の積層数によって、電荷の捕獲準位は
さらに増加する。
憶素子では酸化膜−窒化膜界面の捕獲準位の配置面積が
縮小されるため、信号量（記憶機能）が低下する。 【解決手段】 ＭＯＮＯＳ構造の不揮発性記憶素子にお
いて、半導体基板１０１とゲート電極１０９との間に、
半導体基板１０１側から順に下層トンネル酸化膜１０
６、第１窒化膜２０１、中間トンネル酸化膜２０２、第
２窒化膜２０３、上層酸化膜１０８を配置した構成にす
る。これによって、半導体基板１０１とゲート電極１０
９との間に、酸化膜−窒化膜界面を４層設ける。そし
て、従来のＭＯＮＯＳ構造の不揮発性記憶素子に対し
て、電荷の捕獲順位を２倍にして蓄積可能な電荷量を増
加させる。窒化膜の積層数によって、電荷の捕獲準位は
さらに増加する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＮＯＳ（Meta
l-Oxide-Nitride-Oxide-Semiconductor)構造の不揮発性
記憶素子に関する。
l-Oxide-Nitride-Oxide-Semiconductor)構造の不揮発性
記憶素子に関する。
【０００２】
【従来の技術】図３に示すように、ＭＯＮＯＳ構造の不
揮発性記憶素子は、半導体基板１０１表面側の素子分離
領域１０２で分離された活性領域１０３に配置される。
この不揮発性記憶素子は、半導体基板１０１の表面層の
ソース１０４−ドレイン１０５間の上部に半導体基板１
０１側から順に、トンネル酸化膜１０６、窒化膜１０
７、上層酸化膜１０８を積層させ、さらに上層酸化膜１
０８上にゲート電極１０９を設けた構成になっている。
この上層酸化膜１０８は、正孔のトンネリングを防止で
きる程度の膜厚を有している。
揮発性記憶素子は、半導体基板１０１表面側の素子分離
領域１０２で分離された活性領域１０３に配置される。
この不揮発性記憶素子は、半導体基板１０１の表面層の
ソース１０４−ドレイン１０５間の上部に半導体基板１
０１側から順に、トンネル酸化膜１０６、窒化膜１０
７、上層酸化膜１０８を積層させ、さらに上層酸化膜１
０８上にゲート電極１０９を設けた構成になっている。
この上層酸化膜１０８は、正孔のトンネリングを防止で
きる程度の膜厚を有している。
【０００３】上記構成のＭＯＮＯＳ構造の不揮発性記憶
素子では、ゲート電極１０９に正電圧を印加すると、電
子がトンネル酸化膜１０６を通過して窒化膜１０７側に
注入される。そして、トンネル酸化膜１０６−窒化膜１
０７界面及び窒化膜１０７−上層酸化膜１０８界面に存
在する捕獲準位に電子が蓄積される。一方、ゲート電極
１０９に負電圧を印加した場合には、上記捕獲準位に蓄
積された電荷が再びトンネル酸化膜１０６を通過して半
導体基板１０１に放出される。以上のように、書き込み
消去の動作にともなう電荷の注入及び放出は、トンネル
酸化膜１０６を介して行われる。また、上層酸化膜１０
８によって、ゲート電極１０９から窒化膜１０７側に余
分な正孔が注入されることが防止される。
素子では、ゲート電極１０９に正電圧を印加すると、電
子がトンネル酸化膜１０６を通過して窒化膜１０７側に
注入される。そして、トンネル酸化膜１０６−窒化膜１
０７界面及び窒化膜１０７−上層酸化膜１０８界面に存
在する捕獲準位に電子が蓄積される。一方、ゲート電極
１０９に負電圧を印加した場合には、上記捕獲準位に蓄
積された電荷が再びトンネル酸化膜１０６を通過して半
導体基板１０１に放出される。以上のように、書き込み
消去の動作にともなう電荷の注入及び放出は、トンネル
酸化膜１０６を介して行われる。また、上層酸化膜１０
８によって、ゲート電極１０９から窒化膜１０７側に余
分な正孔が注入されることが防止される。
【０００４】
【発明が解決しようとする課題】近年、半導体装置の高
集積化にともない素子構造の微細化が進展している。こ
のため、上記構成の不揮発性記憶素子においては、半導
体基板表面に対する捕獲準位の配置面積が縮小され、蓄
積可能な電荷量を維持することが困難になってきてい
る。これは、不揮発性記憶素子における信号量（記憶機
能）を低下させる要因になっている。
集積化にともない素子構造の微細化が進展している。こ
のため、上記構成の不揮発性記憶素子においては、半導
体基板表面に対する捕獲準位の配置面積が縮小され、蓄
積可能な電荷量を維持することが困難になってきてい
る。これは、不揮発性記憶素子における信号量（記憶機
能）を低下させる要因になっている。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するためになされた不揮発性記憶素子である。すなわ
ち、本発明の不揮発性記憶素子はＭＯＮＯＳ構造の不揮
発性記憶素子において、トンネル酸化膜と上層酸化膜と
の間に設けられる窒化膜は少なくとも２層の積層構造で
あり、これらの窒化膜間には、酸化膜が設けられている
ことを特徴としている。そして、窒化膜間に配置される
酸化膜は、正孔がトンネリング可能な膜厚を有している
こととする。
するためになされた不揮発性記憶素子である。すなわ
ち、本発明の不揮発性記憶素子はＭＯＮＯＳ構造の不揮
発性記憶素子において、トンネル酸化膜と上層酸化膜と
の間に設けられる窒化膜は少なくとも２層の積層構造で
あり、これらの窒化膜間には、酸化膜が設けられている
ことを特徴としている。そして、窒化膜間に配置される
酸化膜は、正孔がトンネリング可能な膜厚を有している
こととする。
【０００６】上記不揮発性記憶素子によれば、半導体基
板とゲート電極との間に半導体基板側から順に、トンネ
ル酸化膜、窒化膜、酸化膜、窒化膜、上層酸化膜が積層
される。このことから、半導体基板とゲート電極との間
には、酸化膜−窒化膜界面が４面設けられることにな
る。このため、形成面積が同一の従来構造の不揮発性記
憶素子と比較して、捕獲準位に蓄積可能な電荷量が２倍
になる。また、窒化膜間の酸化膜はトンネル酸化膜であ
ることから、ゲート電極への電圧の印加によって電子及
び正孔がこの酸化膜を通過する。したがって、上記各捕
獲順位に電荷が蓄積されることになり、不揮発性記憶素
子に蓄積可能な電荷量が従来の約２倍に増加する。ま
た、上記不揮発性記憶素子では、窒化膜は３層以上の積
層構造でも良く、積層数の増加にともなって酸化膜−窒
化膜界面の面数が増加し、蓄積可能な電荷量も増加す
る。
板とゲート電極との間に半導体基板側から順に、トンネ
ル酸化膜、窒化膜、酸化膜、窒化膜、上層酸化膜が積層
される。このことから、半導体基板とゲート電極との間
には、酸化膜−窒化膜界面が４面設けられることにな
る。このため、形成面積が同一の従来構造の不揮発性記
憶素子と比較して、捕獲準位に蓄積可能な電荷量が２倍
になる。また、窒化膜間の酸化膜はトンネル酸化膜であ
ることから、ゲート電極への電圧の印加によって電子及
び正孔がこの酸化膜を通過する。したがって、上記各捕
獲順位に電荷が蓄積されることになり、不揮発性記憶素
子に蓄積可能な電荷量が従来の約２倍に増加する。ま
た、上記不揮発性記憶素子では、窒化膜は３層以上の積
層構造でも良く、積層数の増加にともなって酸化膜−窒
化膜界面の面数が増加し、蓄積可能な電荷量も増加す
る。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。尚、前述の従来技術と同一の構成
要素については、同一符号を付して説明を簡略化もしく
は省略するものとする。
に基づいて説明する。尚、前述の従来技術と同一の構成
要素については、同一符号を付して説明を簡略化もしく
は省略するものとする。
【０００８】図１は、本発明を適用した不揮発性記憶素
子における実施の形態を示す図である。この不揮発性記
憶素子と従来の技術で説明したＭＯＮＯＳ構造の不揮発
性記憶素子との異なるところは、トンネル酸化膜１０６
と上層酸化膜１０８との間の窒化膜が酸化膜を挟んだ２
層構造になっているところにある。すなわち、本実施の
形態で示す不揮発性記憶素子は、半導体基板１０１上に
下層から順にトンネル酸化膜１０６、第１窒化膜２０
１、酸化膜２０２、第２窒化膜２０３、上層酸化膜１０
８を配置してなる。ここで、上記酸化膜２０２は、トン
ネル酸化膜であることとする。そこで本実施の形態で
は、トンネル酸化膜１０６を下層トンネル酸化膜１０６
とし、酸化膜２０２を中間トンネル酸化膜２０２とす
る。
子における実施の形態を示す図である。この不揮発性記
憶素子と従来の技術で説明したＭＯＮＯＳ構造の不揮発
性記憶素子との異なるところは、トンネル酸化膜１０６
と上層酸化膜１０８との間の窒化膜が酸化膜を挟んだ２
層構造になっているところにある。すなわち、本実施の
形態で示す不揮発性記憶素子は、半導体基板１０１上に
下層から順にトンネル酸化膜１０６、第１窒化膜２０
１、酸化膜２０２、第２窒化膜２０３、上層酸化膜１０
８を配置してなる。ここで、上記酸化膜２０２は、トン
ネル酸化膜であることとする。そこで本実施の形態で
は、トンネル酸化膜１０６を下層トンネル酸化膜１０６
とし、酸化膜２０２を中間トンネル酸化膜２０２とす
る。
【０００９】図２は、上記不揮発性記憶素子の製造手順
の一例を示す工程図である。以下にこの図を用いて上記
不揮発性記憶素子の詳細な構成を製造工程順に説明す
る。先ず、図２（１）に示すように、単結晶シリコンか
らなる半導体基板１０１の表面側にＬＯＣＯＳ法により
素子分離領域１０２を形成する。その後、イオン注入及
び活性化熱処理を行うことによって、半導体基板１０１
の表面側にウェル拡散層を形成したり、しきい電圧調整
用の不純物を導入し、半導体基板１０１表面側の導電型
及び不純物濃度の調整を行う。
の一例を示す工程図である。以下にこの図を用いて上記
不揮発性記憶素子の詳細な構成を製造工程順に説明す
る。先ず、図２（１）に示すように、単結晶シリコンか
らなる半導体基板１０１の表面側にＬＯＣＯＳ法により
素子分離領域１０２を形成する。その後、イオン注入及
び活性化熱処理を行うことによって、半導体基板１０１
の表面側にウェル拡散層を形成したり、しきい電圧調整
用の不純物を導入し、半導体基板１０１表面側の導電型
及び不純物濃度の調整を行う。
【００１０】次に、図２（２）に示すように、半導体基
板１０１の表面を熱酸化処理することによって、当該半
導体基板１０１の露出表面層に酸化シリコンからなる下
層トンネル酸化膜１０６を成長させる。この下層トンネ
ル酸化膜１０６は、電子と共に正孔がトンネリング可能
であり、かつ半導体基板１０１側からこの下層トンネル
酸化膜１０６をトンネリングした電子、正孔がそのまま
保持される程度の膜厚であることとし、２ｎｍ〜３ｎｍ
程度の膜厚に成膜する。
板１０１の表面を熱酸化処理することによって、当該半
導体基板１０１の露出表面層に酸化シリコンからなる下
層トンネル酸化膜１０６を成長させる。この下層トンネ
ル酸化膜１０６は、電子と共に正孔がトンネリング可能
であり、かつ半導体基板１０１側からこの下層トンネル
酸化膜１０６をトンネリングした電子、正孔がそのまま
保持される程度の膜厚であることとし、２ｎｍ〜３ｎｍ
程度の膜厚に成膜する。
【００１１】次いで、図２（３）に示すように、下層ト
ンネル酸化膜１０６上に、ＣＶＤ法によって第１窒化膜
２０１を成膜する。この第１窒化膜２０１の膜厚は、不
揮発性記憶素子を作動させる際の電源電圧によって設定
される。ここでは、上記電源電圧が３Ｖ程度であること
とし、第１窒化膜２０１を５ｎｍ〜２０ｎｍ程度の膜厚
で成膜する。
ンネル酸化膜１０６上に、ＣＶＤ法によって第１窒化膜
２０１を成膜する。この第１窒化膜２０１の膜厚は、不
揮発性記憶素子を作動させる際の電源電圧によって設定
される。ここでは、上記電源電圧が３Ｖ程度であること
とし、第１窒化膜２０１を５ｎｍ〜２０ｎｍ程度の膜厚
で成膜する。
【００１２】しかる後、この第１窒化膜２０１の表面を
熱酸化処理することによって、当該第１窒化膜２０１の
表面層に中間トンネル酸化膜２０２を成長させる。この
中間トンネル酸化膜２０２の膜厚は、電子と共に正孔が
トンネリング可能な膜厚であることとし、１．０ｎｍ〜
２．２ｎｍ程度の膜厚に形成する。
熱酸化処理することによって、当該第１窒化膜２０１の
表面層に中間トンネル酸化膜２０２を成長させる。この
中間トンネル酸化膜２０２の膜厚は、電子と共に正孔が
トンネリング可能な膜厚であることとし、１．０ｎｍ〜
２．２ｎｍ程度の膜厚に形成する。
【００１３】次に、この中間トンネル酸化膜２０２上
に、ＣＶＤ法によって第２窒化膜２０３を成膜する。こ
の第２窒化膜２０３の膜厚は上記第１窒化膜２０１と同
様に設定され、５ｎｍ〜２０ｎｍ程度の膜厚で成膜す
る。その後さらに、この第２窒化膜２０３の表面を熱酸
化処理することによって、当該第２窒化膜２０３の表面
層に上層酸化膜１０８を成長させる。この上層酸化膜１
０８の膜厚は、正孔のトンネリングが不可能な膜厚であ
ることとし、４ｎｍ〜５ｎｍ程度の膜厚に形成する。
に、ＣＶＤ法によって第２窒化膜２０３を成膜する。こ
の第２窒化膜２０３の膜厚は上記第１窒化膜２０１と同
様に設定され、５ｎｍ〜２０ｎｍ程度の膜厚で成膜す
る。その後さらに、この第２窒化膜２０３の表面を熱酸
化処理することによって、当該第２窒化膜２０３の表面
層に上層酸化膜１０８を成長させる。この上層酸化膜１
０８の膜厚は、正孔のトンネリングが不可能な膜厚であ
ることとし、４ｎｍ〜５ｎｍ程度の膜厚に形成する。
【００１４】次に、図２（４）に示すように、上層酸化
膜１０８上にＣＶＤ法によって多結晶シリコン膜１０９
ａを成膜する。その後、ここでは図示を省略したレジス
トパターンを多結晶シリコン膜１０９ａ上に形成し、こ
のレジストパターンをマスクに用いたエッチングによっ
て、多結晶シリコン膜１０９ａをパターニングする。こ
れによって、多結晶シリコンからなるゲート電極１０９
を形成する。その後、引き続き上層酸化膜１０８、第２
窒化膜２０３、中間トンネル酸化膜２０２、第１窒化膜
２０１及び下層トンネル酸化膜１０６をパターニングす
る。
膜１０８上にＣＶＤ法によって多結晶シリコン膜１０９
ａを成膜する。その後、ここでは図示を省略したレジス
トパターンを多結晶シリコン膜１０９ａ上に形成し、こ
のレジストパターンをマスクに用いたエッチングによっ
て、多結晶シリコン膜１０９ａをパターニングする。こ
れによって、多結晶シリコンからなるゲート電極１０９
を形成する。その後、引き続き上層酸化膜１０８、第２
窒化膜２０３、中間トンネル酸化膜２０２、第１窒化膜
２０１及び下層トンネル酸化膜１０６をパターニングす
る。
【００１５】次いで、図２（５）に示すように、ゲート
電極１０９の両脇における半導体基板１０１の表面層に
不純物を導入することによって、ソース１０４及びドレ
イン１０５を形成する。
電極１０９の両脇における半導体基板１０１の表面層に
不純物を導入することによって、ソース１０４及びドレ
イン１０５を形成する。
【００１６】以上によって、下層トンネル酸化膜１０６
と上層酸化膜１０８との間に、酸化膜（中間トンネル酸
化膜２０２）を挟んで２層の窒化膜（第１窒化膜２０１
と第２窒化膜２０３）を設けてなるＭＯＮＯＳ構造の不
揮発性記憶素子を得ることができる。
と上層酸化膜１０８との間に、酸化膜（中間トンネル酸
化膜２０２）を挟んで２層の窒化膜（第１窒化膜２０１
と第２窒化膜２０３）を設けてなるＭＯＮＯＳ構造の不
揮発性記憶素子を得ることができる。
【００１７】しかる後、ここでは図示を省略したが、例
えば、ゲート電極１０９の側壁から下層トンネル酸化膜
１０６の側壁にかけて絶縁性のサイドウォールを形成
し、さらにソース１０４やドレイン１０５に接続される
配線を形成することによって不揮発性記憶装置を完成さ
せる。この不揮発性記憶装置は、７Ｖ〜８Ｖ程度のゲー
ト電圧を印加することで電荷の注入が行われる。
えば、ゲート電極１０９の側壁から下層トンネル酸化膜
１０６の側壁にかけて絶縁性のサイドウォールを形成
し、さらにソース１０４やドレイン１０５に接続される
配線を形成することによって不揮発性記憶装置を完成さ
せる。この不揮発性記憶装置は、７Ｖ〜８Ｖ程度のゲー
ト電圧を印加することで電荷の注入が行われる。
【００１８】上記構成の不揮発性記憶素子では、半導体
基板１０１とゲート電極１０９との間に半導体基板１０
１側から順に、下層トンネル酸化膜１０６、第１窒化膜
２０１、中間トンネル酸化膜２０２、第２窒化膜２０
３、上層酸化膜１０８が積層される。このため、半導体
基板１０１とゲート電極１０９との間には、酸化膜−窒
化膜界面が４か所設けられる。そして、ゲート電極１０
９に電圧を印加することによって、半導体基板１０１中
の電荷が下層トンネル酸化膜２０１及び中間トンネル酸
化膜２０２を通過し、上記４か所の各捕獲順位に上記電
荷が蓄積される。この際の蓄積可能な電荷量は、形成面
積が同一の従来構造の不揮発性記憶素子と比較して約２
倍になる。したがって、不揮発性記憶素子における記憶
機能（信号量）を向上させることが可能になる。ただ
し、電荷の注入時間は、各捕獲順位を満たすのに十分な
時間に設定することとする。
基板１０１とゲート電極１０９との間に半導体基板１０
１側から順に、下層トンネル酸化膜１０６、第１窒化膜
２０１、中間トンネル酸化膜２０２、第２窒化膜２０
３、上層酸化膜１０８が積層される。このため、半導体
基板１０１とゲート電極１０９との間には、酸化膜−窒
化膜界面が４か所設けられる。そして、ゲート電極１０
９に電圧を印加することによって、半導体基板１０１中
の電荷が下層トンネル酸化膜２０１及び中間トンネル酸
化膜２０２を通過し、上記４か所の各捕獲順位に上記電
荷が蓄積される。この際の蓄積可能な電荷量は、形成面
積が同一の従来構造の不揮発性記憶素子と比較して約２
倍になる。したがって、不揮発性記憶素子における記憶
機能（信号量）を向上させることが可能になる。ただ
し、電荷の注入時間は、各捕獲順位を満たすのに十分な
時間に設定することとする。
【００１９】尚、上記実施の形態では、下層トンネル酸
化膜１０６と上層酸化膜１０８との間の窒化膜を第１窒
化膜２０１と第２窒化膜２０３との２層構造にした。し
かし、この窒化膜は３層以上の多層にしても良く、この
場合には中間トンネル酸化膜も２層以上に多層化され
る。このように、窒化膜が３層以上に多層化された不揮
発性記憶素子では、上記実施の形態の不揮発性記憶素子
よりもさらに蓄積可能な電荷量を増加させることが可能
になる。
化膜１０６と上層酸化膜１０８との間の窒化膜を第１窒
化膜２０１と第２窒化膜２０３との２層構造にした。し
かし、この窒化膜は３層以上の多層にしても良く、この
場合には中間トンネル酸化膜も２層以上に多層化され
る。このように、窒化膜が３層以上に多層化された不揮
発性記憶素子では、上記実施の形態の不揮発性記憶素子
よりもさらに蓄積可能な電荷量を増加させることが可能
になる。
【００２０】
【発明の効果】以上説明したように本発明の不揮発性記
憶素子によれば、トンネル酸化膜と上層酸化膜との間の
窒化膜を酸化膜を挟んだ多層構造にしたことによって、
半導体基板−ゲート電極間における酸化膜−窒化膜界面
の捕獲順位を増加させることが可能になる。このため、
微細化が進んだ不揮発性記憶素子における蓄積可能な電
荷量を増加させ、信号量（記憶機能）を向上させること
が可能になる。
憶素子によれば、トンネル酸化膜と上層酸化膜との間の
窒化膜を酸化膜を挟んだ多層構造にしたことによって、
半導体基板−ゲート電極間における酸化膜−窒化膜界面
の捕獲順位を増加させることが可能になる。このため、
微細化が進んだ不揮発性記憶素子における蓄積可能な電
荷量を増加させ、信号量（記憶機能）を向上させること
が可能になる。
【図１】本発明を適用した不揮発性記憶素子の構造図で
ある。
ある。
【図２】本発明を適用した不揮発性記憶素子の製造工程
図である。
図である。
【図３】従来の不揮発性記憶素子の構造図である。
１０１ 半導体基板 １０６ 下層トンネル酸化膜
（トンネル酸化膜） １０８ 上層酸化膜 １０９ ゲート電極 ２０１ 第１窒化膜（窒化膜） ２０２ 中間トンネ
ル酸化膜（酸化膜） ２０３ 第２窒化膜（窒化膜）
（トンネル酸化膜） １０８ 上層酸化膜 １０９ ゲート電極 ２０１ 第１窒化膜（窒化膜） ２０２ 中間トンネ
ル酸化膜（酸化膜） ２０３ 第２窒化膜（窒化膜）
Claims (2)
- 【請求項１】 半導体基板とゲート電極との間に、当該
半導体基板側から順にトンネル酸化膜、窒化膜、上層酸
化膜を設けてなる不揮発性記憶素子において、 前記窒化膜は、少なくとも２層の積層構造であり、 前記各窒化膜間には、酸化膜が設けられていること、 を特徴とする不揮発性記憶素子。 - 【請求項２】 請求項１記載の不揮発性記憶素子におい
て、 前記窒化膜間に設けられている酸化膜は、正孔がトンネ
リング可能な膜厚を有していること、 を特徴とする不揮発性記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048644A JPH10247692A (ja) | 1997-03-04 | 1997-03-04 | 不揮発性記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048644A JPH10247692A (ja) | 1997-03-04 | 1997-03-04 | 不揮発性記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247692A true JPH10247692A (ja) | 1998-09-14 |
Family
ID=12809083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9048644A Withdrawn JPH10247692A (ja) | 1997-03-04 | 1997-03-04 | 不揮発性記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247692A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
| JP2005260197A (ja) * | 2004-03-11 | 2005-09-22 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2007184380A (ja) * | 2006-01-05 | 2007-07-19 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
| JP2008004934A (ja) * | 2006-06-22 | 2008-01-10 | Macronix Internatl Co Ltd | 積層型不揮発性メモリデバイスおよびその製造方法 |
| JP2008098602A (ja) * | 2006-10-13 | 2008-04-24 | Macronix Internatl Co Ltd | 積層型薄膜トランジスタ型不揮発性メモリ装置、およびその製造方法 |
| US7592666B2 (en) | 2003-06-04 | 2009-09-22 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JP2009289823A (ja) * | 2008-05-27 | 2009-12-10 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2010062387A (ja) * | 2008-09-04 | 2010-03-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2010087265A1 (ja) * | 2009-01-28 | 2010-08-05 | 株式会社 東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US8264028B2 (en) | 2005-01-03 | 2012-09-11 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| EP3002779A3 (en) * | 2014-09-30 | 2016-05-04 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| US9391084B2 (en) | 2014-06-19 | 2016-07-12 | Macronix International Co., Ltd. | Bandgap-engineered memory with multiple charge trapping layers storing charge |
-
1997
- 1997-03-04 JP JP9048644A patent/JPH10247692A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
| US7592666B2 (en) | 2003-06-04 | 2009-09-22 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JP2005260197A (ja) * | 2004-03-11 | 2005-09-22 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| US8264028B2 (en) | 2005-01-03 | 2012-09-11 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| JP2007184380A (ja) * | 2006-01-05 | 2007-07-19 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
| JP2008004934A (ja) * | 2006-06-22 | 2008-01-10 | Macronix Internatl Co Ltd | 積層型不揮発性メモリデバイスおよびその製造方法 |
| JP2008098602A (ja) * | 2006-10-13 | 2008-04-24 | Macronix Internatl Co Ltd | 積層型薄膜トランジスタ型不揮発性メモリ装置、およびその製造方法 |
| JP2009289823A (ja) * | 2008-05-27 | 2009-12-10 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2010062387A (ja) * | 2008-09-04 | 2010-03-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2010087265A1 (ja) * | 2009-01-28 | 2010-08-05 | 株式会社 東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010177323A (ja) * | 2009-01-28 | 2010-08-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US9391084B2 (en) | 2014-06-19 | 2016-07-12 | Macronix International Co., Ltd. | Bandgap-engineered memory with multiple charge trapping layers storing charge |
| EP3002779A3 (en) * | 2014-09-30 | 2016-05-04 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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