JPH10229256A - 回路基板 - Google Patents

Abstract

(57)【要約】 【課題】 ハイブリッドＩＣにおいて、ある層の絶縁層
の上下のパターンの結合を回避する技術として、絶縁層
内にシールドパターンを入れたり、絶縁層を厚くするな
どの技術が用いられるが、ハイブリッドＩＣが大型化す
る不具合が生じる。 【解決手段】 ハイブリッドＩＣを構成する第１絶縁層
Ｚ1 の上の第１層パターンＰ1 に対し、その下の第２層
パターンＰ2 を、表裏で極力重ならないように設けた。
特に、第１層パターンＰ1 は、電気部品の実装用ランド
の集合体で余白部分が多い。そして、第２層パターンＰ
2 は、電気部品の真下（第１層パターンＰ1 の無い余白
部分）を通って、他の余白部分に引き回されるため、重
なりを回避した引き回しの自由度が高い。このように、
第１層、第２層パターンＰ1 、Ｐ2の重なりが少ないた
め、第１絶縁層Ｚ1 を厚くすることなく結合が防がれ、
結果的にハイブリッドＩＣを小型化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁層の両面に導
電性のパターンが配された回路基板に関するもので、例
えば両面回路基板や、多層回路基板、あるいは多層回路
基板を小型化したハイブリッドＩＣ等に用いて好適な技
術である。

【０００２】

【従来の技術】ハイブリッドＩＣを構成する複数の絶縁
層のうちの１つの絶縁層、およびその表裏に配された第
１パターンと第２パターンを用いて従来技術を説明す
る。第１パターンと第２パターンとが表裏で重なり、絶
縁層を介して結合が生じると、その寄生インピーダンス
によって、回路が誤作動する不具合が発生する。この不
具合を回避する従来の技術として、次の４つの技術が知
られている。

【０００３】（１）第１パターンと第２パターンの間の
絶縁層内に、シールドパターン（電源層、グランド層な
ど）を配置する。 （２）第１パターンと第２パターンの隣部近傍にグラン
ドパターンを設けて、上下面の結合以上に隣部のグラン
ドパターンとの結合を強くする。 （３）第１パターンと第２パターンの間の絶縁層の厚み
を厚くする。 （４）第１パターンと第２パターンの結合による寄生イ
ンピーダンスを、回路内に組み入れる。

【０００４】

【発明が解決しようとする課題】しかし、上記の
（１）、（３）で示された技術は、絶縁層が厚くなるた
め、ハイブリッドＩＣが高背化する不具合が生じる。ま
た、上記の（２）で示された技術は、１層当たりの面積
が広くなってしまい、ハイブリッドＩＣが大型化する不
具合が生じる。さらに、上記の（４）で示された技術
は、回路が所望の特性を満足するのが困難な場合が多
い。

【０００５】

【発明の目的】本発明は、上記の事情に鑑みてなされた
もので、その目的は、絶縁層を厚くしたり、絶縁層を広
くしたりすることなく、絶縁層の両面に配される第１、
第２パターンの重なりによる結合を防ぐことのできる回
路基板の提供にある。

【０００６】

【課題を解決するための手段】本発明の回路基板は、次
の技術的手段を採用した。 〔請求項１の手段〕回路基板は、平板状を呈した絶縁材
料よりなる絶縁層と、この絶縁層の一方の面に配された
導電性の第１パターンと、前記絶縁層の他方の面に配さ
れた導電性の第２パターンと、を備え、前記第１パター
ンと前記第２パターンとは、前記絶縁層を介して表裏の
重なりを回避するように設けられたことを特徴とする。

【０００７】〔請求項２の手段〕請求項１の回路基板に
おいて、前記絶縁層は、多層回路基板を構成する複数の
絶縁体のうちの少なくとも１つであることを特徴とす
る。

【０００８】〔請求項３の手段〕請求項１または請求項
２の回路基板において、前記第１パターンは、電気部品
が実装される前記絶縁層の表面に施されるもので、前記
第２パターンは、前記絶縁層の表面に実装される前記電
気部品の真下を通って、真上に前記第１パターンの無い
部分に引き回されたことを特徴とする。

【０００９】〔請求項４の手段〕請求項３の回路基板に
おいて、前記第２パターンの真上に実装される前記電気
部品の内部に導電パターンを有する場合、この電気部品
は、内部の導電パターンが前記絶縁層に対して略垂直方
向に向けられて実装されることを特徴とする。

【００１０】

【発明の作用および効果】

〔請求項１の作用および効果〕第１パターンと第２パタ
ーンの引き回しによって、第１パターンと第２パターン
の表裏の重なりを回避するように設けられたことによっ
て、第１パターンと第２パターンが、絶縁層を介して重
なる部分が無くなる（あるいは、少なくなる）。このた
め、第１パターンと第２パターンとが絶縁層を介して重
なることにより生じる寄生インピーダンスが発生しない
（あるいは、発生しても発生量が抑えられる）。

【００１１】このように、第１、第２パターンの引き回
しのみによって、寄生インピーダンスの発生が抑えられ
る。つまり、従来のように、絶縁層を厚くしたり、絶縁
層を広くすることなく、第１パターンと第２パターンの
絶縁層を介する結合が抑えられるため、回路基板を薄く
且つ小面積化できる。また、この発明をハイブリッドＩ
Ｃに用いれば、上下層のパターンの結合を抑えたハイブ
リッドＩＣを、薄く、且つ小面積化することができる。

【００１２】〔請求項３の作用および効果〕電気部品が
実装される部分には、第１パターンが施されない余白部
分が多く生じる。そして、第２パターンは、電気部品の
真下、つまり上記余白部分の真下を通って、他の余白部
分の真下に引き回される。このように、第２パターン
は、電気部品の真下を通ることにより、第１パターンの
重なりを回避した引き回しの自由度が高まる。

【００１３】〔請求項４の作用および効果〕電気部品の
内部の導電パターンが、絶縁層に対して略垂直方向に向
けられて実装されることにより、電気部品の内部の導電
パターンと、その真下を通る第２パターンとの結合が抑
えられる。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態を、第
１、第２実施例および変形例を用いて説明する。 〔第１実施例〕この第１実施例は、コルピッツ発振器を
備えるハイブリッドＩＣの第１絶縁層の上下のパターン
に請求項１、２を適用したもので、図１はコルピッツ発
振器を構成するハイブリッドＩＣ１の上視図、図２はコ
ルピッツ発振器の回路図、図３は第１層パターンＰ1 の
パターン図、図４は第２層パターンＰ2 のパターン図、
図５はハイブリッドＩＣ１の断面図である。

【００１５】このハイブリッドＩＣ１は、多層回路基板
を採用したもので、図５に示されるように、第１〜第５
絶縁層Ｚ1 〜Ｚ5 （第１絶縁層Ｚ1 が本発明の絶縁層に
相当する）を積層するとともに、上下面と各層間に導電
性の第１層〜第６層パターンＰ1 〜Ｐ6 （第１層パター
ンＰ1 が本発明の第１パターンに相当し、第２層パター
ンＰ2 が本発明の第２パターンに相当する）を設け、さ
らに各側面にグランド層Ｇを設けたものである。なお、
第１層パターンＰ1 （所謂、最表層パターン）は、電気
部品の実装用ランドおよびコルピッツ発振器の主な信号
ラインである。第２層パターンＰ2 は、コルピッツ発振
器中でインダクタンスＬ1 〜Ｌ3 を構成するＬパターン
である。第３層パターンＰ3 および第５層パターンＰ5
は、グランド層である。第４層パターンＰ4 は、グラン
ド層に挟まれたシールドスプリットラインである。第６
層パターンＰ6 は、接続用の外部端子ランドである。

【００１６】本実施例のコルピッツ発振回路は、図２に
示すもので、電気部品として、８つのチップコンデンサ
Ｃ1 〜Ｃ8 、７つのチップ抵抗体Ｒ1 〜Ｒ7 、２つの半
導体増幅素子（トランジスタ）Ｑ1 、Ｑ2 、３つのイン
ダクタンスＬ1 〜Ｌ3 を用いるものである。なお、チッ
プコンデンサＣ1 〜Ｃ8 、チップ抵抗体Ｒ1 〜Ｒ7 、半
導体増幅素子Ｑ1 、Ｑ2 は、図１に示すように、第１絶
縁層Ｚ1 および第１層パターンＰ1の上に搭載される。
一方、インダクタンスＬ1 〜Ｌ3 は、図１の破線に示す
ように、第２層パターンＰ2 によって形成される。

【００１７】本実施例に限らず、ハイブリッドＩＣ１の
第１絶縁層Ｚ1 の表面に形成される第１層パターンＰ1
は、電気部品の実装用ランドの集合体となり、余白部分
（第１層パターンＰ1 の無い部分）が多くなる。このこ
とは、本実施例にも当てはまり、第１絶縁層Ｚ1 の表面
に形成される第１層パターンＰ1 は、図３に示されるよ
うに、電気部品の実装用ランドの集合体となり、第１絶
縁層Ｚ1 の表面には、第１層パターンＰ1 の形成されな
い余白部分が多い。また、図１と図３を見比べると分か
るように、電気部品が実装される部分には、第１層パタ
ーンＰ1 が施されない余白部分が生じる。

【００１８】インダクタンスＬ1 〜Ｌ3 を成す第２層パ
ターンＰ2 は、図４に示すように形成されるものである
が、図１の破線に示すように、第１絶縁層Ｚ1 を介して
表面の第１層パターンＰ1 と表裏で重なるのを極力回避
するように形成されている。つまり、第２層パターンＰ
2 は、第１層パターンＰ1 の形成されない余白部分の真
下を極力通るように引き回されるとともに、電気部品の
真下を通って、他の余白部分の真下に引き回されてい
る。

【００１９】なお、インダクタンスＬ1 〜Ｌ3 を成す第
２層パターンＰ2 は、第１絶縁層Ｚ1 を貫通するビアＢ
1 によって第１層パターンＰ1 に接続されるもので、図
３の第１層パターンＰ1 内に示された〇印は、第１層パ
ターンＰ1 と第２層パターンＰ2 とを接続するビアＢ1
の配置位置を示すものである。また、コルピッツ発振回
路の信号入力ランド２は、第１〜第３絶縁層を貫通する
２連のビアＢ1 〜Ｂ3 によってシールドストリップライ
ンである第４層パターンＰ4 に接続されるもので、図４
の第２層パターンＰ2 内に示された＋印は、第１層パタ
ーンＰ1 と第２層パターンＰ2 とを接続するビアＢ1 の
配置位置を示し、△印は、第２層パターンＰ2 と第４層
パターンＰ4 とを接続するビアＢ2 、Ｂ3 の配置位置を
示すものである。

【００２０】（実施例の効果）この実施例のハイブリッ
ドＩＣ１は、第２層パターンＰ2 が第１層パターンＰ1
の形成されない余白部分の真下を極力通るように引き回
されている。このため、第１層パターンＰ1 と第２層パ
ターンＰ2 が、第１絶縁層Ｚ1 を介して重なる部分が少
なくなり、第１層パターンＰ1 と第２層パターンＰ2 と
が第１絶縁層Ｚ1 を介して重なることにより生じる寄生
インピーダンスの発生が抑えられる。

【００２１】このように、この実施例では、第１層パタ
ーンＰ1 に対する第２層パターンＰ2 の引き回しによる
配置のみによって、寄生インピーダンスの発生が抑えら
れる。つまり、従来技術のように、第１絶縁層Ｚ1 を厚
くしたり、第１絶縁層Ｚ1 を広くすることなく、第１層
パターンＰ1 と第２層パターンＰ2 の結合が抑えられ
る。このため、誤作動が回避されるハイブリッドＩＣ１
を小型化（薄く且つ小面積化）できる。

【００２２】〔第２実施例〕図６ないし図８は上記の第
１実施例に請求項３を適用した第２実施例を示すもの
で、図６はチップコンデンサＣの断面図、図７は電気部
品の実装状態を示す要部断面図、図８は図７のＡ−Ａ線
およびＢ−Ｂ線に沿う断面図である。ハイブリッドＩＣ
１に搭載される電気部品のうち、チップコンデンサＣ1
〜Ｃ8 やチップ抵抗体Ｒ1 〜Ｒ7 は、内部に導電パター
ンＰを積層して備える。その一例を、図６に示す。この
図６に示される電気部品は、チップコンデンサＣで、そ
の内部には、導電パターンＰが積層配置されている。一
方、第１実施例で示したように、電気部品の真下に第２
層パターンＰ2 が通される。

【００２３】ここで、図７の（ａ）に示すように、従来
の技術では、ハイブリッドＩＣ１に搭載される電気部品
（この例ではチップコンデンサＣ）は、寝かされて実装
されていた。このように、電気部品が寝かされて実装さ
れると、図８の（ａ）に示すように、内部の導電パター
ンＰと、電気部品の真下を通る第２層パターンＰ2 とが
結合する可能性がある。

【００２４】そこで、この第２実施例では、内部に導電
パターンＰを積層して備える電気部品（チップコンデン
サＣ1 〜Ｃ8 やチップ抵抗体Ｒ1 〜Ｒ7 ）は、内部の導
電パターンＰが、第１絶縁層Ｚ1 に対して垂直方向に向
くように実装される。つまり、図７の（ｂ）に示すよう
に、内部に導電パターンＰを積層して備える電気部品
（この例ではチップコンデンサＣ）を立てた状態で実装
した。すると、図８の（ｂ）に示すように、内部に導電
パターンＰを積層して備える電気部品（この例ではチッ
プコンデンサＣ）の内部の導電パターンＰが、電気部品
の真下を通る第２層パターンＰ2 に対して垂直方向に向
くため、電気部品の内部の導電パターンＰと、その真下
を通る第２層パターンＰ2 とが結合する不具合がない。

【００２５】〔変形例〕上記の実施例では、本発明をハ
イブリッドＩＣ１に適用した例を示したが、両面回路基
板や、ハイブリッドＩＣ１よりも大型の多層回路基板な
ど、絶縁層の両面に導電性のパターンが配された全ての
回路基板に本発明を適用しても良い。また、上記の実施
例では、第１層、第２層パターンＰ1 、Ｐ2 の重なりを
回避する例を示したが、ある層のパターン（本発明の第
１パターンに相当する）と、その隣接層のパターン（本
発明の第２パターンに相当する）との重なりを回避する
ように設けても良い。

【図面の簡単な説明】

【図１】ハイブリッドＩＣの上視図である（第１実施
例）。

【図２】コルピッツ発振器の回路図である（第１実施
例）。

【図３】第１層パターンのパターン図である（第１実施
例）。

【図４】第２層パターンのパターン図である（第１実施
例）。

【図５】ハイブリッドＩＣの断面図である（第１実施
例）。

【図６】チップコンデンサの断面図である（第２実施
例）。

【図７】電気部品の実装状態を示す要部断面図である
（第２実施例）。

【図８】図７のＡ−Ａ線およびＢ−Ｂ線に沿う断面図で
ある（第２実施例）。

【符号の説明】

１ ハイブリッドＩＣ（回路基板） Ｐ1 第１層パターン（第１パターン） Ｐ2 第２層パターン（第１パターン） Ｚ1 第１絶縁層（絶縁層） Ｃ チップコンデンサ（電気部品） Ｐ 導電パターン

Claims (4)

【特許請求の範囲】
1. 【請求項１】平板状を呈した絶縁材料よりなる絶縁層
   と、 この絶縁層の一方の面に配された導電性の第１パターン
   と、 前記絶縁層の他方の面に配された導電性の第２パターン
   と、を備えた回路基板において、 前記第１パターンと前記第２パターンとは、前記絶縁層
   を介して表裏の重なりを回避するように設けられたこと
   を特徴とする回路基板。
2. 【請求項２】請求項１の回路基板において、 前記絶縁層は、多層回路基板を構成する複数の絶縁体の
   うちの少なくとも１つであることを特徴とする回路基
   板。
3. 【請求項３】請求項１または請求項２の回路基板におい
   て、 前記第１パターンは、電気部品が実装される前記絶縁層
   の表面に施されるもので、 前記第２パターンは、前記絶縁層の表面に実装される前
   記電気部品の真下を通って、真上に前記第１パターンの
   無い部分に引き回されたことを特徴とする回路基板。
4. 【請求項４】請求項３の回路基板において、 前記第２パターンの真上に実装される前記電気部品の内
   部に導電パターンを有する場合、この電気部品は、内部
   の導電パターンが前記絶縁層に対して略垂直方向に向け
   られて実装されることを特徴とする回路基板。