JPH10229330A - Ｍ系列擬似ランダムパターン発生装置 - Google Patents
Ｍ系列擬似ランダムパターン発生装置Info
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- JPH10229330A JPH10229330A JP9029381A JP2938197A JPH10229330A JP H10229330 A JPH10229330 A JP H10229330A JP 9029381 A JP9029381 A JP 9029381A JP 2938197 A JP2938197 A JP 2938197A JP H10229330 A JPH10229330 A JP H10229330A
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Abstract
(57)【要約】
【課題】 オール”０”またはオール”１”を起点／帰
還点にしたＭ系列擬似ランダムパターンを生成するＭ系
列擬似ランダムパターン発生装置を提供すること。 【解決手段】 まず、Ｍ系列擬似ランダムパターン発生
回路（以下、「パターン発生回路」と称する）ＭＲｎお
よびＭＲｍに初期値をセットした後、ＣＰＵクロック信
号ＢＣＫ１はＬｏｗレベルを保持する。フリップフロッ
プＦＦ１はクロック信号ＣＫ１を分周し、クロック信号
ＣＫ２および−ＣＫ２を生成する。これにより、パター
ン発生回路ＭＲｎおよびＭＲｍは擬似ランダムパターン
を生成する。ここで、両パターンが等しい場合、一致検
出回路ＣＭＰはＬｏｗレベルを出力し、該Ｌｏｗレベル
出力が、出力端子Ｑｎ０〜Ｑｎ３から出力される。一
方、両パターンが異なる場合、一致検出回路ＣＭＰはＨ
ｉレベルを出力し、パターン発生回路ＭＲｎの出力が、
出力端子Ｑｎ０〜Ｑｎ３から出力される。
還点にしたＭ系列擬似ランダムパターンを生成するＭ系
列擬似ランダムパターン発生装置を提供すること。 【解決手段】 まず、Ｍ系列擬似ランダムパターン発生
回路（以下、「パターン発生回路」と称する）ＭＲｎお
よびＭＲｍに初期値をセットした後、ＣＰＵクロック信
号ＢＣＫ１はＬｏｗレベルを保持する。フリップフロッ
プＦＦ１はクロック信号ＣＫ１を分周し、クロック信号
ＣＫ２および−ＣＫ２を生成する。これにより、パター
ン発生回路ＭＲｎおよびＭＲｍは擬似ランダムパターン
を生成する。ここで、両パターンが等しい場合、一致検
出回路ＣＭＰはＬｏｗレベルを出力し、該Ｌｏｗレベル
出力が、出力端子Ｑｎ０〜Ｑｎ３から出力される。一
方、両パターンが異なる場合、一致検出回路ＣＭＰはＨ
ｉレベルを出力し、パターン発生回路ＭＲｎの出力が、
出力端子Ｑｎ０〜Ｑｎ３から出力される。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｍ系列擬似ラン
ダムパターンを生成するパターン発生装置に関する。ま
た、メモリデバイス等におけるアドレス及びデータ等の
ビット干渉試験装置に関する。
ダムパターンを生成するパターン発生装置に関する。ま
た、メモリデバイス等におけるアドレス及びデータ等の
ビット干渉試験装置に関する。
【０００２】
【従来の技術】図１４は、従来のＭ系列擬似ランダムパ
ターン発生装置の構成例を示すブロック図である。この
図において、シフトレジスタＭＲは、４段のフリップフ
ロップＦ１〜Ｆ４から構成される４ビットのシフトレジ
スタである。ここで、Ｍ０〜Ｍ３は、シフトレジスタＭ
Ｒの出力を示し、Ｄ０〜Ｄ３は、各フリップフロップＦ
１〜Ｆ４に初期値を設定するための入力を示す。また、
クロック信号ＣＫ１は、シフトレジスタＭＲに対して動
作タイミングを与えるクロック信号である。排他的論理
和回路ＥＸＯＲは、出力Ｍ０と出力Ｍ３との排他的論理
和を、フリップフロップＦ１に入力する。
ターン発生装置の構成例を示すブロック図である。この
図において、シフトレジスタＭＲは、４段のフリップフ
ロップＦ１〜Ｆ４から構成される４ビットのシフトレジ
スタである。ここで、Ｍ０〜Ｍ３は、シフトレジスタＭ
Ｒの出力を示し、Ｄ０〜Ｄ３は、各フリップフロップＦ
１〜Ｆ４に初期値を設定するための入力を示す。また、
クロック信号ＣＫ１は、シフトレジスタＭＲに対して動
作タイミングを与えるクロック信号である。排他的論理
和回路ＥＸＯＲは、出力Ｍ０と出力Ｍ３との排他的論理
和を、フリップフロップＦ１に入力する。
【０００３】このような構成において、シフトレジスタ
ＭＲの入力（Ｄ０，Ｄ１，Ｄ２，Ｄ３）に初期値（１，
１，１，１）をセットした後、クロック信号ＣＫ１を入
力すると、該シフトレジスタＭＲは、該クロック信号Ｃ
Ｋ１が示すタイミングで順次シフトを繰り返し、その出
力（Ｍ０，Ｍ１，Ｍ２，Ｍ３）に、図１５に示すような
Ｍ系列擬似ランダムパターンを出力する。
ＭＲの入力（Ｄ０，Ｄ１，Ｄ２，Ｄ３）に初期値（１，
１，１，１）をセットした後、クロック信号ＣＫ１を入
力すると、該シフトレジスタＭＲは、該クロック信号Ｃ
Ｋ１が示すタイミングで順次シフトを繰り返し、その出
力（Ｍ０，Ｍ１，Ｍ２，Ｍ３）に、図１５に示すような
Ｍ系列擬似ランダムパターンを出力する。
【０００４】なお、上記従来技術の詳細は、「オーム社
特許パルス回路技術辞典 第６章特殊なパルス列の発
生」および「特開平３−２７８７１１号公報 Ｍ系列擬
似ランダムパターン発生回路」等で説明されている。
特許パルス回路技術辞典 第６章特殊なパルス列の発
生」および「特開平３−２７８７１１号公報 Ｍ系列擬
似ランダムパターン発生回路」等で説明されている。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のＭ系列擬似ランダムパターン発生装置は、図１５に
示すように、（０，０，０，１）〜（１，１，１，１）
のパターンを生成する。すなわち、メモリデバイスを測
定する時に、このランダムパターンをメモリアドレスと
して与えると、メモリデバイスが実使用される条件によ
り近い動作試験を提供することができる。図１６は、図
１５に示すＭ系列擬似ランダムパターンをメモリアドレ
スとして与えた場合のメモリアクセス動作を示す説明図
である。この図に示すように、図１５に示すランダムパ
ターンをメモリアドレスとして与えると、アクセスされ
るアドレスは、図１６において〜に示すように、”
１１１１”→”０１１１”→”１０１１”→”０１０
１”→”１１０１”→・・・と連続して遷移する。
来のＭ系列擬似ランダムパターン発生装置は、図１５に
示すように、（０，０，０，１）〜（１，１，１，１）
のパターンを生成する。すなわち、メモリデバイスを測
定する時に、このランダムパターンをメモリアドレスと
して与えると、メモリデバイスが実使用される条件によ
り近い動作試験を提供することができる。図１６は、図
１５に示すＭ系列擬似ランダムパターンをメモリアドレ
スとして与えた場合のメモリアクセス動作を示す説明図
である。この図に示すように、図１５に示すランダムパ
ターンをメモリアドレスとして与えると、アクセスされ
るアドレスは、図１６において〜に示すように、”
１１１１”→”０１１１”→”１０１１”→”０１０
１”→”１１０１”→・・・と連続して遷移する。
【０００６】しかし、上述した従来のＭ系列擬似ランダ
ムパターン発生装置においては、オール”０”（すなわ
ち、４ビットランダムパターンの場合（０，０，０，
０））を起点にしたランダムパターン、または、オー
ル”１”（すなわち、４ビットランダムパターンの場合
（１，１，１，１））を起点にしたランダムパターンを
生成することができない、という課題があった。そのた
め、従来のＭ系列擬似ランダムパターン発生装置を用い
た場合、図５，図９に示すような”００００”を起点／
帰還点にしたメモリアドレスの遷移、または、図１３に
示すような”１１１１”を起点にしたメモリアドレスの
遷移は不可能であった。
ムパターン発生装置においては、オール”０”（すなわ
ち、４ビットランダムパターンの場合（０，０，０，
０））を起点にしたランダムパターン、または、オー
ル”１”（すなわち、４ビットランダムパターンの場合
（１，１，１，１））を起点にしたランダムパターンを
生成することができない、という課題があった。そのた
め、従来のＭ系列擬似ランダムパターン発生装置を用い
た場合、図５，図９に示すような”００００”を起点／
帰還点にしたメモリアドレスの遷移、または、図１３に
示すような”１１１１”を起点にしたメモリアドレスの
遷移は不可能であった。
【０００７】この発明は、このような背景の下になされ
たもので、オール”０”を起点／帰還点にしたＭ系列擬
似ランダムパターン、または、オール”１”を起点／帰
還点にしたＭ系列擬似ランダムパターンを生成すること
ができるＭ系列擬似ランダムパターン発生装置を提供す
ることを目的とする。
たもので、オール”０”を起点／帰還点にしたＭ系列擬
似ランダムパターン、または、オール”１”を起点／帰
還点にしたＭ系列擬似ランダムパターンを生成すること
ができるＭ系列擬似ランダムパターン発生装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
所定のクロック（ＣＫ１）に同期して、該クロックを分
周した第１の分周クロック（ＣＫ２）と、該第１の分周
クロックを反転したクロックである第２の分周クロック
（−ＣＫ２）とを生成するクロック分周手段（ＦＦ１）
と、所定の第１の初期値が設定された後、前記第１の分
周クロック（ＣＫ２）に同期して、該第１の初期値に基
づくＭ系列擬似ランダムパターンを生成する第１のパタ
ーン発生手段（ＭＲｎ）と、所定の第２の初期値が設定
された後、前記第２の分周クロック（−ＣＫ２）に同期
して、該第２の初期値に基づくＭ系列擬似ランダムパタ
ーンを生成する第２のパターン発生手段（ＭＲｍ）と、
前記第１のパターン発生手段（ＭＲｎ）が生成するＭ系
列擬似ランダムパターンと、前期第２のパターン発生手
段（ＭＲｍ）が生成するＭ系列擬似ランダムパターンと
が同一パターンであるか否かを検出する一致検出手段
（ＣＭＰ）と、前期一致検出手段（ＣＭＰ）が一致を検
出していないときは、前記第１のパターン発生手段（Ｍ
Ｒｎ）が生成するＭ系列擬似ランダムパターンをそのま
ま出力し、前期一致検出手段（ＣＭＰ）が一致を検出す
ると、オール”０”のパターンを、Ｍ系列擬似ランダム
パターンとして出力する切換手段（ＡＮＤ２）とを具備
することを特徴とする。請求項２記載の発明は、請求項
１記載のＭ系列擬似ランダムパターン発生装置におい
て、前記第１のパターン発生手段（ＭＲｎ）は、前記第
１の初期値の各ビットがセットされる複数個のフリップ
フロップ（Ｆ１〜Ｆ４）を縦続接続し、各フリップフロ
ップに前記第１の分周クロック（ＣＫ２）を入力し、最
下段のフリップフロップの出力と所定段のフリップフロ
ップの出力との排他的論理和を、最上段のフリップフロ
ップの入力にフィードバックする回路であり、前記第２
のパターン発生手段（ＭＲｍ）は、前記第２の初期値の
各ビットがセットされる複数個のフリップフロップ（Ｆ
１〜Ｆ４）を縦続接続し、各フリップフロップに前記第
２の分周クロック（−ＣＫ２）を入力し、最下段のフリ
ップフロップの出力と所定段のフリップフロップの出力
との排他的論理和を、最上段のフリップフロップの入力
にフィードバックする回路であることを特徴とする。請
求項３記載の発明は、請求項２記載のＭ系列擬似ランダ
ムパターン発生装置において、前記第２のパターン発生
手段（ＭＲｍ）は、前記第１のパターン発生手段（ＭＲ
ｎ）と同じ回路構成であり、前記第２の初期値は、前記
第１の初期値と等しいか、あるいは、該第１の初期値を
右方向または左方向へ１ビットシフトさせた値であるこ
とを特徴とする。請求項４記載の発明は、請求項１ない
し請求項３のいずれかに記載のＭ系列擬似ランダムパタ
ーン発生装置において、前記一致検出手段（ＣＭＰ）
は、一致を検出すると”０”を出力し、前記切換手段
（ＡＮＤ２）は、前記一致検出手段（ＣＭＰ）の出力と
前記第１のパターン発生手段（ＭＲｎ）の出力との論理
積を取り、該論理積を、Ｍ系列擬似ランダムパターンと
して出力することを特徴とする。請求項５記載の発明
は、請求項１ないし請求項４のいずれかに記載のＭ系列
擬似ランダムパターン発生装置において、前記切換手段
（ＡＮＤ２）が出力するＭ系列擬似ランダムパターン
を、前記所定のクロック（ＣＫ１）に同期して取込み、
出力するフリップフロップ（ＦＦ２）を具備することを
特徴とする。請求項６記載の発明は、請求項１ないし請
求項４のいずれかに記載のＭ系列擬似ランダムパターン
発生装置において、前記切換手段（ＡＮＤ２）が出力す
るＭ系列擬似ランダムパターンを、所定の設定値に応じ
て、反転または無反転する出力制御手段を具備すること
を特徴とする。請求項７記載の発明は、請求項６記載の
Ｍ系列擬似ランダムパターン発生装置において、前記出
力制御手段は、前記設定値として”１”または”０”を
保持するフリップフロップ（ＦＦ３）と、前記切換手段
（ＡＮＤ２）が出力するＭ系列擬似ランダムパターンと
前記フリップフロップ（ＦＦ３）が保持する設定値との
排他的論理和を取る排他的論理和回路（ＥＸＯＲ１）と
を具備することを特徴とする。請求項８記載の発明は、
請求項６または請求項７のいずれかに記載のＭ系列擬似
ランダムパターン発生装置において、前記出力制御手段
が出力するＭ系列擬似ランダムパターンを、前記所定の
クロック（ＣＫ１）に同期して取込み、出力するフリッ
プフロップ（ＦＦ２）を具備することを特徴とする。
所定のクロック（ＣＫ１）に同期して、該クロックを分
周した第１の分周クロック（ＣＫ２）と、該第１の分周
クロックを反転したクロックである第２の分周クロック
（−ＣＫ２）とを生成するクロック分周手段（ＦＦ１）
と、所定の第１の初期値が設定された後、前記第１の分
周クロック（ＣＫ２）に同期して、該第１の初期値に基
づくＭ系列擬似ランダムパターンを生成する第１のパタ
ーン発生手段（ＭＲｎ）と、所定の第２の初期値が設定
された後、前記第２の分周クロック（−ＣＫ２）に同期
して、該第２の初期値に基づくＭ系列擬似ランダムパタ
ーンを生成する第２のパターン発生手段（ＭＲｍ）と、
前記第１のパターン発生手段（ＭＲｎ）が生成するＭ系
列擬似ランダムパターンと、前期第２のパターン発生手
段（ＭＲｍ）が生成するＭ系列擬似ランダムパターンと
が同一パターンであるか否かを検出する一致検出手段
（ＣＭＰ）と、前期一致検出手段（ＣＭＰ）が一致を検
出していないときは、前記第１のパターン発生手段（Ｍ
Ｒｎ）が生成するＭ系列擬似ランダムパターンをそのま
ま出力し、前期一致検出手段（ＣＭＰ）が一致を検出す
ると、オール”０”のパターンを、Ｍ系列擬似ランダム
パターンとして出力する切換手段（ＡＮＤ２）とを具備
することを特徴とする。請求項２記載の発明は、請求項
１記載のＭ系列擬似ランダムパターン発生装置におい
て、前記第１のパターン発生手段（ＭＲｎ）は、前記第
１の初期値の各ビットがセットされる複数個のフリップ
フロップ（Ｆ１〜Ｆ４）を縦続接続し、各フリップフロ
ップに前記第１の分周クロック（ＣＫ２）を入力し、最
下段のフリップフロップの出力と所定段のフリップフロ
ップの出力との排他的論理和を、最上段のフリップフロ
ップの入力にフィードバックする回路であり、前記第２
のパターン発生手段（ＭＲｍ）は、前記第２の初期値の
各ビットがセットされる複数個のフリップフロップ（Ｆ
１〜Ｆ４）を縦続接続し、各フリップフロップに前記第
２の分周クロック（−ＣＫ２）を入力し、最下段のフリ
ップフロップの出力と所定段のフリップフロップの出力
との排他的論理和を、最上段のフリップフロップの入力
にフィードバックする回路であることを特徴とする。請
求項３記載の発明は、請求項２記載のＭ系列擬似ランダ
ムパターン発生装置において、前記第２のパターン発生
手段（ＭＲｍ）は、前記第１のパターン発生手段（ＭＲ
ｎ）と同じ回路構成であり、前記第２の初期値は、前記
第１の初期値と等しいか、あるいは、該第１の初期値を
右方向または左方向へ１ビットシフトさせた値であるこ
とを特徴とする。請求項４記載の発明は、請求項１ない
し請求項３のいずれかに記載のＭ系列擬似ランダムパタ
ーン発生装置において、前記一致検出手段（ＣＭＰ）
は、一致を検出すると”０”を出力し、前記切換手段
（ＡＮＤ２）は、前記一致検出手段（ＣＭＰ）の出力と
前記第１のパターン発生手段（ＭＲｎ）の出力との論理
積を取り、該論理積を、Ｍ系列擬似ランダムパターンと
して出力することを特徴とする。請求項５記載の発明
は、請求項１ないし請求項４のいずれかに記載のＭ系列
擬似ランダムパターン発生装置において、前記切換手段
（ＡＮＤ２）が出力するＭ系列擬似ランダムパターン
を、前記所定のクロック（ＣＫ１）に同期して取込み、
出力するフリップフロップ（ＦＦ２）を具備することを
特徴とする。請求項６記載の発明は、請求項１ないし請
求項４のいずれかに記載のＭ系列擬似ランダムパターン
発生装置において、前記切換手段（ＡＮＤ２）が出力す
るＭ系列擬似ランダムパターンを、所定の設定値に応じ
て、反転または無反転する出力制御手段を具備すること
を特徴とする。請求項７記載の発明は、請求項６記載の
Ｍ系列擬似ランダムパターン発生装置において、前記出
力制御手段は、前記設定値として”１”または”０”を
保持するフリップフロップ（ＦＦ３）と、前記切換手段
（ＡＮＤ２）が出力するＭ系列擬似ランダムパターンと
前記フリップフロップ（ＦＦ３）が保持する設定値との
排他的論理和を取る排他的論理和回路（ＥＸＯＲ１）と
を具備することを特徴とする。請求項８記載の発明は、
請求項６または請求項７のいずれかに記載のＭ系列擬似
ランダムパターン発生装置において、前記出力制御手段
が出力するＭ系列擬似ランダムパターンを、前記所定の
クロック（ＣＫ１）に同期して取込み、出力するフリッ
プフロップ（ＦＦ２）を具備することを特徴とする。
【０００９】
§１．第１実施形態 以下、図面を参照して、この発明の第１実施形態につい
て説明する。図１は、この発明の第１実施形態によるＭ
系列擬似ランダムパターン発生装置の構成例を示すブロ
ック図である。この図において、クロック信号ＣＫ１
は、フリップフロップＦＦ１に対して動作タイミングを
与えるクロック信号であり、クロック信号ＣＫ２は、論
理和回路ＯＲ１を介して、Ｍ系列擬似ランダムパターン
発生回路（以下、「パターン発生回路」と称する）ＭＲ
ｎに対し動作タイミングを与えるクロック信号であり、
クロック信号−ＣＫ２は、論理積回路ＡＮＤ１を介し
て、パターン発生回路ＭＲｍに対し動作タイミングを与
えるクロック信号である。但し、クロック信号ＣＫ２
は、フリップフロップＦＦ１によりクロック信号ＣＫ１
を分周した正論理側のクロック信号で、クロック信号−
ＣＫ２は、クロック信号ＣＫ１を分周した負論理側のク
ロック信号である。
て説明する。図１は、この発明の第１実施形態によるＭ
系列擬似ランダムパターン発生装置の構成例を示すブロ
ック図である。この図において、クロック信号ＣＫ１
は、フリップフロップＦＦ１に対して動作タイミングを
与えるクロック信号であり、クロック信号ＣＫ２は、論
理和回路ＯＲ１を介して、Ｍ系列擬似ランダムパターン
発生回路（以下、「パターン発生回路」と称する）ＭＲ
ｎに対し動作タイミングを与えるクロック信号であり、
クロック信号−ＣＫ２は、論理積回路ＡＮＤ１を介し
て、パターン発生回路ＭＲｍに対し動作タイミングを与
えるクロック信号である。但し、クロック信号ＣＫ２
は、フリップフロップＦＦ１によりクロック信号ＣＫ１
を分周した正論理側のクロック信号で、クロック信号−
ＣＫ２は、クロック信号ＣＫ１を分周した負論理側のク
ロック信号である。
【００１０】また、ＣＰＵクロック信号ＢＣＫ１は、パ
ターン発生回路ＭＲｎおよびＭＲｍに対し初期値をセッ
トする時に、パターン発生回路ＭＲｎには、論理和回路
ＯＲ１を介して、パターン発生回路ＭＲｍには、論理反
転回路ＩＮＶ１と論理積回路ＡＮＤ１を介して、動作タ
イミングを与えるクロック信号である。但し、ＣＰＵク
ロック信号ＢＣＫ１は、パターン発生回路ＭＲｎおよび
ＭＲｍを初期化する時以外は、クロック信号を出力しな
い。
ターン発生回路ＭＲｎおよびＭＲｍに対し初期値をセッ
トする時に、パターン発生回路ＭＲｎには、論理和回路
ＯＲ１を介して、パターン発生回路ＭＲｍには、論理反
転回路ＩＮＶ１と論理積回路ＡＮＤ１を介して、動作タ
イミングを与えるクロック信号である。但し、ＣＰＵク
ロック信号ＢＣＫ１は、パターン発生回路ＭＲｎおよび
ＭＲｍを初期化する時以外は、クロック信号を出力しな
い。
【００１１】パターン発生回路ＭＲｎおよびＭＲｍは、
共に、Ｍ系列擬似ランダムパターンを生成する回路であ
る。本実施形態では、一例として、パターン発生回路Ｍ
ＲｎおよびＭＲｍは、共に、図１４に示す回路であると
する。一致検出回路ＣＭＰは、２つのパターン発生回路
ＭＲｎおよびＭＲｍの出力が同一であるか否かを比較
し、同一である場合には、Ｌｏｗレベル信号を出力す
る。論理積回路ＡＮＤ１〜ＡＮＤ２は、ＡＮＤゲート
（または、論理的にＡＮＤゲートと等価動作する回路）
である。論理和回路ＯＲ１は、ＯＲゲート（または、論
理的にＯＲゲートと等価動作する回路）である。論理反
転回路ＩＮＶ１は、インバーターゲート（または、論理
的にインバーターゲートと等価動作する回路）である。
フリップフロップＦＦ１〜ＦＦ２は、Ｄフリップフロッ
プ（または、論理的にＤフリップフロップと等価動作す
る回路）である。
共に、Ｍ系列擬似ランダムパターンを生成する回路であ
る。本実施形態では、一例として、パターン発生回路Ｍ
ＲｎおよびＭＲｍは、共に、図１４に示す回路であると
する。一致検出回路ＣＭＰは、２つのパターン発生回路
ＭＲｎおよびＭＲｍの出力が同一であるか否かを比較
し、同一である場合には、Ｌｏｗレベル信号を出力す
る。論理積回路ＡＮＤ１〜ＡＮＤ２は、ＡＮＤゲート
（または、論理的にＡＮＤゲートと等価動作する回路）
である。論理和回路ＯＲ１は、ＯＲゲート（または、論
理的にＯＲゲートと等価動作する回路）である。論理反
転回路ＩＮＶ１は、インバーターゲート（または、論理
的にインバーターゲートと等価動作する回路）である。
フリップフロップＦＦ１〜ＦＦ２は、Ｄフリップフロッ
プ（または、論理的にＤフリップフロップと等価動作す
る回路）である。
【００１２】また、図１には図示していないが、本装置
は、図１に示す回路全体を制御する制御部を有する。該
制御部は、ＣＰＵ（中央処理装置）、ＲＯＭ（リードオ
ンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）およ
びその周辺回路から構成され、クロック信号ＣＫ１およ
びＣＰＵクロック信号ＢＣＫ１の生成や、パターン発生
回路ＭＲｎおよびＭＲｍの初期化等を行う。また、図１
では１つのゲートで図示しているが、論理積回路ＡＮＤ
２は、実際には４個のゲートで構成され、パターン発生
回路ＭＲｎの４ビット出力（Ｍｎ０，Ｍｎ１，Ｍｎ２，
Ｍｎ３）の各ビットに対して、個別に論理積を演算す
る。このことは、一致検出回路ＣＭＰおよびフリップフ
ロップＦＦ２についても同様である。
は、図１に示す回路全体を制御する制御部を有する。該
制御部は、ＣＰＵ（中央処理装置）、ＲＯＭ（リードオ
ンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）およ
びその周辺回路から構成され、クロック信号ＣＫ１およ
びＣＰＵクロック信号ＢＣＫ１の生成や、パターン発生
回路ＭＲｎおよびＭＲｍの初期化等を行う。また、図１
では１つのゲートで図示しているが、論理積回路ＡＮＤ
２は、実際には４個のゲートで構成され、パターン発生
回路ＭＲｎの４ビット出力（Ｍｎ０，Ｍｎ１，Ｍｎ２，
Ｍｎ３）の各ビットに対して、個別に論理積を演算す
る。このことは、一致検出回路ＣＭＰおよびフリップフ
ロップＦＦ２についても同様である。
【００１３】次に、上記構成によるＭ系列擬似ランダム
パターン発生装置の動作を説明する。図２は、パターン
発生回路ＭＲｎおよびＭＲｍの理論上の論理出力値の一
例を示す論理図表であり、図３は、本装置の動作例を示
すタイミングチャートであり、図４は、パターン発生回
路ＭＲｎおよびＭＲｍの出力値が図２に示す値である場
合に、本装置が生成するＭ系列擬似ランダムパターンを
示す論理図表であり、図５は、図４に示すＭ系列擬似ラ
ンダムパターンをメモリアドレスとして与えた場合のメ
モリアクセス動作を示す説明図である。
パターン発生装置の動作を説明する。図２は、パターン
発生回路ＭＲｎおよびＭＲｍの理論上の論理出力値の一
例を示す論理図表であり、図３は、本装置の動作例を示
すタイミングチャートであり、図４は、パターン発生回
路ＭＲｎおよびＭＲｍの出力値が図２に示す値である場
合に、本装置が生成するＭ系列擬似ランダムパターンを
示す論理図表であり、図５は、図４に示すＭ系列擬似ラ
ンダムパターンをメモリアドレスとして与えた場合のメ
モリアクセス動作を示す説明図である。
【００１４】本装置に電源が投入されると、まず、制御
部（図示略）は、フリップフロップＦＦ１をリセットす
る。これにより、フリップフロップＦＦ１の負論理出力
＊Ｑ（−ＣＫ２）はＨｉレベルになり、正論理出力Ｑ
（ＣＫ２）はＬｏｗレベルになる。フリップフロップＦ
Ｆ１の負論理出力＊Ｑ（−ＣＫ２）が、Ｈｉレベルにな
ると、論理積回路ＡＮＤ１は、活性化状態となり、その
他端に入力される信号変化をそのまま出力できるように
なる。
部（図示略）は、フリップフロップＦＦ１をリセットす
る。これにより、フリップフロップＦＦ１の負論理出力
＊Ｑ（−ＣＫ２）はＨｉレベルになり、正論理出力Ｑ
（ＣＫ２）はＬｏｗレベルになる。フリップフロップＦ
Ｆ１の負論理出力＊Ｑ（−ＣＫ２）が、Ｈｉレベルにな
ると、論理積回路ＡＮＤ１は、活性化状態となり、その
他端に入力される信号変化をそのまま出力できるように
なる。
【００１５】次に、制御部は、従来技術と同様の方法
で、パターン発生回路ＭＲｎおよびＭＲｍに初期値をセ
ットする。本実施形態では、一例として、該初期値は、
（Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３）＝（Ｍｍ０，Ｍｍ
１，Ｍｍ２，Ｍｍ３）＝（１，１，１，１）であるとす
る。
で、パターン発生回路ＭＲｎおよびＭＲｍに初期値をセ
ットする。本実施形態では、一例として、該初期値は、
（Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３）＝（Ｍｍ０，Ｍｍ
１，Ｍｍ２，Ｍｍ３）＝（１，１，１，１）であるとす
る。
【００１６】また、ＣＰＵクロック信号ＢＣＫ１は、パ
ターン発生回路ＭＲｎおよびＭＲｍを初期化した後は、
次にパターン発生回路ＭＲｎおよびＭＲｍを初期化する
までは、Ｌｏｗレベルを保持する。これにより、該初期
化後は、論理和回路ＯＲ１は、クロック信号ＣＫ２の信
号変化をそのまま出力できるようになる。また、ＣＰＵ
クロック信号ＢＣＫ１は、論理反転回路ＩＮＶ１を介し
て、論理積回路ＡＮＤ１に入力されるので、該初期化後
は、論理積回路ＡＮＤ１は、クロック信号−ＣＫ２の信
号変化をそのまま出力できるようになる。
ターン発生回路ＭＲｎおよびＭＲｍを初期化した後は、
次にパターン発生回路ＭＲｎおよびＭＲｍを初期化する
までは、Ｌｏｗレベルを保持する。これにより、該初期
化後は、論理和回路ＯＲ１は、クロック信号ＣＫ２の信
号変化をそのまま出力できるようになる。また、ＣＰＵ
クロック信号ＢＣＫ１は、論理反転回路ＩＮＶ１を介し
て、論理積回路ＡＮＤ１に入力されるので、該初期化後
は、論理積回路ＡＮＤ１は、クロック信号−ＣＫ２の信
号変化をそのまま出力できるようになる。
【００１７】前記リセットおよび初期値設定の終了後、
制御部からクロック信号ＣＫ１が供給されると、該クロ
ック信号ＣＫ１は、そのまま、フリップフロップＦＦ１
およびＦＦ２に入力される。これにより、フリップフロ
ップＦＦ１は、クロック信号ＣＫ１を分周し、図３に示
すようなクロック信号ＣＫ２および−ＣＫ２を生成す
る。そして、フリップフロップＦＦ１の正論理出力（ク
ロック信号ＣＫ２）は、論理和回路ＯＲ１を介して、そ
のまま、パターン発生回路ＭＲｎに入力される。一方、
フリップフロップＦＦ１の負論理出力（クロック信号−
ＣＫ２）は、論理積回路ＡＮＤ１を介して、そのまま、
パターン発生回路ＭＲｍに入力されると共に、次の分周
用データとして、フリップフロップＦＦ１のデータ入力
端子Ｄに帰還する。
制御部からクロック信号ＣＫ１が供給されると、該クロ
ック信号ＣＫ１は、そのまま、フリップフロップＦＦ１
およびＦＦ２に入力される。これにより、フリップフロ
ップＦＦ１は、クロック信号ＣＫ１を分周し、図３に示
すようなクロック信号ＣＫ２および−ＣＫ２を生成す
る。そして、フリップフロップＦＦ１の正論理出力（ク
ロック信号ＣＫ２）は、論理和回路ＯＲ１を介して、そ
のまま、パターン発生回路ＭＲｎに入力される。一方、
フリップフロップＦＦ１の負論理出力（クロック信号−
ＣＫ２）は、論理積回路ＡＮＤ１を介して、そのまま、
パターン発生回路ＭＲｍに入力されると共に、次の分周
用データとして、フリップフロップＦＦ１のデータ入力
端子Ｄに帰還する。
【００１８】該クロック信号ＣＫ２および−ＣＫ２によ
り、パターン発生回路ＭＲｎおよびＭＲｍの出力は、そ
れぞれ、図２のように遷移する。ここで、一致検出回路
ＣＭＰの出力がＨｉレベルである場合、論理積回路ＡＮ
Ｄ２は活性化状態となるので、本装置は、パターン発生
回路ＭＲｎの出力（Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３）
をそのまま、フリップフロップＦＦ２を介して、Ｍ系列
擬似ランダムパターンとして、出力端子Ｑｎ０〜Ｑｎ３
から出力する。一方、一致検出回路ＣＭＰの出力がＬｏ
ｗレベルである場合、論理積回路ＡＮＤ２は不活性化状
態となるので、本装置は、他端の入力状態によらず、そ
の出力をＬｏｗレベル（０，０，０，０）とし、フリッ
プフロップＦＦ２を介して、Ｍ系列擬似ランダムパター
ンとして、出力端子Ｑｎ０〜Ｑｎ３から出力する。
り、パターン発生回路ＭＲｎおよびＭＲｍの出力は、そ
れぞれ、図２のように遷移する。ここで、一致検出回路
ＣＭＰの出力がＨｉレベルである場合、論理積回路ＡＮ
Ｄ２は活性化状態となるので、本装置は、パターン発生
回路ＭＲｎの出力（Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３）
をそのまま、フリップフロップＦＦ２を介して、Ｍ系列
擬似ランダムパターンとして、出力端子Ｑｎ０〜Ｑｎ３
から出力する。一方、一致検出回路ＣＭＰの出力がＬｏ
ｗレベルである場合、論理積回路ＡＮＤ２は不活性化状
態となるので、本装置は、他端の入力状態によらず、そ
の出力をＬｏｗレベル（０，０，０，０）とし、フリッ
プフロップＦＦ２を介して、Ｍ系列擬似ランダムパター
ンとして、出力端子Ｑｎ０〜Ｑｎ３から出力する。
【００１９】ところで、図２において、クロックポイン
トＰ０に注目すると、両パターン発生回路ＭＲｎおよび
ＭＲｍの出力は同一である。両パターン発生回路ＭＲｎ
およびＭＲｍの出力が同一である場合、一致検出回路Ｃ
ＭＰは、Ｌｏｗレベル信号を出力する。論理積回路ＡＮ
Ｄ２は、このＬｏｗレベル信号により、不活性化状態と
なるので、他端の入力状態によらず、その出力をＬｏｗ
レベルにする。これにより、パターン発生回路ＭＲｎか
らの（論理積回路ＡＮＤ２を介した）出力が禁止され
る。以下、この状態を「一致動作状態」と称する。ここ
で、本装置が上記一致動作状態である場合、論理積回路
ＡＮＤ２のＬｏｗレベル出力（０，０，０，０）が、ク
ロック信号ＣＫ１の立ち上がりでフリップフロップＦＦ
２に取り込まれ、Ｍ系列擬似ランダムパターンとして、
出力端子Ｑｎ０〜Ｑｎ３から出力される。
トＰ０に注目すると、両パターン発生回路ＭＲｎおよび
ＭＲｍの出力は同一である。両パターン発生回路ＭＲｎ
およびＭＲｍの出力が同一である場合、一致検出回路Ｃ
ＭＰは、Ｌｏｗレベル信号を出力する。論理積回路ＡＮ
Ｄ２は、このＬｏｗレベル信号により、不活性化状態と
なるので、他端の入力状態によらず、その出力をＬｏｗ
レベルにする。これにより、パターン発生回路ＭＲｎか
らの（論理積回路ＡＮＤ２を介した）出力が禁止され
る。以下、この状態を「一致動作状態」と称する。ここ
で、本装置が上記一致動作状態である場合、論理積回路
ＡＮＤ２のＬｏｗレベル出力（０，０，０，０）が、ク
ロック信号ＣＫ１の立ち上がりでフリップフロップＦＦ
２に取り込まれ、Ｍ系列擬似ランダムパターンとして、
出力端子Ｑｎ０〜Ｑｎ３から出力される。
【００２０】また、図２において、クロックポイントＰ
１に注目すると、両パターン発生回路ＭＲｎおよびＭＲ
ｍの出力は異なっている。両パターン発生回路ＭＲｎお
よびＭＲｍの出力が異なる場合、一致検出回路ＣＭＰ
は、Ｈｉレベル信号を出力する。論理積回路ＡＮＤ２
は、このＨｉレベル信号により、活性化状態となる。こ
れにより、パターン発生回路ＭＲｎからの（論理積回路
ＡＮＤ２を介した）出力が許可される。以下、この状態
を「不一致動作状態」と称する。ここで、本装置が上記
不一致動作状態である場合、パターン発生回路ＭＲｎの
出力（Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３）が、論理積回
路ＡＮＤ２を介して、クロック信号ＣＫ１の立ち上がり
でフリップフロップＦＦ２に取り込まれ、Ｍ系列擬似ラ
ンダムパターンとして、出力端子Ｑｎ０〜Ｑｎ３から出
力される。
１に注目すると、両パターン発生回路ＭＲｎおよびＭＲ
ｍの出力は異なっている。両パターン発生回路ＭＲｎお
よびＭＲｍの出力が異なる場合、一致検出回路ＣＭＰ
は、Ｈｉレベル信号を出力する。論理積回路ＡＮＤ２
は、このＨｉレベル信号により、活性化状態となる。こ
れにより、パターン発生回路ＭＲｎからの（論理積回路
ＡＮＤ２を介した）出力が許可される。以下、この状態
を「不一致動作状態」と称する。ここで、本装置が上記
不一致動作状態である場合、パターン発生回路ＭＲｎの
出力（Ｍｎ０，Ｍｎ１，Ｍｎ２，Ｍｎ３）が、論理積回
路ＡＮＤ２を介して、クロック信号ＣＫ１の立ち上がり
でフリップフロップＦＦ２に取り込まれ、Ｍ系列擬似ラ
ンダムパターンとして、出力端子Ｑｎ０〜Ｑｎ３から出
力される。
【００２１】以上説明したように、本実施形態によるＭ
系列擬似ランダムパターン発生装置は、上記の一致動作
状態と不一致動作状態を切り換えることにより、図４に
示すように、出力端子Ｑｎ０〜Ｑｎ３から（０，０，
０，０）を起点にしたＭ系列擬似ランダムパターンを出
力する。そして、このＭ系列擬似ランダムパターンをメ
モリアドレスとして与えることにより、図５において
〜で示すような動作のメモリアクセスが可能となる。
系列擬似ランダムパターン発生装置は、上記の一致動作
状態と不一致動作状態を切り換えることにより、図４に
示すように、出力端子Ｑｎ０〜Ｑｎ３から（０，０，
０，０）を起点にしたＭ系列擬似ランダムパターンを出
力する。そして、このＭ系列擬似ランダムパターンをメ
モリアドレスとして与えることにより、図５において
〜で示すような動作のメモリアクセスが可能となる。
【００２２】なお、本実施形態では、パターン発生回路
ＭＲｎおよびＭＲｍの初期値を共に（１，１，１，１）
としたが、該初期値は他のパターンでも良い。例えば、
該初期値を図６に示す値とすると、図２と比較して、両
パターン発生回路ＭＲｎおよびＭＲｍの出力が一致する
ポイント（一致ポイントＰ０’）と異なるポイント（不
一致ポイントＰ１’）のタイミングが入れ替わる。これ
により、タイミングチャートは図７に示すようになり、
その出力（Ｍ系列擬似ランダムパターン）は、図８に示
すように、（０，０，０，０）に帰還するパターンとな
る。そして、このＭ系列擬似ランダムパターンをメモリ
アドレスとして与えることにより、図９において〜
で示すような動作のメモリアクセスが可能となる。
ＭＲｎおよびＭＲｍの初期値を共に（１，１，１，１）
としたが、該初期値は他のパターンでも良い。例えば、
該初期値を図６に示す値とすると、図２と比較して、両
パターン発生回路ＭＲｎおよびＭＲｍの出力が一致する
ポイント（一致ポイントＰ０’）と異なるポイント（不
一致ポイントＰ１’）のタイミングが入れ替わる。これ
により、タイミングチャートは図７に示すようになり、
その出力（Ｍ系列擬似ランダムパターン）は、図８に示
すように、（０，０，０，０）に帰還するパターンとな
る。そして、このＭ系列擬似ランダムパターンをメモリ
アドレスとして与えることにより、図９において〜
で示すような動作のメモリアクセスが可能となる。
【００２３】§２．第２実施形態 次に、本発明の第２実施形態について説明する。第１実
施形態のＭ系列擬似ランダムパターン発生装置（図１参
照）においては、図４に示すような（０，０，０，０）
を起点とするＭ系列擬似ランダムパターン、または、図
８に示すような（０，０，０，０）を帰還点とするＭ系
列擬似ランダムパターンしか発生できない、という課題
があった。そこで、本実施形態では、オール”０”以外
に、オール”１”をも起点または帰還点とすることがで
きるＭ系列擬似ランダムパターン発生装置について説明
する。
施形態のＭ系列擬似ランダムパターン発生装置（図１参
照）においては、図４に示すような（０，０，０，０）
を起点とするＭ系列擬似ランダムパターン、または、図
８に示すような（０，０，０，０）を帰還点とするＭ系
列擬似ランダムパターンしか発生できない、という課題
があった。そこで、本実施形態では、オール”０”以外
に、オール”１”をも起点または帰還点とすることがで
きるＭ系列擬似ランダムパターン発生装置について説明
する。
【００２４】図１０は、この発明の第２実施形態による
Ｍ系列擬似ランダムパターン発生装置の構成例を示すブ
ロック図である。この図において、図１の各部に対応す
る部分には同一の符号を付け、その説明を省略する。図
１０に示すＭ系列擬似ランダムパターン発生装置が、図
１のものと異なる点は、論理積回路ＡＮＤ２とフリップ
フロップＦＦ２との間に、排他的論理和回路ＥＸＯＲ１
が追加された点と、この排他的論理和回路ＥＸＯＲ１の
片端入力の状態を制御するフリップフロップＦＦ３が追
加された点である。
Ｍ系列擬似ランダムパターン発生装置の構成例を示すブ
ロック図である。この図において、図１の各部に対応す
る部分には同一の符号を付け、その説明を省略する。図
１０に示すＭ系列擬似ランダムパターン発生装置が、図
１のものと異なる点は、論理積回路ＡＮＤ２とフリップ
フロップＦＦ２との間に、排他的論理和回路ＥＸＯＲ１
が追加された点と、この排他的論理和回路ＥＸＯＲ１の
片端入力の状態を制御するフリップフロップＦＦ３が追
加された点である。
【００２５】図１０において、排他的論理和回路ＥＸＯ
Ｒ１は、ＥＸＯＲゲート（または、論理的にＥＸＯＲゲ
ートと等価動作する回路）である。また、フリップフロ
ップＦＦ３は、Ｄフリップフロップ（または、論理的に
Ｄフリップフロップと等価動作する回路）である。ま
た、フリップフロップＦＦ３は、メモリデバイス等に置
き換えることも可能である。なお、図１０では１つのゲ
ートで図示しているが、排他的論理和回路ＥＸＯＲ１
は、実際には４個のゲートで構成され、論理積回路ＡＮ
Ｄ２（第１実施形態同様、この回路も４個のゲートで構
成される）の４ビット出力の各ビットに対して、個別に
排他的論理和を演算する。
Ｒ１は、ＥＸＯＲゲート（または、論理的にＥＸＯＲゲ
ートと等価動作する回路）である。また、フリップフロ
ップＦＦ３は、Ｄフリップフロップ（または、論理的に
Ｄフリップフロップと等価動作する回路）である。ま
た、フリップフロップＦＦ３は、メモリデバイス等に置
き換えることも可能である。なお、図１０では１つのゲ
ートで図示しているが、排他的論理和回路ＥＸＯＲ１
は、実際には４個のゲートで構成され、論理積回路ＡＮ
Ｄ２（第１実施形態同様、この回路も４個のゲートで構
成される）の４ビット出力の各ビットに対して、個別に
排他的論理和を演算する。
【００２６】本装置に電源が投入された後、フリップフ
ロップＦＦ３は、制御部（図示略）により、従来装置と
同様の方法で、パターン発生回路ＭＲｎおよびＭＲｍと
共に、初期値（”１”または”０”）をセットされる。
これにより、該フリップフロップＦＦ３の初期値（排他
的論理和回路ＥＸＯＲ１の片端の入力値）を制御するこ
とにより、該排他的論理和回路ＥＸＯＲ１の他端に入力
される論理積回路ＡＮＤ２の出力を、該排他的論理和回
路ＥＸＯＲ１からそのまま出力したり、反転して出力す
ることができる。なお、本実施形態では、一例として、
パターン発生回路ＭＲｎおよびＭＲｍとフリップフロッ
プＦＦ３を同時に初期化したが、該初期化は、各部毎に
別々に行っても良い。
ロップＦＦ３は、制御部（図示略）により、従来装置と
同様の方法で、パターン発生回路ＭＲｎおよびＭＲｍと
共に、初期値（”１”または”０”）をセットされる。
これにより、該フリップフロップＦＦ３の初期値（排他
的論理和回路ＥＸＯＲ１の片端の入力値）を制御するこ
とにより、該排他的論理和回路ＥＸＯＲ１の他端に入力
される論理積回路ＡＮＤ２の出力を、該排他的論理和回
路ＥＸＯＲ１からそのまま出力したり、反転して出力す
ることができる。なお、本実施形態では、一例として、
パターン発生回路ＭＲｎおよびＭＲｍとフリップフロッ
プＦＦ３を同時に初期化したが、該初期化は、各部毎に
別々に行っても良い。
【００２７】次に、上記構成によるＭ系列擬似ランダム
パターン発生装置の動作を説明する。図１１は、本装置
が生成するＭ系列擬似ランダムパターンを示す論理図表
であり、図１２は、本装置の動作例を示すタイミングチ
ャートであり、図１３は、図１１に示すＭ系列擬似ラン
ダムパターンをメモリアドレスとして与えた場合のメモ
リアクセス動作を示す説明図である。
パターン発生装置の動作を説明する。図１１は、本装置
が生成するＭ系列擬似ランダムパターンを示す論理図表
であり、図１２は、本装置の動作例を示すタイミングチ
ャートであり、図１３は、図１１に示すＭ系列擬似ラン
ダムパターンをメモリアドレスとして与えた場合のメモ
リアクセス動作を示す説明図である。
【００２８】本装置の動作は、基本的に、第１実施形態
による装置の動作と同じものである。本装置の動作が、
第１実施形態による装置の動作と異なる点は、フリップ
フロップＦＦ３の初期値（”１”または”０”）に応じ
て、（１，１，１，１）を起点／帰還点とする動作と、
（０，０，０，０）を起点／帰還点とする動作とを切り
換えることができる点である。
による装置の動作と同じものである。本装置の動作が、
第１実施形態による装置の動作と異なる点は、フリップ
フロップＦＦ３の初期値（”１”または”０”）に応じ
て、（１，１，１，１）を起点／帰還点とする動作と、
（０，０，０，０）を起点／帰還点とする動作とを切り
換えることができる点である。
【００２９】そこで、まず、（１，１，１，１）を起点
／帰還点とする場合の動作について説明する。以下、こ
の動作状態を「反転動作状態」と称する。反転動作状態
では、まず、制御部は、電源投入後に、ＣＰＵクロック
信号ＢＣＫ１に同期して、フリップフロップＦＦ３に、
初期値”１”をセットする。これにより、フリップフロ
ップＦＦ３の出力ＱがＨｉレベルになり、排他的論理和
回路ＥＸＯＲ１の片端入力に印加される。
／帰還点とする場合の動作について説明する。以下、こ
の動作状態を「反転動作状態」と称する。反転動作状態
では、まず、制御部は、電源投入後に、ＣＰＵクロック
信号ＢＣＫ１に同期して、フリップフロップＦＦ３に、
初期値”１”をセットする。これにより、フリップフロ
ップＦＦ３の出力ＱがＨｉレベルになり、排他的論理和
回路ＥＸＯＲ１の片端入力に印加される。
【００３０】その後、図１０に示す各部（フリップフロ
ップＦＦ１，パターン発生回路ＭＲｎおよびＭＲｍ等）
は、第１実施形態による装置と同様の動作を行い、パタ
ーン発生回路ＭＲｎおよびＭＲｍの出力が等しい場合
（すなわち、一致動作状態の場合）、論理積回路ＡＮＤ
２から（０，０，０，０）が出力され、排他的論理和回
路ＥＸＯＲ１の他端側に入力される。このとき、排他的
論理和回路ＥＸＯＲ１の片端入力には、Ｈｉレベル信号
が入力されているので、該排他的論理和回路ＥＸＯＲ１
の他端入力に入力された論理積回路ＡＮＤ２の出力
（０，０，０，０）は、反転して出力される（すなわ
ち、その反転値（１，１，１，１）が出力される）。
ップＦＦ１，パターン発生回路ＭＲｎおよびＭＲｍ等）
は、第１実施形態による装置と同様の動作を行い、パタ
ーン発生回路ＭＲｎおよびＭＲｍの出力が等しい場合
（すなわち、一致動作状態の場合）、論理積回路ＡＮＤ
２から（０，０，０，０）が出力され、排他的論理和回
路ＥＸＯＲ１の他端側に入力される。このとき、排他的
論理和回路ＥＸＯＲ１の片端入力には、Ｈｉレベル信号
が入力されているので、該排他的論理和回路ＥＸＯＲ１
の他端入力に入力された論理積回路ＡＮＤ２の出力
（０，０，０，０）は、反転して出力される（すなわ
ち、その反転値（１，１，１，１）が出力される）。
【００３１】一方、パターン発生回路ＭＲｎおよびＭＲ
ｍの出力が異なる場合（すなわち、不一致動作状態の場
合）、パターン発生回路ＭＲｎの出力は、論理積回路Ａ
ＮＤ２を介して、排他的論理和回路ＥＸＯＲ１の他端入
力に入力される。このとき、排他的論理和回路ＥＸＯＲ
１の片端入力には、Ｈｉレベル信号が入力されているの
で、該排他的論理和回路ＥＸＯＲ１の他端入力に入力さ
れた論理積回路ＡＮＤ２の出力（Ｍｎ０，Ｍｎ１，Ｍｎ
２，Ｍｎ３）は、反転して出力される（すなわち、その
反転値（＊Ｍｎ０，＊Ｍｎ１，＊Ｍｎ２，＊Ｍｎ３）が
出力される）。以上の動作により、本装置の動作は、図
１１および図１２に示す通りとなる。
ｍの出力が異なる場合（すなわち、不一致動作状態の場
合）、パターン発生回路ＭＲｎの出力は、論理積回路Ａ
ＮＤ２を介して、排他的論理和回路ＥＸＯＲ１の他端入
力に入力される。このとき、排他的論理和回路ＥＸＯＲ
１の片端入力には、Ｈｉレベル信号が入力されているの
で、該排他的論理和回路ＥＸＯＲ１の他端入力に入力さ
れた論理積回路ＡＮＤ２の出力（Ｍｎ０，Ｍｎ１，Ｍｎ
２，Ｍｎ３）は、反転して出力される（すなわち、その
反転値（＊Ｍｎ０，＊Ｍｎ１，＊Ｍｎ２，＊Ｍｎ３）が
出力される）。以上の動作により、本装置の動作は、図
１１および図１２に示す通りとなる。
【００３２】次に、（０，０，０，０）を起点／帰還点
とする場合の動作について説明する。以下、この動作状
態を「非反転動作状態」と称する。非反転動作状態で
は、まず、制御部は、電源投入後に、ＣＰＵクロック信
号ＢＣＫ１に同期して、フリップフロップＦＦ３に、初
期値”０”をセットする。これにより、フリップフロッ
プＦＦ３の出力ＱがＬｏｗレベルになり、排他的論理和
回路ＥＸＯＲ１の片端入力に印加される。
とする場合の動作について説明する。以下、この動作状
態を「非反転動作状態」と称する。非反転動作状態で
は、まず、制御部は、電源投入後に、ＣＰＵクロック信
号ＢＣＫ１に同期して、フリップフロップＦＦ３に、初
期値”０”をセットする。これにより、フリップフロッ
プＦＦ３の出力ＱがＬｏｗレベルになり、排他的論理和
回路ＥＸＯＲ１の片端入力に印加される。
【００３３】その後、図１０に示す各部（フリップフロ
ップＦＦ１，パターン発生回路ＭＲｎおよびＭＲｍ等）
は、第１実施形態による装置と同様の動作を行い、パタ
ーン発生回路ＭＲｎおよびＭＲｍの出力が等しい場合
（すなわち、一致動作状態の場合）、論理積回路ＡＮＤ
２から（０，０，０，０）が出力され、排他的論理和回
路ＥＸＯＲ１の他端側に入力される。このとき、排他的
論理和回路ＥＸＯＲ１の片端入力には、Ｌｏｗレベル信
号が入力されているので、該排他的論理和回路ＥＸＯＲ
１の他端入力に入力された論理積回路ＡＮＤ２の出力
（０，０，０，０）は、そのまま出力される。
ップＦＦ１，パターン発生回路ＭＲｎおよびＭＲｍ等）
は、第１実施形態による装置と同様の動作を行い、パタ
ーン発生回路ＭＲｎおよびＭＲｍの出力が等しい場合
（すなわち、一致動作状態の場合）、論理積回路ＡＮＤ
２から（０，０，０，０）が出力され、排他的論理和回
路ＥＸＯＲ１の他端側に入力される。このとき、排他的
論理和回路ＥＸＯＲ１の片端入力には、Ｌｏｗレベル信
号が入力されているので、該排他的論理和回路ＥＸＯＲ
１の他端入力に入力された論理積回路ＡＮＤ２の出力
（０，０，０，０）は、そのまま出力される。
【００３４】一方、パターン発生回路ＭＲｎおよびＭＲ
ｍの出力が異なる場合（すなわち、不一致動作状態の場
合）、パターン発生回路ＭＲｎの出力は、論理積回路Ａ
ＮＤ２を介して、排他的論理和回路ＥＸＯＲ１の他端入
力に入力される。このとき、排他的論理和回路ＥＸＯＲ
１の片端入力には、Ｌｏｗレベル信号が入力されている
ので、該排他的論理和回路ＥＸＯＲ１の他端入力に入力
された論理積回路ＡＮＤ２の出力（Ｍｎ０，Ｍｎ１，Ｍ
ｎ２，Ｍｎ３）は、そのまま出力される。以上の動作に
より、本装置の動作は、第１実施形態と同じ動作、すな
わち、図３および図４に示す通りとなる。
ｍの出力が異なる場合（すなわち、不一致動作状態の場
合）、パターン発生回路ＭＲｎの出力は、論理積回路Ａ
ＮＤ２を介して、排他的論理和回路ＥＸＯＲ１の他端入
力に入力される。このとき、排他的論理和回路ＥＸＯＲ
１の片端入力には、Ｌｏｗレベル信号が入力されている
ので、該排他的論理和回路ＥＸＯＲ１の他端入力に入力
された論理積回路ＡＮＤ２の出力（Ｍｎ０，Ｍｎ１，Ｍ
ｎ２，Ｍｎ３）は、そのまま出力される。以上の動作に
より、本装置の動作は、第１実施形態と同じ動作、すな
わち、図３および図４に示す通りとなる。
【００３５】以上述べたように、本装置によると、反転
動作状態では、図１１に示すパターン、すなわち、図４
に示すパターンを反転したパターンが、フリップフロッ
プＦＦ２を介して、Ｍ系列擬似ランダムパターンとし
て、出力端子Ｑｎ０〜Ｑｎ３から出力される。一方、上
記非反転動作状態では、第１実施形態と同様に、図４に
示すパターンが、フリップフロップＦＦ２を介して、Ｍ
系列擬似ランダムパターンとして、出力端子Ｑｎ０〜Ｑ
ｎ３から出力される。
動作状態では、図１１に示すパターン、すなわち、図４
に示すパターンを反転したパターンが、フリップフロッ
プＦＦ２を介して、Ｍ系列擬似ランダムパターンとし
て、出力端子Ｑｎ０〜Ｑｎ３から出力される。一方、上
記非反転動作状態では、第１実施形態と同様に、図４に
示すパターンが、フリップフロップＦＦ２を介して、Ｍ
系列擬似ランダムパターンとして、出力端子Ｑｎ０〜Ｑ
ｎ３から出力される。
【００３６】このように、本装置は、フリップフロップ
ＦＦ３の初期値（”１”または”０”）を制御信号とし
て、論理積回路ＡＮＤ２の出力を排他的論理和回路ＥＸ
ＯＲ１により排他的論理和演算し、該排他的論理和回路
ＥＸＯＲ１の出力を、前記反転動作状態と前記非反転動
作状態とで切り換えることを特徴とする。
ＦＦ３の初期値（”１”または”０”）を制御信号とし
て、論理積回路ＡＮＤ２の出力を排他的論理和回路ＥＸ
ＯＲ１により排他的論理和演算し、該排他的論理和回路
ＥＸＯＲ１の出力を、前記反転動作状態と前記非反転動
作状態とで切り換えることを特徴とする。
【００３７】なお、本実施形態では、一例として、排他
的論理和回路ＥＸＯＲ１の片端入力の状態を制御する手
段として、フリップフロップＦＦ３を使用したが、これ
は、すなわち、排他的論理和回路ＥＸＯＲ１の片端入力
の状態をＨｉまたはＬｏｗレベルにすることにより、前
記反転動作状態と前記非反転動作状態とを切り換え可能
とするためであり、このための制御手段は図１０に示す
回路に限定されない。例えば、図１０に示すフリップフ
ロップＦＦ３は、メモリデバイス等に置き換えられる。
メモリデバイスに置き換えた場合、本装置に電源が投入
された後、該メモリデバイスは、制御部により、従来技
術と同様の方法で、初期値を書き込まれる。その後、ク
ロック信号ＣＫ１に同期したアドレスを制御部からメモ
リデバイスに印加すると、排他的論理和回路ＥＸＯＲ１
の片端入力の状態を制御するためのデータが、該メモリ
デバイスの出力からクロック信号ＣＫ１に同期して与え
られるので、前記反転動作状態と前記非反転動作状態と
の切り換えを、クロック信号ＣＫ１に同期して切り換え
ることができる。
的論理和回路ＥＸＯＲ１の片端入力の状態を制御する手
段として、フリップフロップＦＦ３を使用したが、これ
は、すなわち、排他的論理和回路ＥＸＯＲ１の片端入力
の状態をＨｉまたはＬｏｗレベルにすることにより、前
記反転動作状態と前記非反転動作状態とを切り換え可能
とするためであり、このための制御手段は図１０に示す
回路に限定されない。例えば、図１０に示すフリップフ
ロップＦＦ３は、メモリデバイス等に置き換えられる。
メモリデバイスに置き換えた場合、本装置に電源が投入
された後、該メモリデバイスは、制御部により、従来技
術と同様の方法で、初期値を書き込まれる。その後、ク
ロック信号ＣＫ１に同期したアドレスを制御部からメモ
リデバイスに印加すると、排他的論理和回路ＥＸＯＲ１
の片端入力の状態を制御するためのデータが、該メモリ
デバイスの出力からクロック信号ＣＫ１に同期して与え
られるので、前記反転動作状態と前記非反転動作状態と
の切り換えを、クロック信号ＣＫ１に同期して切り換え
ることができる。
【００３８】§３．補足 以上、この発明の実施形態を、図面を参照して詳述して
きたが、具体的な構成はこの実施形態に限られるもので
はなく、この発明の要旨を逸脱しない範囲の設計の変更
等があってもこの発明に含まれる。なお、上述した各実
施形態において、図１および図１０に示す回路はあくま
で一例であり、その各部を同様の動作をする回路に置き
換えることも可能である。例えば、図１および図１０に
示すフリップフロップＦＦ２をＦＩＦＯ（ファーストイ
ンファーストアウト）メモリデバイスに置き換えること
が可能である。また、上述したように、図１０のフリッ
プフロップＦＦ３をメモリデバイスに置き換えることも
可能である。
きたが、具体的な構成はこの実施形態に限られるもので
はなく、この発明の要旨を逸脱しない範囲の設計の変更
等があってもこの発明に含まれる。なお、上述した各実
施形態において、図１および図１０に示す回路はあくま
で一例であり、その各部を同様の動作をする回路に置き
換えることも可能である。例えば、図１および図１０に
示すフリップフロップＦＦ２をＦＩＦＯ（ファーストイ
ンファーストアウト）メモリデバイスに置き換えること
が可能である。また、上述したように、図１０のフリッ
プフロップＦＦ３をメモリデバイスに置き換えることも
可能である。
【００３９】次に、請求項記載の各手段間の包含関係、
および、該各手段と本実施形態との対応関係を説明す
る。なお、以下に示す包含関係のおいて、包含される手
段（下位手段）は、包含する手段（上位手段）に対し、
一段下げて記載されているものとする。 クロック分周手段……フリップフロップＦＦ１ 第１のパターン発生手段……Ｍ系列擬似ランダムパター
ン発生回路ＭＲｎ 第２のパターン発生手段……Ｍ系列擬似ランダムパター
ン発生回路ＭＲｍ 一致検出手段……一致検出回路ＣＭＰ 切換手段……論理積回路ＡＮＤ２ フリップフロップ……フリップフロップＦＦ２ 出力制御手段 フリップフロップ……フリップフロップＦＦ３ 排他的論理和回路……排他的論理和回路ＥＸＯＲ１
および、該各手段と本実施形態との対応関係を説明す
る。なお、以下に示す包含関係のおいて、包含される手
段（下位手段）は、包含する手段（上位手段）に対し、
一段下げて記載されているものとする。 クロック分周手段……フリップフロップＦＦ１ 第１のパターン発生手段……Ｍ系列擬似ランダムパター
ン発生回路ＭＲｎ 第２のパターン発生手段……Ｍ系列擬似ランダムパター
ン発生回路ＭＲｍ 一致検出手段……一致検出回路ＣＭＰ 切換手段……論理積回路ＡＮＤ２ フリップフロップ……フリップフロップＦＦ２ 出力制御手段 フリップフロップ……フリップフロップＦＦ３ 排他的論理和回路……排他的論理和回路ＥＸＯＲ１
【００４０】
【発明の効果】以上説明したように、従来のＭ系列擬似
ランダムパターン発生装置では、連続した（２n −１）
通りのパターンしか生成できなかったが、この発明によ
れば、オール”０”またはオール”１”を起点としたＭ
系列擬似ランダムパターンの生成や、オール”０”また
はオール”１”に帰還するＭ系列擬似ランダムパターン
を生成することができる。また、第２のパターン発生手
段を構成する各フリップフロップに対し、その初期値と
して”０”を設定することにより、従来装置と同様に、
連続した（２n −１）通りのＭ系列擬似ランダムパター
ンを生成することもできるので、本発明は、従来動作を
損なうこともない。
ランダムパターン発生装置では、連続した（２n −１）
通りのパターンしか生成できなかったが、この発明によ
れば、オール”０”またはオール”１”を起点としたＭ
系列擬似ランダムパターンの生成や、オール”０”また
はオール”１”に帰還するＭ系列擬似ランダムパターン
を生成することができる。また、第２のパターン発生手
段を構成する各フリップフロップに対し、その初期値と
して”０”を設定することにより、従来装置と同様に、
連続した（２n −１）通りのＭ系列擬似ランダムパター
ンを生成することもできるので、本発明は、従来動作を
損なうこともない。
【図１】 この発明の第１実施形態によるＭ系列擬似ラ
ンダムパターン発生装置の構成例を示すブロック図であ
る。
ンダムパターン発生装置の構成例を示すブロック図であ
る。
【図２】 同実施形態におけるパターン発生回路ＭＲｎ
およびＭＲｍの理論上の論理出力値の一例を示す論理図
表である。
およびＭＲｍの理論上の論理出力値の一例を示す論理図
表である。
【図３】 同実施形態によるＭ系列擬似ランダムパター
ン発生装置の動作例を示すタイミングチャートである。
ン発生装置の動作例を示すタイミングチャートである。
【図４】 同実施形態によるＭ系列擬似ランダムパター
ン発生装置が生成するＭ系列擬似ランダムパターンの一
例を示す論理図表である。
ン発生装置が生成するＭ系列擬似ランダムパターンの一
例を示す論理図表である。
【図５】 図４に示すＭ系列擬似ランダムパターンをメ
モリアドレスとして与えた場合のメモリアクセス動作を
示す説明図である。
モリアドレスとして与えた場合のメモリアクセス動作を
示す説明図である。
【図６】 同実施形態におけるパターン発生回路ＭＲｎ
およびＭＲｍの理論上の論理出力値の他の一例を示す論
理図表である。
およびＭＲｍの理論上の論理出力値の他の一例を示す論
理図表である。
【図７】 同実施形態によるＭ系列擬似ランダムパター
ン発生装置の他の動作例を示すタイミングチャートであ
る。
ン発生装置の他の動作例を示すタイミングチャートであ
る。
【図８】 同実施形態によるＭ系列擬似ランダムパター
ン発生装置が生成するＭ系列擬似ランダムパターンの他
の一例を示す論理図表である。
ン発生装置が生成するＭ系列擬似ランダムパターンの他
の一例を示す論理図表である。
【図９】 図８に示すＭ系列擬似ランダムパターンをメ
モリアドレスとして与えた場合のメモリアクセス動作を
示す説明図である。
モリアドレスとして与えた場合のメモリアクセス動作を
示す説明図である。
【図１０】 この発明の第２実施形態によるＭ系列擬似
ランダムパターン発生装置の構成例を示すブロック図で
ある。
ランダムパターン発生装置の構成例を示すブロック図で
ある。
【図１１】 同実施形態によるＭ系列擬似ランダムパタ
ーン発生装置が生成するＭ系列擬似ランダムパターンの
一例を示す論理図表である。
ーン発生装置が生成するＭ系列擬似ランダムパターンの
一例を示す論理図表である。
【図１２】 同実施形態によるＭ系列擬似ランダムパタ
ーン発生装置の動作例を示すタイミングチャートであ
る。
ーン発生装置の動作例を示すタイミングチャートであ
る。
【図１３】 図１１に示すＭ系列擬似ランダムパターン
をメモリアドレスとして与えた場合のメモリアクセス動
作を示す説明図である。
をメモリアドレスとして与えた場合のメモリアクセス動
作を示す説明図である。
【図１４】 従来のＭ系列擬似ランダムパターン発生装
置の構成例を示すブロック図である。
置の構成例を示すブロック図である。
【図１５】 従来のＭ系列擬似ランダムパターン発生装
置が生成するＭ系列擬似ランダムパターンの一例を示す
論理図表である。
置が生成するＭ系列擬似ランダムパターンの一例を示す
論理図表である。
【図１６】 図１５に示すＭ系列擬似ランダムパターン
をメモリアドレスとして与えた場合のメモリアクセス動
作を示す説明図である。
をメモリアドレスとして与えた場合のメモリアクセス動
作を示す説明図である。
ＭＲｎ，ＭＲｍ……Ｍ系列擬似ランダムパターン発生回
路、 ＣＭＰ……一致検出回路、 ＦＦ１，ＦＦ２，ＦＦ３……フリップフロップ、 ＡＮＤ１，ＡＮＤ２……論理積回路、 ＯＲ１……論理和回路、 ＩＮＶ１……論理反転回路、 ＥＸＯＲ１……排他的論理和回路
路、 ＣＭＰ……一致検出回路、 ＦＦ１，ＦＦ２，ＦＦ３……フリップフロップ、 ＡＮＤ１，ＡＮＤ２……論理積回路、 ＯＲ１……論理和回路、 ＩＮＶ１……論理反転回路、 ＥＸＯＲ１……排他的論理和回路
Claims (8)
- 【請求項１】 所定のクロック（ＣＫ１）に同期して、
該クロックを分周した第１の分周クロック（ＣＫ２）
と、該第１の分周クロックを反転したクロックである第
２の分周クロック（−ＣＫ２）とを生成するクロック分
周手段（ＦＦ１）と、 所定の第１の初期値が設定された後、前記第１の分周ク
ロック（ＣＫ２）に同期して、該第１の初期値に基づく
Ｍ系列擬似ランダムパターンを生成する第１のパターン
発生手段（ＭＲｎ）と、 所定の第２の初期値が設定された後、前記第２の分周ク
ロック（−ＣＫ２）に同期して、該第２の初期値に基づ
くＭ系列擬似ランダムパターンを生成する第２のパター
ン発生手段（ＭＲｍ）と、 前記第１のパターン発生手段（ＭＲｎ）が生成するＭ系
列擬似ランダムパターンと、前期第２のパターン発生手
段（ＭＲｍ）が生成するＭ系列擬似ランダムパターンと
が同一パターンであるか否かを検出する一致検出手段
（ＣＭＰ）と、 前期一致検出手段（ＣＭＰ）が一致を検出していないと
きは、前記第１のパターン発生手段（ＭＲｎ）が生成す
るＭ系列擬似ランダムパターンをそのまま出力し、前期
一致検出手段（ＣＭＰ）が一致を検出すると、オール”
０”のパターンを、Ｍ系列擬似ランダムパターンとして
出力する切換手段（ＡＮＤ２）とを具備することを特徴
とするＭ系列擬似ランダムパターン発生装置。 - 【請求項２】 請求項１記載のＭ系列擬似ランダムパタ
ーン発生装置において、 前記第１のパターン発生手段（ＭＲｎ）は、前記第１の
初期値の各ビットがセットされる複数個のフリップフロ
ップ（Ｆ１〜Ｆ４）を縦続接続し、各フリップフロップ
に前記第１の分周クロック（ＣＫ２）を入力し、最下段
のフリップフロップの出力と所定段のフリップフロップ
の出力との排他的論理和を、最上段のフリップフロップ
の入力にフィードバックする回路であり、 前記第２のパターン発生手段（ＭＲｍ）は、前記第２の
初期値の各ビットがセットされる複数個のフリップフロ
ップ（Ｆ１〜Ｆ４）を縦続接続し、各フリップフロップ
に前記第２の分周クロック（−ＣＫ２）を入力し、最下
段のフリップフロップの出力と所定段のフリップフロッ
プの出力との排他的論理和を、最上段のフリップフロッ
プの入力にフィードバックする回路であることを特徴と
するＭ系列擬似ランダムパターン発生装置。 - 【請求項３】 請求項２記載のＭ系列擬似ランダムパタ
ーン発生装置において、 前記第２のパターン発生手段（ＭＲｍ）は、前記第１の
パターン発生手段（ＭＲｎ）と同じ回路構成であり、 前記第２の初期値は、前記第１の初期値と等しいか、あ
るいは、該第１の初期値を右方向または左方向へ１ビッ
トシフトさせた値であることを特徴とするＭ系列擬似ラ
ンダムパターン発生装置。 - 【請求項４】 請求項１ないし請求項３のいずれかに記
載のＭ系列擬似ランダムパターン発生装置において、 前記一致検出手段（ＣＭＰ）は、一致を検出すると”
０”を出力し、 前記切換手段（ＡＮＤ２）は、前記一致検出手段（ＣＭ
Ｐ）の出力と前記第１のパターン発生手段（ＭＲｎ）の
出力との論理積を取り、該論理積を、Ｍ系列擬似ランダ
ムパターンとして出力することを特徴とするＭ系列擬似
ランダムパターン発生装置。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載のＭ系列擬似ランダムパターン発生装置において、 前記切換手段（ＡＮＤ２）が出力するＭ系列擬似ランダ
ムパターンを、前記所定のクロック（ＣＫ１）に同期し
て取込み、出力するフリップフロップ（ＦＦ２）を具備
することを特徴とするＭ系列擬似ランダムパターン発生
装置。 - 【請求項６】 請求項１ないし請求項４のいずれかに記
載のＭ系列擬似ランダムパターン発生装置において、 前記切換手段（ＡＮＤ２）が出力するＭ系列擬似ランダ
ムパターンを、所定の設定値に応じて、反転または無反
転する出力制御手段を具備することを特徴とするＭ系列
擬似ランダムパターン発生装置。 - 【請求項７】 請求項６記載のＭ系列擬似ランダムパタ
ーン発生装置において、 前記出力制御手段は、 前記設定値として”１”または”０”を保持するフリッ
プフロップ（ＦＦ３）と、 前記切換手段（ＡＮＤ２）が出力するＭ系列擬似ランダ
ムパターンと前記フリップフロップ（ＦＦ３）が保持す
る設定値との排他的論理和を取る排他的論理和回路（Ｅ
ＸＯＲ１）とを具備することを特徴とするＭ系列擬似ラ
ンダムパターン発生装置。 - 【請求項８】 請求項６または請求項７のいずれかに記
載のＭ系列擬似ランダムパターン発生装置において、 前記出力制御手段が出力するＭ系列擬似ランダムパター
ンを、前記所定のクロック（ＣＫ１）に同期して取込
み、出力するフリップフロップ（ＦＦ２）を具備するこ
とを特徴とするＭ系列擬似ランダムパターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029381A JPH10229330A (ja) | 1997-02-13 | 1997-02-13 | Ｍ系列擬似ランダムパターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029381A JPH10229330A (ja) | 1997-02-13 | 1997-02-13 | Ｍ系列擬似ランダムパターン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229330A true JPH10229330A (ja) | 1998-08-25 |
Family
ID=12274570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029381A Withdrawn JPH10229330A (ja) | 1997-02-13 | 1997-02-13 | Ｍ系列擬似ランダムパターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8126140B2 (en) * | 2004-08-02 | 2012-02-28 | France Telecom | Generation of a pseudorandom data sequence |
| JP2013115610A (ja) * | 2011-11-29 | 2013-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 疑似ランダムビット列発生器 |
-
1997
- 1997-02-13 JP JP9029381A patent/JPH10229330A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8126140B2 (en) * | 2004-08-02 | 2012-02-28 | France Telecom | Generation of a pseudorandom data sequence |
| JP2013115610A (ja) * | 2011-11-29 | 2013-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 疑似ランダムビット列発生器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |