JPH10233094A - メモリ素子のリフレッシュ回路 - Google Patents
メモリ素子のリフレッシュ回路Info
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- JPH10233094A JPH10233094A JP2716798A JP2716798A JPH10233094A JP H10233094 A JPH10233094 A JP H10233094A JP 2716798 A JP2716798 A JP 2716798A JP 2716798 A JP2716798 A JP 2716798A JP H10233094 A JPH10233094 A JP H10233094A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】
【課題】一度プログラムされたEPROM のデータを所定時
間毎に再びプログラムし、データの損失分を補うメモリ
素子のリフレッシュ回路を提供しようとするものであ
る。 【解決手段】実行プログラムを記憶するメモリプログラ
ム(220）と、電源電圧(Vdd）、ポンピング電圧(Vpp')及
びプログラム電圧(Vpp）を供給する電源供給部(200）
と、電源スイッチング部(210）及び電源選択制御部(29
0）を備えた電源入力手段(200、210 、290)と、アドレ
ス(CAO〜CAn)を選択して前記メモリブロック(220）に入
力するアドレス選択手段(260）と、使用者モード信号(U
MB）によりクロック(CCK）を前記アドレス選択手段(26
0）に出力するクロック供給手段(270）と、所定時間毎
に計数イネーブル信号(CNTEN')を出力する計数制御手段
(280）と、センスアンプ手段(230）と、を備えて構成さ
れる。
間毎に再びプログラムし、データの損失分を補うメモリ
素子のリフレッシュ回路を提供しようとするものであ
る。 【解決手段】実行プログラムを記憶するメモリプログラ
ム(220）と、電源電圧(Vdd）、ポンピング電圧(Vpp')及
びプログラム電圧(Vpp）を供給する電源供給部(200）
と、電源スイッチング部(210）及び電源選択制御部(29
0）を備えた電源入力手段(200、210 、290)と、アドレ
ス(CAO〜CAn)を選択して前記メモリブロック(220）に入
力するアドレス選択手段(260）と、使用者モード信号(U
MB）によりクロック(CCK）を前記アドレス選択手段(26
0）に出力するクロック供給手段(270）と、所定時間毎
に計数イネーブル信号(CNTEN')を出力する計数制御手段
(280）と、センスアンプ手段(230）と、を備えて構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子のリフ
レッシュ回路に係るもので、詳しくは、メモリ素子のデ
ータを所定時間経過する度に再プログラムする技術に関
する。
レッシュ回路に係るもので、詳しくは、メモリ素子のデ
ータを所定時間経過する度に再プログラムする技術に関
する。
【０００２】
【従来の技術】従来のメモリ素子としてのEPROM は、図
６に示すように、実行プログラムを記憶するメモリブロ
ック120 と、プログラムモード信号(WERPM）を受けてプ
ログラムモードであると、プログラム電圧(Vpp）を選択
し、正常の動作モードであると、電源電圧(Vdd）を選択
してメモリブロック120 に出力する電源スイッチング部
110 と、プログラムモード時にROM ライト信号(RWR）が
イネーブルされると、データバス(DB)のデータをメモリ
ブロック(120）に出力し、正常の動作モード時にROM 読
み出し信号(RRD）がイネーブルされると、メモリブロッ
ク120 の記憶されたデータをデータバス(DB)に伝送する
センスアップ(130）と、を備えて構成されている。
６に示すように、実行プログラムを記憶するメモリブロ
ック120 と、プログラムモード信号(WERPM）を受けてプ
ログラムモードであると、プログラム電圧(Vpp）を選択
し、正常の動作モードであると、電源電圧(Vdd）を選択
してメモリブロック120 に出力する電源スイッチング部
110 と、プログラムモード時にROM ライト信号(RWR）が
イネーブルされると、データバス(DB)のデータをメモリ
ブロック(120）に出力し、正常の動作モード時にROM 読
み出し信号(RRD）がイネーブルされると、メモリブロッ
ク120 の記憶されたデータをデータバス(DB)に伝送する
センスアップ(130）と、を備えて構成されている。
【０００３】次に動作を説明する。先ず、ROM ライタ
（ROM Writer）（図示せず）にEPROM を装着し、プログ
ラムモード信号(WEPRM）によりイネーブルされたとき、
電源スイッチング部110 は、電圧Vpp を選択してメモリ
ブロック120 に印加する。次いで、ROM ライト信号(RW
R）によりイネーブルされてアドレス(AO 〜An) がメモ
リブロック120 に印加されたとき、センスアップ130 は
データバスDBに乗せられたプログラムをメモリブロック
120に伝送して該当領域に記憶する。このようなプログ
ラム記憶動作は、アドレス(AO 〜An) が順次メモリブロ
ック120 に印加されるに従って反復的に行われて、該当
領域にプログラムが順次記憶される。
（ROM Writer）（図示せず）にEPROM を装着し、プログ
ラムモード信号(WEPRM）によりイネーブルされたとき、
電源スイッチング部110 は、電圧Vpp を選択してメモリ
ブロック120 に印加する。次いで、ROM ライト信号(RW
R）によりイネーブルされてアドレス(AO 〜An) がメモ
リブロック120 に印加されたとき、センスアップ130 は
データバスDBに乗せられたプログラムをメモリブロック
120に伝送して該当領域に記憶する。このようなプログ
ラム記憶動作は、アドレス(AO 〜An) が順次メモリブロ
ック120 に印加されるに従って反復的に行われて、該当
領域にプログラムが順次記憶される。
【０００４】次いで、EPROM にプログラムの記憶を行っ
た後、該EPROM をシステムに装着し、システムを動作さ
せると、プログラムモード信号(WERPM）によりディスエ
ーブルされ、電源スイッチング部110 は、電圧(Vdd）を
選択してメモリブロック 120に印加する。次いで、ROM
読み出し信号(RRD）がイネーブルされ、アドレス(AO 〜
An) がメモリブロック120 に印加されたとき、センスア
ンプ手段130 は、該メモリブロック 120からデータを読
み出して、データバス(DB)に伝送し、その後、中央処理
装置(CPU）はデータバス(DB)に乗せられたプログラムを
読み出して該当動作を行う。
た後、該EPROM をシステムに装着し、システムを動作さ
せると、プログラムモード信号(WERPM）によりディスエ
ーブルされ、電源スイッチング部110 は、電圧(Vdd）を
選択してメモリブロック 120に印加する。次いで、ROM
読み出し信号(RRD）がイネーブルされ、アドレス(AO 〜
An) がメモリブロック120 に印加されたとき、センスア
ンプ手段130 は、該メモリブロック 120からデータを読
み出して、データバス(DB)に伝送し、その後、中央処理
装置(CPU）はデータバス(DB)に乗せられたプログラムを
読み出して該当動作を行う。
【０００５】
【発明が解決しようとする課題】然るに、このように構
成された従来のメモリ素子のリフレッシュ回路において
は、一度プログラムされたEPROM セルのデータが該EPRO
M セルの特性により所定時間が経過すると、失われてし
まうことがあるため、システム動作の信頼性を確保する
ことができないという不都合な点があった。
成された従来のメモリ素子のリフレッシュ回路において
は、一度プログラムされたEPROM セルのデータが該EPRO
M セルの特性により所定時間が経過すると、失われてし
まうことがあるため、システム動作の信頼性を確保する
ことができないという不都合な点があった。
【０００６】本発明は、このような従来の課題に鑑みて
なされたもので、一度プログラムされたメモリ素子のデ
ータを所定時間経過する度に再びプログラムして、プロ
グラムされたデータの損失分を補充し得るメモリ素子の
リフレッシュ回路を提供することを目的とする。
なされたもので、一度プログラムされたメモリ素子のデ
ータを所定時間経過する度に再びプログラムして、プロ
グラムされたデータの損失分を補充し得るメモリ素子の
リフレッシュ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】このため、請求項１の発
明にかかるメモリ素子のリフレッシュ回路は、実行プロ
グラムを記憶するメモリブロック（220)と、該メモリブ
ック（220)へのデータ入出力を行うセンスアンプ手段
（230)と、プログラムモード信号（WEPRM)に基づいてメ
モリブロックをプログラムするプログラムモードとなっ
たとき、プログラム電圧（Vpp)をメモリブロック（220)
に印加し、正常動作時の電源電圧（Vdd)がメモリブロッ
ク（220)に印加されているときに書き込みがイネーブル
されて再プログラムモードが設定されたとき、ポンピン
グ電圧（Vpp') をメモリブロック（220)に印加する電源
入力手段（200 、210 、290)と、前記センスアンプ手段
（230)にROM 書き込みイネーブル信号（WROM）及びROM
読み出しイネーブル信号（RROM）を印加する読み出し/
書き込み制御手段（240 、250)と、計数イネーブル信号
（CNTEN') により使用者モード時のCPU アドレス（UAO
〜UAn)を選択し、再プログラム時にクロック（CCK)を計
数するためのアドレス（CAo 〜CAn)を選択してメモリブ
ロック（220)に入力するアドレス選択部（260)と、使用
者モード信号（UMB)に基づいて、再プログラム時にクロ
ック（CCK)をアドレス選択部に供給するクロック供給部
（270)と、正常動作時の使用者モード信号（UMB)がイネ
ーブルになると、周期的にアドレス選択部に計数イネー
ブル信号（CNTEN') を出力する計数制御部（280)と、を
備えて構成された。
明にかかるメモリ素子のリフレッシュ回路は、実行プロ
グラムを記憶するメモリブロック（220)と、該メモリブ
ック（220)へのデータ入出力を行うセンスアンプ手段
（230)と、プログラムモード信号（WEPRM)に基づいてメ
モリブロックをプログラムするプログラムモードとなっ
たとき、プログラム電圧（Vpp)をメモリブロック（220)
に印加し、正常動作時の電源電圧（Vdd)がメモリブロッ
ク（220)に印加されているときに書き込みがイネーブル
されて再プログラムモードが設定されたとき、ポンピン
グ電圧（Vpp') をメモリブロック（220)に印加する電源
入力手段（200 、210 、290)と、前記センスアンプ手段
（230)にROM 書き込みイネーブル信号（WROM）及びROM
読み出しイネーブル信号（RROM）を印加する読み出し/
書き込み制御手段（240 、250)と、計数イネーブル信号
（CNTEN') により使用者モード時のCPU アドレス（UAO
〜UAn)を選択し、再プログラム時にクロック（CCK)を計
数するためのアドレス（CAo 〜CAn)を選択してメモリブ
ロック（220)に入力するアドレス選択部（260)と、使用
者モード信号（UMB)に基づいて、再プログラム時にクロ
ック（CCK)をアドレス選択部に供給するクロック供給部
（270)と、正常動作時の使用者モード信号（UMB)がイネ
ーブルになると、周期的にアドレス選択部に計数イネー
ブル信号（CNTEN') を出力する計数制御部（280)と、を
備えて構成された。
【０００８】請求項２の発明にかかるメモリ素子のリフ
レッシュ回路では、前記電源入力手段は、プログラムモ
ード信号（WEPRM)又はライト信号（WR）を電源選択制御
信号（Vcon）として出力する電源選択制御部（290)と、
プログラム電圧（Vpp)、電源電圧（Vdd)及びポンピング
電圧（Vpp') を供給する電源供給部（200)と、前記電源
選択制御部（290)の出力信号（Vcon）により電源供給部
（200)の出力電圧を選択してメモリブロック（220)に印
加する電源スイッチング部（210)と、を備えて構成され
ている。
レッシュ回路では、前記電源入力手段は、プログラムモ
ード信号（WEPRM)又はライト信号（WR）を電源選択制御
信号（Vcon）として出力する電源選択制御部（290)と、
プログラム電圧（Vpp)、電源電圧（Vdd)及びポンピング
電圧（Vpp') を供給する電源供給部（200)と、前記電源
選択制御部（290)の出力信号（Vcon）により電源供給部
（200)の出力電圧を選択してメモリブロック（220)に印
加する電源スイッチング部（210)と、を備えて構成され
ている。
【０００９】請求項３の発明にかかるメモリ素子のリフ
レッシュ回路では、前記電源供給部（200)は、電源電圧
（Vdd)をポンピングしてポンピング電圧（Vpp') を発生
するチャージポンピング回路（201)と、プログラムモー
ド時には、プログラム電圧（Vpp)を選択し、正常モード
時には、チャージポンピング回路のポンピング電圧（Vp
p') を選択して電源スイッチング部（210)に出力するOR
ゲート（OR3)と、を備えて構成されている。
レッシュ回路では、前記電源供給部（200)は、電源電圧
（Vdd)をポンピングしてポンピング電圧（Vpp') を発生
するチャージポンピング回路（201)と、プログラムモー
ド時には、プログラム電圧（Vpp)を選択し、正常モード
時には、チャージポンピング回路のポンピング電圧（Vp
p') を選択して電源スイッチング部（210)に出力するOR
ゲート（OR3)と、を備えて構成されている。
【００１０】請求項４の発明にかかるメモリ素子のリフ
レッシュ回路では、前記電源選択制御部（290)は、プロ
グラムモード信号（WEPRM)又は書き込み/ 読み出し制御
手段（240 、250)のライト信号（WR）を電源選択制御信
号（Vcon）として出力するORゲート(OR4) を備えて構成
されている。請求項５の発明にかかるメモリ素子のリフ
レッシュ回路では、前記読み出し/書き込み制御手段（2
40 、250)は、ライト信号（WR）発生して、再プログラ
ムモードの設定時に、該ライト信号（WR）を選択し、プ
ログラムモード時に、ROM ライト信号（RWR)を選択して
ROM 書き込みイネーブル信号（WROM）を出力する書き込
み制御部（240)と、 ROM読み出し信号（RRD)又はアドレ
ス選択手段（260)のアドレス（/CAO）を ROM読み出しイ
ネーブル信号（RROM）として出力する読み出し制御部
（250)と、を備えて構成されている。
レッシュ回路では、前記電源選択制御部（290)は、プロ
グラムモード信号（WEPRM)又は書き込み/ 読み出し制御
手段（240 、250)のライト信号（WR）を電源選択制御信
号（Vcon）として出力するORゲート(OR4) を備えて構成
されている。請求項５の発明にかかるメモリ素子のリフ
レッシュ回路では、前記読み出し/書き込み制御手段（2
40 、250)は、ライト信号（WR）発生して、再プログラ
ムモードの設定時に、該ライト信号（WR）を選択し、プ
ログラムモード時に、ROM ライト信号（RWR)を選択して
ROM 書き込みイネーブル信号（WROM）を出力する書き込
み制御部（240)と、 ROM読み出し信号（RRD)又はアドレ
ス選択手段（260)のアドレス（/CAO）を ROM読み出しイ
ネーブル信号（RROM）として出力する読み出し制御部
（250)と、を備えて構成されている。
【００１１】請求項６の発明にかかるメモリ素子のリフ
レッシュ回路では、前記書き込み制御部（240)は、セン
スアンプ手段（230)の入出力データ（DB）とアドレス選
択手段（260)からのアドレス（CAO)と、を論理積してそ
の結果をライト信号（WR）として出力するAND ゲートAN
1 と、ROM ライト信号（RWR)又はライト信号（WR）をRO
M 書き込みイネーブル信号（WROM）として出力するORゲ
ートOR1 と、を備えて構成されている。
レッシュ回路では、前記書き込み制御部（240)は、セン
スアンプ手段（230)の入出力データ（DB）とアドレス選
択手段（260)からのアドレス（CAO)と、を論理積してそ
の結果をライト信号（WR）として出力するAND ゲートAN
1 と、ROM ライト信号（RWR)又はライト信号（WR）をRO
M 書き込みイネーブル信号（WROM）として出力するORゲ
ートOR1 と、を備えて構成されている。
【００１２】請求項７の発明にかかるメモリ素子のリフ
レッシュ回路では、前記読み出し制御部（250)は、ROM
読み出し信号（RRD)又はアドレス選択手段（260)のアド
レス（/CAO）をROM 読み出しイネーブル信号（RROM）と
して出力するORゲートOR2 を備えて構成されている。請
求項８の発明にかかるメモリ素子のリフレッシュ回路で
は、前記クロック供給手段（270)は、使用者モード信号
（UMB)に基づいて再プログラムモードとなったとき、ク
ロック（CLK)を計数クロック（CCK)としてアドレス選択
手段（260)に供給するAND ゲートAN2 を備えて構成され
ている。
レッシュ回路では、前記読み出し制御部（250)は、ROM
読み出し信号（RRD)又はアドレス選択手段（260)のアド
レス（/CAO）をROM 読み出しイネーブル信号（RROM）と
して出力するORゲートOR2 を備えて構成されている。請
求項８の発明にかかるメモリ素子のリフレッシュ回路で
は、前記クロック供給手段（270)は、使用者モード信号
（UMB)に基づいて再プログラムモードとなったとき、ク
ロック（CLK)を計数クロック（CCK)としてアドレス選択
手段（260)に供給するAND ゲートAN2 を備えて構成され
ている。
【００１３】請求項９の発明にかかるメモリ素子のリフ
レッシュ回路では、前記計数制御手段（280)は、所定時
間を計数して計数信号（CNTEN)を発生し、アドレス選択
手段（260)のリセット信号（TRST）によりクリヤされる
タイマ（281)と、使用者モード信号（UMB)とタイマ（28
1)の出力信号（CNTEN)とを論理積して計数イネーブル信
号（CNTEN') をアドレス選択手段（260)に出力するAND
ゲート（AN3)と、を備えて構成されている。
レッシュ回路では、前記計数制御手段（280)は、所定時
間を計数して計数信号（CNTEN)を発生し、アドレス選択
手段（260)のリセット信号（TRST）によりクリヤされる
タイマ（281)と、使用者モード信号（UMB)とタイマ（28
1)の出力信号（CNTEN)とを論理積して計数イネーブル信
号（CNTEN') をアドレス選択手段（260)に出力するAND
ゲート（AN3)と、を備えて構成されている。
【００１４】請求項１０の発明にかかるメモリ素子のリ
フレッシュ回路では、前記タイマ（281)は、計数時間を
自由に設定できるように構成されている。請求項１１の
発明にかかるメモリ素子のリフレッシュ回路では、前記
アドレス選択手段（260)は、計数制御手段（280)の計数
イネーブル信号（CNTEN') がイネーブルされたとき、ク
ロック（CCK)を計数してアドレス（CAO 〜CAn)を出力す
るn ビットカウンタ（261)と、該ｎビットカウンタ（26
1)の出力信号（CAO 〜CAn)を選択してメモリブロック
（220)にアドレス（AO〜An）として出力する第１アドレ
ス選択部（263)と、外部アドレス（UAO 〜UAn)を選択し
てメモリブロック（220)にアドレス（AO〜An）として出
力する第２アドレス選択部（265)と、計数制御手段（28
0)の計数イネーブル信号（CNTEN') により第１、第２ア
ドレス選択部（263)、 （265)の動作を夫々制御する第
１、第２アドレス選択制御部（262)、 （264)と、前記ア
ドレス（AO〜An）を論理積してその結果を計数制御手段
（280)にリセット信号（TRST）として出力するAND ゲー
ト（266)と、を備えて構成されている。
フレッシュ回路では、前記タイマ（281)は、計数時間を
自由に設定できるように構成されている。請求項１１の
発明にかかるメモリ素子のリフレッシュ回路では、前記
アドレス選択手段（260)は、計数制御手段（280)の計数
イネーブル信号（CNTEN') がイネーブルされたとき、ク
ロック（CCK)を計数してアドレス（CAO 〜CAn)を出力す
るn ビットカウンタ（261)と、該ｎビットカウンタ（26
1)の出力信号（CAO 〜CAn)を選択してメモリブロック
（220)にアドレス（AO〜An）として出力する第１アドレ
ス選択部（263)と、外部アドレス（UAO 〜UAn)を選択し
てメモリブロック（220)にアドレス（AO〜An）として出
力する第２アドレス選択部（265)と、計数制御手段（28
0)の計数イネーブル信号（CNTEN') により第１、第２ア
ドレス選択部（263)、 （265)の動作を夫々制御する第
１、第２アドレス選択制御部（262)、 （264)と、前記ア
ドレス（AO〜An）を論理積してその結果を計数制御手段
（280)にリセット信号（TRST）として出力するAND ゲー
ト（266)と、を備えて構成されている。
【００１５】請求項１２の発明にかかるメモリ素子のリ
フレッシュ回路では、前記第１アドレス選択制御手段
（262)は、計数制御手段（280)の出力信号（CNTEN') が
イネーブルされると、順次反転して制御信号（CP1)を第
１アドレス選択部（263)に出力する2 個のインバータ
（IN1 、IN2)と、前記計数イネーブル信号（CNTEN') を
反転して制御信号（CN1)として第１アドレス選択部に出
力するインバータ（IN3)と、を備えて構成されている。
フレッシュ回路では、前記第１アドレス選択制御手段
（262)は、計数制御手段（280)の出力信号（CNTEN') が
イネーブルされると、順次反転して制御信号（CP1)を第
１アドレス選択部（263)に出力する2 個のインバータ
（IN1 、IN2)と、前記計数イネーブル信号（CNTEN') を
反転して制御信号（CN1)として第１アドレス選択部に出
力するインバータ（IN3)と、を備えて構成されている。
【００１６】請求項１３の発明にかかるメモリ素子のリ
フレッシュ回路では、前記第1 アドレス選択部（263)
は、第１アドレス選択制御部（262)の制御信号（CP1)、
（CN1)によりイネーブルされ、外部アドレス（UAO 〜UA
n)を夫々選択してメモリブロック（220)に伝送するｎ個
のアドレス選択回路（263-1 、263-n)を備えて構成され
ている。
フレッシュ回路では、前記第1 アドレス選択部（263)
は、第１アドレス選択制御部（262)の制御信号（CP1)、
（CN1)によりイネーブルされ、外部アドレス（UAO 〜UA
n)を夫々選択してメモリブロック（220)に伝送するｎ個
のアドレス選択回路（263-1 、263-n)を備えて構成され
ている。
【００１７】請求項１４の発明にかかるメモリ素子のリ
フレッシュ回路では、前記ｎ個のアドレス選択回路（26
3-1 〜263-n)は、外部アドレス（UA）を反転するインバ
ータと、第１アドレス選択制御部（262)の出力制御信号
（CP1)、 （CN1)によりインバータの出力信号を反転して
メモリブロック（220)に伝送する各クロックド（Clocke
d)インバータと、を備えて構成されている。
フレッシュ回路では、前記ｎ個のアドレス選択回路（26
3-1 〜263-n)は、外部アドレス（UA）を反転するインバ
ータと、第１アドレス選択制御部（262)の出力制御信号
（CP1)、 （CN1)によりインバータの出力信号を反転して
メモリブロック（220)に伝送する各クロックド（Clocke
d)インバータと、を備えて構成されている。
【００１８】請求項１５の発明にかかるメモリ素子のリ
フレッシュ回路では、前記クロックドインバータは、電
源端子と接地端子間にPMOS各トランジスタ（PM1)、 （PM
2)と、各NMOSトランジスタ（NM1)、 （NM2)と、が直列に
接続され、各トランジスタ（PM1)、 （NM2)のゲートに入
力信号Vin が印加され、各トランジスタ（PM2)、 （NM1)
のゲートに制御信号（CP1)、 （CN1)が夫々印加されて各
トランジスタ（PM2)、（NM1)の接続点から出力信号Vout
が発生するように構成されている。
フレッシュ回路では、前記クロックドインバータは、電
源端子と接地端子間にPMOS各トランジスタ（PM1)、 （PM
2)と、各NMOSトランジスタ（NM1)、 （NM2)と、が直列に
接続され、各トランジスタ（PM1)、 （NM2)のゲートに入
力信号Vin が印加され、各トランジスタ（PM2)、 （NM1)
のゲートに制御信号（CP1)、 （CN1)が夫々印加されて各
トランジスタ（PM2)、（NM1)の接続点から出力信号Vout
が発生するように構成されている。
【００１９】請求項１６の発明にかかるメモリ素子のリ
フレッシュ回路では、前記第２アドレス選択制御部（26
4)は、計数制御手段（280)の出力信号（CNTEN') がディ
スエーブルされると、順次反転して制御信号（CN2)を第
２アドレス選択部（265)に出力するインバータ（IN5 、
IN6)と、前記計数イネーブル信号（CNTEN') を反転して
制御信号（CP2)を第２アドレス選択部（265)に出力する
インバータ（IN4)と、を備えて構成されている。
フレッシュ回路では、前記第２アドレス選択制御部（26
4)は、計数制御手段（280)の出力信号（CNTEN') がディ
スエーブルされると、順次反転して制御信号（CN2)を第
２アドレス選択部（265)に出力するインバータ（IN5 、
IN6)と、前記計数イネーブル信号（CNTEN') を反転して
制御信号（CP2)を第２アドレス選択部（265)に出力する
インバータ（IN4)と、を備えて構成されている。
【００２０】請求項１７の発明にかかるメモリ素子のリ
フレッシュ回路では、前記第２アドレス選択部（265)
は、第２アドレス選択制御部（264)の制御信号（CP2)、
（CN2)によりイネーブルされ、ｎビットカウンタ（261)
の出力アドレス（CAO 〜CAn)を選択してメモリブロック
（220)に伝送するｎ個のアドレス選択回路（265-1 〜26
5-n)を並列に接続して構成されている。
フレッシュ回路では、前記第２アドレス選択部（265)
は、第２アドレス選択制御部（264)の制御信号（CP2)、
（CN2)によりイネーブルされ、ｎビットカウンタ（261)
の出力アドレス（CAO 〜CAn)を選択してメモリブロック
（220)に伝送するｎ個のアドレス選択回路（265-1 〜26
5-n)を並列に接続して構成されている。
【００２１】請求項１８の発明にかかるメモリ素子のリ
フレッシュ回路では、前記ｎ個のアドレス選択回路（26
5-1 〜265-n)は、ｎビットカウンタ（261)から発生した
アドレス（CA）を反転するインバータ（265-1)と、第２
アドレス選択制御部（264)の出力制御信号（CP2)、 （CN
2)によりインバータ（265-1)の出力信号を反転してメモ
リブロック（220)に伝送する各クロックドインバータ
と、を備えて構成されている。
フレッシュ回路では、前記ｎ個のアドレス選択回路（26
5-1 〜265-n)は、ｎビットカウンタ（261)から発生した
アドレス（CA）を反転するインバータ（265-1)と、第２
アドレス選択制御部（264)の出力制御信号（CP2)、 （CN
2)によりインバータ（265-1)の出力信号を反転してメモ
リブロック（220)に伝送する各クロックドインバータ
と、を備えて構成されている。
【００２２】請求項１９の発明にかかるメモリ素子のリ
フレッシュ回路では、前記クロックドインバータは、電
源端子と接地端子間に各PMOSトランジスタ（PM1), （PM
2)と各NMOSトランジスタ（NM1), （NM2)と、が直列に接
続され、各トランジスタ（PM1), （NM2)のゲートに入力
信号Vin が印加され、トランジスタ（PM2), （NM1)のゲ
ートに制御信号（CP2), （CN2)が夫々印加され、トラン
ジスタ（PM2), （NM1)の接続点から出力信号Voutが発生
するように構成されている。
フレッシュ回路では、前記クロックドインバータは、電
源端子と接地端子間に各PMOSトランジスタ（PM1), （PM
2)と各NMOSトランジスタ（NM1), （NM2)と、が直列に接
続され、各トランジスタ（PM1), （NM2)のゲートに入力
信号Vin が印加され、トランジスタ（PM2), （NM1)のゲ
ートに制御信号（CP2), （CN2)が夫々印加され、トラン
ジスタ（PM2), （NM1)の接続点から出力信号Voutが発生
するように構成されている。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。本発明の実施の形態に係るメモリ
素子のリフレッシュ回路においては、先ず、図１に示す
ように、実行プログラムを記憶するメモリブロック220
と、該メモリブロックへのデータ入出力を行うセンスア
ンプ手段230 と、電源電圧Vdd 、ポンピング電圧Vpp'及
びプログラム電圧Vpp を供給する電源入力手段としての
電源供給部200 と、プログラムモード時に電源選択制御
信号(Vcon)によりイネーブルされたとき、プログラム電
圧Vpp をメモリブロック220 に印加し、正常動作時に電
源電圧Vdd をメモリブロック220 に印加し、再プログラ
ムモードが設定されたときに電源選択制御信号(Vcon)に
よりイネーブルされて、ポンピング電圧(Vpp')をメモリ
ブロック220 に印加する電源入力手段としての電源スイ
ッチング部210 と、プログラムモード信号(WEPRM）及び
正常動作時のライト信号(WR)がイネーブルされると、電
源スイッチング部210 に電源選択制御信号(Vcon)を出力
する電源入力手段としての電源選択制御部290 と、使用
者モード時に、計数イネーブル信号(CNTEX')に従うCPU
アドレス(UAO〜UAn)を選択し、再プログラム時のクロッ
ク(CLK）の計数に従ってアドレス(AO 〜An) を選択して
メモリブロック220 に印加するアドレス選択手段260
と、使用者モード信号UMB によりクロック(CCK）をアド
レス選択手段260 に出力するクロック供給手段270 と、
所定時間を計数して使用者モード信号UMB によりイネー
ブルされてアドレス選択手段260 に計数イネーブル信号
(CNTEN')を出力する計数制御手段280 と、ROM 書き込み
イネーブルWROM及び ROM読み出しイネーブル信号RROMを
センスアンプ手段230 に入力する読み出し240 と、書き
込み制御手段250 と、を備えて構成されている。
に基づいて説明する。本発明の実施の形態に係るメモリ
素子のリフレッシュ回路においては、先ず、図１に示す
ように、実行プログラムを記憶するメモリブロック220
と、該メモリブロックへのデータ入出力を行うセンスア
ンプ手段230 と、電源電圧Vdd 、ポンピング電圧Vpp'及
びプログラム電圧Vpp を供給する電源入力手段としての
電源供給部200 と、プログラムモード時に電源選択制御
信号(Vcon)によりイネーブルされたとき、プログラム電
圧Vpp をメモリブロック220 に印加し、正常動作時に電
源電圧Vdd をメモリブロック220 に印加し、再プログラ
ムモードが設定されたときに電源選択制御信号(Vcon)に
よりイネーブルされて、ポンピング電圧(Vpp')をメモリ
ブロック220 に印加する電源入力手段としての電源スイ
ッチング部210 と、プログラムモード信号(WEPRM）及び
正常動作時のライト信号(WR)がイネーブルされると、電
源スイッチング部210 に電源選択制御信号(Vcon)を出力
する電源入力手段としての電源選択制御部290 と、使用
者モード時に、計数イネーブル信号(CNTEX')に従うCPU
アドレス(UAO〜UAn)を選択し、再プログラム時のクロッ
ク(CLK）の計数に従ってアドレス(AO 〜An) を選択して
メモリブロック220 に印加するアドレス選択手段260
と、使用者モード信号UMB によりクロック(CCK）をアド
レス選択手段260 に出力するクロック供給手段270 と、
所定時間を計数して使用者モード信号UMB によりイネー
ブルされてアドレス選択手段260 に計数イネーブル信号
(CNTEN')を出力する計数制御手段280 と、ROM 書き込み
イネーブルWROM及び ROM読み出しイネーブル信号RROMを
センスアンプ手段230 に入力する読み出し240 と、書き
込み制御手段250 と、を備えて構成されている。
【００２４】そして、電源供給部200 においては、電源
電圧Vdd をポンピングしてポンピング電圧Vpp'を発生す
るチャージポンピング回路201 と、プログラム時にはプ
ログラム電圧Vpp'を選択し、正常モード時にはチャージ
ポンピング回路のポンピング電圧Vpp を選択して電源ス
イッチング部210 に出力するORゲートOR3 と、を備えて
構成されている。
電圧Vdd をポンピングしてポンピング電圧Vpp'を発生す
るチャージポンピング回路201 と、プログラム時にはプ
ログラム電圧Vpp'を選択し、正常モード時にはチャージ
ポンピング回路のポンピング電圧Vpp を選択して電源ス
イッチング部210 に出力するORゲートOR3 と、を備えて
構成されている。
【００２５】書き込み制御部240 においては、センスア
ンプ手段230 からの入出力データDBと、アドレス選択手
段260 からのアドレスCAO と、を論理積してその結果を
ライト信号(WR)として出力するAND ゲートAN1 と、ROM
ライト信号(RWR）又はライト信号(WR)をROM 書き込みイ
ネーブル信号(WROM)として出力するORゲートOR1 と、を
備えて構成されている。
ンプ手段230 からの入出力データDBと、アドレス選択手
段260 からのアドレスCAO と、を論理積してその結果を
ライト信号(WR)として出力するAND ゲートAN1 と、ROM
ライト信号(RWR）又はライト信号(WR)をROM 書き込みイ
ネーブル信号(WROM)として出力するORゲートOR1 と、を
備えて構成されている。
【００２６】読み出し制御部250 においては、ROM 読み
出し信号RRD 又はアドレス選択手段260 のアドレスCAO
の反転信号/CAOをROM 読み出し、イネーブル信号RROMと
して出力するORゲートOR2 を備えて構成されている。ク
ロック供給手段270 は、使用者モード信号UMB によりイ
ネーブルされたとき、クロックCLK を計数クロックCCK
としてアドレス選択手段260 に供給するANDゲートAN2
を備えて構成されている。
出し信号RRD 又はアドレス選択手段260 のアドレスCAO
の反転信号/CAOをROM 読み出し、イネーブル信号RROMと
して出力するORゲートOR2 を備えて構成されている。ク
ロック供給手段270 は、使用者モード信号UMB によりイ
ネーブルされたとき、クロックCLK を計数クロックCCK
としてアドレス選択手段260 に供給するANDゲートAN2
を備えて構成されている。
【００２７】計数制御手段280 においては、所定時間計
数して計数信号(CNTEN）を発生し、アドレス選択手段26
0 のリセット信号TRSTによりクリヤされるタイマ281
と、使用者モード信号UMB とタイマ281 の出力信号CNTE
N とを論理積して計数イネーブル信号CNTEN'としてアド
レス選択部260 に出力するAND ゲートAN3 と、を備えて
構成されている。
数して計数信号(CNTEN）を発生し、アドレス選択手段26
0 のリセット信号TRSTによりクリヤされるタイマ281
と、使用者モード信号UMB とタイマ281 の出力信号CNTE
N とを論理積して計数イネーブル信号CNTEN'としてアド
レス選択部260 に出力するAND ゲートAN3 と、を備えて
構成されている。
【００２８】電源選択制御部290 においては、プログラ
ムモード信号WEPRM 又は読み出し制御手段240、書き込み
読み出し制御手段250 のライト信号WRを電源選択制御信
号Vconとして出力するORゲートOR4 を備えて構成されて
いる。更に、アドレス選択手段260 においては、図２に
示すように、クロックCCK を計数してアドレスCAO 〜CA
n として出力するｎビットカウンタ261 と、該ビットカ
ウンタ261 の出力信号CAO 〜CAn を選択してメモリブロ
ック220 にアドレスAO〜Anとして出力する第1 アドレス
選択部263 と、外部アドレスUAO 〜UAn を選択してメモ
リブロック220 にアドレスAO〜Anとして出力する第２ア
ドレス選択部 265と、計数制御手段280 の計数イネーブ
ル信号CNTEN ’により第１、第２アドレス選択部263 、
265 の動作を夫々制御する第１、第２アドレス選択制御
部262 、264と、アドレスAO〜Anを論理積してその結果
を計数制御手段280 にリセット信号TRSTとして出力する
AND ゲート266 と、を備えて構成されている。
ムモード信号WEPRM 又は読み出し制御手段240、書き込み
読み出し制御手段250 のライト信号WRを電源選択制御信
号Vconとして出力するORゲートOR4 を備えて構成されて
いる。更に、アドレス選択手段260 においては、図２に
示すように、クロックCCK を計数してアドレスCAO 〜CA
n として出力するｎビットカウンタ261 と、該ビットカ
ウンタ261 の出力信号CAO 〜CAn を選択してメモリブロ
ック220 にアドレスAO〜Anとして出力する第1 アドレス
選択部263 と、外部アドレスUAO 〜UAn を選択してメモ
リブロック220 にアドレスAO〜Anとして出力する第２ア
ドレス選択部 265と、計数制御手段280 の計数イネーブ
ル信号CNTEN ’により第１、第２アドレス選択部263 、
265 の動作を夫々制御する第１、第２アドレス選択制御
部262 、264と、アドレスAO〜Anを論理積してその結果
を計数制御手段280 にリセット信号TRSTとして出力する
AND ゲート266 と、を備えて構成されている。
【００２９】そして、第１アドレス選択制御部262 にお
いては、計数制御手段280 の出力信号CNTEN ’を順次反
転し、制御信号CP1 として第１アドレス選択部263 に出
力する２個のインバータIN1 、IN2 と、計数イネーブル
信号CNTEN ’を反転して制御信号CN1 として第１アドレ
ス選択部263 に出力するインバータIN3 と、を備えて構
成されている。
いては、計数制御手段280 の出力信号CNTEN ’を順次反
転し、制御信号CP1 として第１アドレス選択部263 に出
力する２個のインバータIN1 、IN2 と、計数イネーブル
信号CNTEN ’を反転して制御信号CN1 として第１アドレ
ス選択部263 に出力するインバータIN3 と、を備えて構
成されている。
【００３０】第１アドレス選択部263 においては、外部
のアドレスUAO 〜UAn を反転するインバータと、第１ア
ドレス選択制御部262 の出力制御信号CP1 、CN1 により
インバータの出力信号を反転し、メモリブロック220 に
伝送する各クロックド(Clocked）インバータを備えたア
ドレス選択回路265-1 〜265-n と、が並列に接続されて
構成されている。
のアドレスUAO 〜UAn を反転するインバータと、第１ア
ドレス選択制御部262 の出力制御信号CP1 、CN1 により
インバータの出力信号を反転し、メモリブロック220 に
伝送する各クロックド(Clocked）インバータを備えたア
ドレス選択回路265-1 〜265-n と、が並列に接続されて
構成されている。
【００３１】また、アドレス選択回路263-1 〜263-n の
クロックドインバータにおいては、図３に示すように、
電源端子と接地端子間に各PMOSトランジスタPM1 、PM2
と、各NMOSトランジスタNM1 、NM2 と、を直列に接続
し、トランジスタ PM1、NM2 のゲートに入力信号Vin を
印加し、各トランジスタPM2 、NM1 のゲートに制御信号
CP1 、CN1 を夫々印加し、各トランジスタPM2 、NM1 の
接続点から出力信号Voutが発生するように構成され、第
２アドレス選択部265-1 〜265-n も同様に構成されてい
る。
クロックドインバータにおいては、図３に示すように、
電源端子と接地端子間に各PMOSトランジスタPM1 、PM2
と、各NMOSトランジスタNM1 、NM2 と、を直列に接続
し、トランジスタ PM1、NM2 のゲートに入力信号Vin を
印加し、各トランジスタPM2 、NM1 のゲートに制御信号
CP1 、CN1 を夫々印加し、各トランジスタPM2 、NM1 の
接続点から出力信号Voutが発生するように構成され、第
２アドレス選択部265-1 〜265-n も同様に構成されてい
る。
【００３２】尚、電源選択制御部290 のORゲートOR4 に
入力されるプログラムモード信号WEPRM は、EPROM をプ
ログラムするプログラムモードであるか否かを決定する
信号であり、書き込み制御部240 のORゲートOR1 に入力
されるROM ライト信号RWR はデータバスDB上のデータを
メモリブロック220 に書き込むか否かを決定する信号で
あり、読み出し制御部250 のORゲートOR2 に入力される
ROM 読み出し信号RRDは、メモリブロック220 の領域か
らデータを読み出してデータバスDBに伝送するか否かを
決定する信号であり、計数制御手段280 のAND ゲートAN
3 及びクロック供給手段270 のAND ゲートAN2 に入力さ
れる使用者モード信号UMB は、再プログラムを行うか否
かを決定する信号である。
入力されるプログラムモード信号WEPRM は、EPROM をプ
ログラムするプログラムモードであるか否かを決定する
信号であり、書き込み制御部240 のORゲートOR1 に入力
されるROM ライト信号RWR はデータバスDB上のデータを
メモリブロック220 に書き込むか否かを決定する信号で
あり、読み出し制御部250 のORゲートOR2 に入力される
ROM 読み出し信号RRDは、メモリブロック220 の領域か
らデータを読み出してデータバスDBに伝送するか否かを
決定する信号であり、計数制御手段280 のAND ゲートAN
3 及びクロック供給手段270 のAND ゲートAN2 に入力さ
れる使用者モード信号UMB は、再プログラムを行うか否
かを決定する信号である。
【００３３】次に動作を説明する。AND ゲートAN2 に
は、図４（Ａ）に示すように、クロックCLK が入力され
る。EPROM をプログラムするときのプログラムモード
時、プログラムモード信号WEPRM がハイレベルとなり、
イネーブル状態となる。また、使用者モード信号UMB
は、このとき、ローレベルであり、電源選択制御部290
はORゲートOR4 を経てハイレベルのプログラムモード信
号WEPRM を制御信号Vconとして電源スイッチング部210
に入力し、電源スイッチング部210 は、図４（Ｄ）に示
すように外部からのプログラム電圧Vpp を選択してこの
プログラム電圧Vpp を電圧Vsとしてメモリブロック 220
に供給する。
は、図４（Ａ）に示すように、クロックCLK が入力され
る。EPROM をプログラムするときのプログラムモード
時、プログラムモード信号WEPRM がハイレベルとなり、
イネーブル状態となる。また、使用者モード信号UMB
は、このとき、ローレベルであり、電源選択制御部290
はORゲートOR4 を経てハイレベルのプログラムモード信
号WEPRM を制御信号Vconとして電源スイッチング部210
に入力し、電源スイッチング部210 は、図４（Ｄ）に示
すように外部からのプログラム電圧Vpp を選択してこの
プログラム電圧Vpp を電圧Vsとしてメモリブロック 220
に供給する。
【００３４】次いで、計数制御手段280 の計数イネーブ
ル信号CNTEN'がローになるため、アドレス選択手段260
の第１アドレス選択制御部262 の制御信号CP1 、CN1 に
よりイネーブルされて、第１アドレス選択部263 のクロ
ックド(Clocked）インバータが動作し、外部のアドレス
UAO 〜UAn によりアドレスAO〜Anが選択されてメモリブ
ロック220 に入力される。その後、ROM ライト信号RWR
がハイになり、このハイレベルのROM ライト信号RWR が
書き込み制御部240 のORゲートOR1 を経てROM書き込み
イネーブル信号WROMとしてメモリブロック220 に入力さ
れる。このようにして、センスアップ手段230 は、デー
タバスDBに記憶されたデータをメモリブロック220 に伝
送し、アドレスAO〜Anにより指定された所定領域に記憶
する。
ル信号CNTEN'がローになるため、アドレス選択手段260
の第１アドレス選択制御部262 の制御信号CP1 、CN1 に
よりイネーブルされて、第１アドレス選択部263 のクロ
ックド(Clocked）インバータが動作し、外部のアドレス
UAO 〜UAn によりアドレスAO〜Anが選択されてメモリブ
ロック220 に入力される。その後、ROM ライト信号RWR
がハイになり、このハイレベルのROM ライト信号RWR が
書き込み制御部240 のORゲートOR1 を経てROM書き込み
イネーブル信号WROMとしてメモリブロック220 に入力さ
れる。このようにして、センスアップ手段230 は、デー
タバスDBに記憶されたデータをメモリブロック220 に伝
送し、アドレスAO〜Anにより指定された所定領域に記憶
する。
【００３５】若し、図４（Ｅ）に示すように、プログラ
ムモード時に、プログラムモード信号WEPRM がローレベ
ルになって読み出しモードが設定されたとき、電源スイ
ッチング部210 は、電源電圧Vdd を選択してメモリブロ
ック220 に供給し、計数制御手段280 の計数イネーブル
信号CNTEN'がローレベルであるため、アドレス選択手段
260 は、書き込みモード時と同様に第１アドレス選択部
263 のクロックドインバータが動作し、外部のアドレス
UAO 〜UAn によりアドレスAO〜Anが選択されてメモリブ
ロック220 に印加される。
ムモード時に、プログラムモード信号WEPRM がローレベ
ルになって読み出しモードが設定されたとき、電源スイ
ッチング部210 は、電源電圧Vdd を選択してメモリブロ
ック220 に供給し、計数制御手段280 の計数イネーブル
信号CNTEN'がローレベルであるため、アドレス選択手段
260 は、書き込みモード時と同様に第１アドレス選択部
263 のクロックドインバータが動作し、外部のアドレス
UAO 〜UAn によりアドレスAO〜Anが選択されてメモリブ
ロック220 に印加される。
【００３６】その後、図４（Ｆ）に示すようにROM 読み
出し信号RRD がハイレベルになったとき、読み出し制御
部250 はORゲートOR2 からROM 読み出しイネーブル信号
WROMをメモリブロック220 に印加する。従って、センス
アンプ手段230 はアドレスAO〜Anにより指定されたメモ
リブロック220 の領域からデータを読み出してデータバ
スDBに伝送する。
出し信号RRD がハイレベルになったとき、読み出し制御
部250 はORゲートOR2 からROM 読み出しイネーブル信号
WROMをメモリブロック220 に印加する。従って、センス
アンプ手段230 はアドレスAO〜Anにより指定されたメモ
リブロック220 の領域からデータを読み出してデータバ
スDBに伝送する。
【００３７】一方、プログラムを記憶したEPROM をシス
テムに装着して動作させたとき、プログラムモード信号
WEPRM がローになる。このため、電源選択部290 のORゲ
ートOR4 はローの制御信号Vconを出力し、電源スイッチ
ング部 210は、図５（Ｄ）に示すように外部の電源電圧
Vdd をメモリブロック220 に印加する。次いで、電源供
給部200 には、電源電圧Vdd が入力されて、チャージポ
ンピング201 でポンピングが行われ、プログラム電圧Vp
p と同じレベルのポンピング電圧Vpp'を発生し、該ポン
ピング電圧Vpp'はORゲートOR3 を経て電源スイッチング
部210 に印加される。
テムに装着して動作させたとき、プログラムモード信号
WEPRM がローになる。このため、電源選択部290 のORゲ
ートOR4 はローの制御信号Vconを出力し、電源スイッチ
ング部 210は、図５（Ｄ）に示すように外部の電源電圧
Vdd をメモリブロック220 に印加する。次いで、電源供
給部200 には、電源電圧Vdd が入力されて、チャージポ
ンピング201 でポンピングが行われ、プログラム電圧Vp
p と同じレベルのポンピング電圧Vpp'を発生し、該ポン
ピング電圧Vpp'はORゲートOR3 を経て電源スイッチング
部210 に印加される。
【００３８】そして、使用者モード信号UMB がハイレベ
ルになる。この使用者モード信号UMB は、システムに電
源が供給されている状態では、ハイとなってイネーブル
信号となり、電源の供給が遮断された状態ではディスエ
ーブル信号となる信号である。即ち、使用者モード信号
UNB は、システムに装着されたEPROM を使用者が使用し
ていない時間に、プラグを外さないでソフト(Soft)パワ
ーがオフした時のみにイネーブルされる信号である。こ
れは使用者がシステムを使用しないときだけにリフレッ
シュを行うためである。
ルになる。この使用者モード信号UMB は、システムに電
源が供給されている状態では、ハイとなってイネーブル
信号となり、電源の供給が遮断された状態ではディスエ
ーブル信号となる信号である。即ち、使用者モード信号
UNB は、システムに装着されたEPROM を使用者が使用し
ていない時間に、プラグを外さないでソフト(Soft)パワ
ーがオフした時のみにイネーブルされる信号である。こ
れは使用者がシステムを使用しないときだけにリフレッ
シュを行うためである。
【００３９】使用者モード信号UMB がハイレベルになっ
てイネーブルされた状態となったとき、クロック供給手
段270 のAND ゲートAN2 がイネーブルされ、クロックCL
K がアドレス選択手段260 のｎビットカウンタ261 に計
数クロックCCK として入力される。タイマ281 によって
計数される時間が所定時間に満たないときは、AND ゲー
トAN3 からの計数イネーブル信号CNTEN ’はローである
ため、アドレス選択手段260 のｎビットカウンンター26
1 が動作せずに第１アドレス選択制御部262 がローの計
数イネーブル信号CNTEN'を受けてインバータIN1 、IN2
からローの制御信号CP1 が発生し、インバータIN3 から
ハイレベルの制御信号CN1 が発生する。このため、第１
アドレス選択部263 のクロックドインバータが動作して
外部から入力されたアドレスUAO 〜UAn がアドレスAO〜
Anとしてメモリブロック220 に入力される。
てイネーブルされた状態となったとき、クロック供給手
段270 のAND ゲートAN2 がイネーブルされ、クロックCL
K がアドレス選択手段260 のｎビットカウンタ261 に計
数クロックCCK として入力される。タイマ281 によって
計数される時間が所定時間に満たないときは、AND ゲー
トAN3 からの計数イネーブル信号CNTEN ’はローである
ため、アドレス選択手段260 のｎビットカウンンター26
1 が動作せずに第１アドレス選択制御部262 がローの計
数イネーブル信号CNTEN'を受けてインバータIN1 、IN2
からローの制御信号CP1 が発生し、インバータIN3 から
ハイレベルの制御信号CN1 が発生する。このため、第１
アドレス選択部263 のクロックドインバータが動作して
外部から入力されたアドレスUAO 〜UAn がアドレスAO〜
Anとしてメモリブロック220 に入力される。
【００４０】従って、ROM 読み出し信号RRD がイネーブ
ルされ、読み出し制御部250 によりメモリブロック220
にROM 読み出しイネーブル信号RROMに印加されたとき、
センスアンプ手段230 は、アドレスAO〜Anにより指定さ
れたメモリブロック220 の領域からデータを読み出して
データバスDBに伝送する。尚、タイマ281 は、実際時間
のクロック(RTC) を用いることができ、使用者は任意に
計数時間を設定することができる。
ルされ、読み出し制御部250 によりメモリブロック220
にROM 読み出しイネーブル信号RROMに印加されたとき、
センスアンプ手段230 は、アドレスAO〜Anにより指定さ
れたメモリブロック220 の領域からデータを読み出して
データバスDBに伝送する。尚、タイマ281 は、実際時間
のクロック(RTC) を用いることができ、使用者は任意に
計数時間を設定することができる。
【００４１】その後、所定時間経過し、タイマ281 によ
りその所定時間が計数されて、計数信号CNTEN がハイに
なったとき、使用者モード信号 UMBがハイになるため、
ANDゲートAN3 は計数信号CNTEN を計数イネーブル信号
CNTEN’としてアドレス選択部260 に出力する。従っ
て、アドレス選択手段260 は、計数制御手段280 からハ
イレベルの計数イネーブル信号CNTEN'を受け、ｎビット
カウンタ261 がクロック供給部270 からのクロックCCK
を受けて計数動作を行い、アドレスCAO 〜CAn を発生す
ると共に第２アドレス選択制御部264 からの制御信号CP
2 、CN2 がロー及びハイになって第２アドレス選択部26
5 のクロックドインバータが動作し、図５（Ｂ）に示す
ようにｎビットカウンタ261 の出力アドレスCAO 〜CAn
をメモリブロック220 にアドレスAO〜Anとして出力す
る。
りその所定時間が計数されて、計数信号CNTEN がハイに
なったとき、使用者モード信号 UMBがハイになるため、
ANDゲートAN3 は計数信号CNTEN を計数イネーブル信号
CNTEN’としてアドレス選択部260 に出力する。従っ
て、アドレス選択手段260 は、計数制御手段280 からハ
イレベルの計数イネーブル信号CNTEN'を受け、ｎビット
カウンタ261 がクロック供給部270 からのクロックCCK
を受けて計数動作を行い、アドレスCAO 〜CAn を発生す
ると共に第２アドレス選択制御部264 からの制御信号CP
2 、CN2 がロー及びハイになって第２アドレス選択部26
5 のクロックドインバータが動作し、図５（Ｂ）に示す
ようにｎビットカウンタ261 の出力アドレスCAO 〜CAn
をメモリブロック220 にアドレスAO〜Anとして出力す
る。
【００４２】このとき、図５（Ｆ）に示すようにｎビッ
トカウンタ261 のアドレスCAO の反転信号/CAOがハイに
なったとき、読み出し制御部250 は、ORゲートOR2 を通
して該アドレス/CAOをROM 読み出しイネーブル信号RROM
としてメモリブロック220 に印加し、 EPROM読み出しモ
ードになる。従って、センスアンプ手段230 が図５
（Ｃ）に示すようにアドレスAO〜Anにより指定されたメ
モリブロック 220の領域からデータを読み出してデータ
バスDBに伝送する。
トカウンタ261 のアドレスCAO の反転信号/CAOがハイに
なったとき、読み出し制御部250 は、ORゲートOR2 を通
して該アドレス/CAOをROM 読み出しイネーブル信号RROM
としてメモリブロック220 に印加し、 EPROM読み出しモ
ードになる。従って、センスアンプ手段230 が図５
（Ｃ）に示すようにアドレスAO〜Anにより指定されたメ
モリブロック 220の領域からデータを読み出してデータ
バスDBに伝送する。
【００４３】読み出しの結果、メモリブロック220 の指
定された領域にプログラムが記憶されている場合は、デ
ータバスDBがハイになるため、図５（Ｇ）に示すように
ｎビットカウンタ261 のアドレスCAO がハイになった時
点で、図５（Ｅ）に示すように書き込み制御部240 のAN
D ゲートAN1 がハイのライト信号WRを出力し、ORゲート
OR1 がハイのライト信号WRを出力し、メモリブロック22
0 に ROM書き込みイネーブル信号WROMとして印加する。
定された領域にプログラムが記憶されている場合は、デ
ータバスDBがハイになるため、図５（Ｇ）に示すように
ｎビットカウンタ261 のアドレスCAO がハイになった時
点で、図５（Ｅ）に示すように書き込み制御部240 のAN
D ゲートAN1 がハイのライト信号WRを出力し、ORゲート
OR1 がハイのライト信号WRを出力し、メモリブロック22
0 に ROM書き込みイネーブル信号WROMとして印加する。
【００４４】このとき、電源選択部290 が、書き込み制
御部240 のライト信号WRを電源選択制御信号Vconとして
出力するため、電源スイッチング部210 は図５（Ｄ）に
示すように電圧Vpp と同じレベルのチャージポンピング
回路201 の出力電圧Vpp'を選択し、出力電圧VSとしてメ
モリブロック220 に印加する。そして、使用者モード信
号 UMBがハイになる。
御部240 のライト信号WRを電源選択制御信号Vconとして
出力するため、電源スイッチング部210 は図５（Ｄ）に
示すように電圧Vpp と同じレベルのチャージポンピング
回路201 の出力電圧Vpp'を選択し、出力電圧VSとしてメ
モリブロック220 に印加する。そして、使用者モード信
号 UMBがハイになる。
【００４５】従って、EPROM 書き込みモードが設定され
るため、センスアンプ手段230 は、データバスDBのデー
タをメモリブロック220 の該当領域に再プログラムする
ようになる。EPROM の読み出しの結果、データが記憶さ
れていないときは、データバス DBはローレベルになっ
て書き込み制御部240 のAND ゲートAN1 でのライト信号
WRはローになる。このため、ORゲートOR1 でのROM 書き
込みイネーブル信号WROMがローの状態を維持し、電源選
択制御部290 は電源選択制御信号Vconをローに維持し、
電源スイッチング部210 は電源電圧Vdd をメモリブロッ
ク220 に継続して供給する。
るため、センスアンプ手段230 は、データバスDBのデー
タをメモリブロック220 の該当領域に再プログラムする
ようになる。EPROM の読み出しの結果、データが記憶さ
れていないときは、データバス DBはローレベルになっ
て書き込み制御部240 のAND ゲートAN1 でのライト信号
WRはローになる。このため、ORゲートOR1 でのROM 書き
込みイネーブル信号WROMがローの状態を維持し、電源選
択制御部290 は電源選択制御信号Vconをローに維持し、
電源スイッチング部210 は電源電圧Vdd をメモリブロッ
ク220 に継続して供給する。
【００４６】従って、メモリブロック220 へのデータの
書き込み動作は行われない。即ち、正常な動作モード時
に、タイマ281 により所定時間毎にハイレベルの計数イ
ネーブル信号CNTEN'が出力され、アドレス選択部260 の
アドレスCAO がイネーブルされた時点で読み出しモード
を設定してメモリブロック220 のデータを読み込み、デ
ータの記憶された場合のみに書き込みモードを設定して
リフレッシュ動作を行うようになっている。このため、
元々のプログラムモードからプログラムされたセルのみ
にリフレッシュを行うようになる。
書き込み動作は行われない。即ち、正常な動作モード時
に、タイマ281 により所定時間毎にハイレベルの計数イ
ネーブル信号CNTEN'が出力され、アドレス選択部260 の
アドレスCAO がイネーブルされた時点で読み出しモード
を設定してメモリブロック220 のデータを読み込み、デ
ータの記憶された場合のみに書き込みモードを設定して
リフレッシュ動作を行うようになっている。このため、
元々のプログラムモードからプログラムされたセルのみ
にリフレッシュを行うようになる。
【００４７】その後、アドレス選択手段260 は、全ての
アドレスAO〜Anがハイになったとき、AND ゲートAN3 が
ハイのリセット信号TRSTにより計数制御部280 のタイマ
281をクリアし、計数信号CNTEN をローにする。リセッ
ト信号TRSTはアドレスCAO 〜CAn が‘FFFF’値になっ
た後、カウンタリセット又は特定区間のアドレス、即
ち、‘DOOO〜FFFF’値までになってリセットされるた
め、ｎビットカウンタ261 も所定領域でのみ、計数動作
を行うようになる。
アドレスAO〜Anがハイになったとき、AND ゲートAN3 が
ハイのリセット信号TRSTにより計数制御部280 のタイマ
281をクリアし、計数信号CNTEN をローにする。リセッ
ト信号TRSTはアドレスCAO 〜CAn が‘FFFF’値になっ
た後、カウンタリセット又は特定区間のアドレス、即
ち、‘DOOO〜FFFF’値までになってリセットされるた
め、ｎビットカウンタ261 も所定領域でのみ、計数動作
を行うようになる。
【００４８】従って、EPROM に対する再プログラムモー
ドでない正常動作のモードになる。尚、タイマ281 は、
計数イネーブル信号CNTEN'がハイにイネーブルされた状
態でも使用者モード信号UMB がローのままであり、クロ
ック供給手段270 からクロックCCK が供給されなけれ
ば、使用者モード信号UMB がハイになるまで、計数動作
を行わない。
ドでない正常動作のモードになる。尚、タイマ281 は、
計数イネーブル信号CNTEN'がハイにイネーブルされた状
態でも使用者モード信号UMB がローのままであり、クロ
ック供給手段270 からクロックCCK が供給されなけれ
ば、使用者モード信号UMB がハイになるまで、計数動作
を行わない。
【００４９】
【発明の効果】以上説明したように本発明に係るメモリ
素子のリフレッシュ回路においては、一度プログラムさ
れたメモリ素子に対し、周期的にチャージ損失分を再プ
ログラムしてリフレッシュを行うようになっているた
め、正確なデータを維持してシステムの信頼性を確保し
得るという効果がある。
素子のリフレッシュ回路においては、一度プログラムさ
れたメモリ素子に対し、周期的にチャージ損失分を再プ
ログラムしてリフレッシュを行うようになっているた
め、正確なデータを維持してシステムの信頼性を確保し
得るという効果がある。
【図１】本発明の実施の形態に係るリフレッシュ回路の
ブロック図。
ブロック図。
【図２】図１のアドレス選択手段の回路図。
【図３】図２のクロックドインバータの回路図。
【図４】本発明に係るプログラムのモード時のタイミン
グ図。
グ図。
【図５】本発明に係る再プログラムのモード時のタイミ
ング図。
ング図。
【図６】従来EP ROMの構成を示すブロック図。
２００ 電源供給部 ２１０ 電源スイッチング部 ２２０ メモリブロック ２３０ センスアンプ手段 ２４０ 書き込み制御部 ２５０ 読み出し制御部 ２６０ アドレス選択手段 ２６２ 第１アドレス選択制御部 ２６３ 第１アドレス選択部 ２６４ 第２アドレス選択制御部 ２６５ 第２アドレス選択部 ２６６ AND ゲート ２７０ クロック供給手段 ２８０ 計数制御手段 ２８１ タイマ ２９０ 電源選択制御部
Claims (19)
- 【請求項１】実行プログラムを記憶するメモリブロック
（220)と、 該メモリブック（220)へのデータ入出力を行うセンスア
ンプ手段（230)と、 プログラムモード信号（WEPRM)に基づいてメモリブロッ
クをプログラムするプログラムモードとなったとき、プ
ログラム電圧（Vpp)をメモリブロック（220)に印加し、
正常動作時の電源電圧（Vdd)がメモリブロック（220)に
印加されているときに書き込みがイネーブルされて再プ
ログラムモードが設定されたとき、ポンピング電圧（Vp
p') をメモリブロック（220)に印加する電源入力手段
（200 、210 、290)と、 前記センスアンプ手段（230)にROM 書き込みイネーブル
信号（WROM）及びROM読み出しイネーブル信号（RROM）
を印加する読み出し/ 書き込み制御手段（240、250)
と、 計数イネーブル信号（CNTEN') により使用者モード時の
CPU アドレス（UAO 〜UAn)を選択し、再プログラム時に
クロック（CCK)を計数するためのアドレス（CAo 〜CAn)
を選択してメモリブロック（220)に入力するアドレス選
択部（260)と、 使用者モード信号（UMB)に基づいて、再プログラム時に
クロック（CCK)をアドレス選択部に供給するクロック供
給部（270)と、 正常動作時の使用者モード信号（UMB)がイネーブルにな
ると、周期的にアドレス選択部に計数イネーブル信号
（CNTEN') を出力する計数制御部（280)と、を備えて構
成されたことを特徴とするメモリ素子のリフレッシュ回
路。 - 【請求項２】前記電源入力手段は、プログラムモード信
号（WEPRM)又はライト信号（WR）を電源選択制御信号
（Vcon）として出力する電源選択制御部（290)と、 プログラム電圧（Vpp)、電源電圧（Vdd)及びポンピング
電圧（Vpp') を供給する電源供給部（200)と、 前記電源選択制御部（290)の出力信号（Vcon）により電
源供給部（200)の出力電圧を選択してメモリブロック
（220)に印加する電源スイッチング部（210)と、を備え
て構成されたことを特徴とする請求項１記載のメモリ素
子のリフレッシュ回路。 - 【請求項３】前記電源供給部（200)は、電源電圧（Vdd)
をポンピングしてポンピング電圧（Vpp') を発生するチ
ャージポンピング回路（201)と、 プログラムモード時には、プログラム電圧（Vpp)を選択
し、正常モード時には、チャージポンピング回路のポン
ピング電圧（Vpp') を選択して電源スイッチング部（21
0)に出力するORゲート（OR3)と、 を備えて構成されたことを特徴とする請求項２記載のメ
モリリフレッシュ回路。 - 【請求項４】前記電源選択制御部（290)は、プログラム
モード信号（WEPRM)又は書き込み/読み出し制御手段（2
40 、250)のライト信号（WR）を電源選択制御信号（Vco
n）として出力するORゲート(OR4) を備えて構成された
ことを特徴とする請求項２記載のメモリ素子のリフレッ
シュ回路。 - 【請求項５】前記読み出し/ 書き込み制御手段（240 、
250)は、ライト信号（WR）発生して、再プログラムモー
ドの設定時に、該ライト信号（WR）を選択し、プログラ
ムモード時に、ROM ライト信号（RWR)を選択してROM 書
き込みイネーブル信号（WROM）を出力する書き込み制御
部（240)と、 ROM読み出し信号（RRD)又はアドレス選択手段（260)の
アドレス（/CAO）を ROM読み出しイネーブル信号（RRO
M）として出力する読み出し制御部（250)と、を備えて
構成されたことを特徴とする請求項１〜請求項４のいず
れか１つに記載のメモリ素子のリフレッシュ回路。 - 【請求項６】前記書き込み制御部（240)は、センスアン
プ手段（230)の入出力データ（DB）とアドレス選択手段
（260)からのアドレス（CAO)と、を論理積してその結果
をライト信号（WR）として出力するAND ゲートAN1 と、 ROM ライト信号（RWR)又はライト信号（WR）をROM 書き
込みイネーブル信号（WROM）として出力するORゲートOR
1 と、を備えて構成されたことを特徴とする請求項５記
載のメモリ素子のリフレッシュ回路。 - 【請求項７】前記読み出し制御部（250)は、ROM 読み出
し信号（RRD)又はアドレス選択手段（260)のアドレス
（/CAO）をROM 読み出しイネーブル信号（RROM）として
出力するORゲートOR2 を備えて構成されたことを特徴と
する請求項５記載のメモリ素子のリフレッシュ回路。 - 【請求項８】前記クロック供給手段（270)は、使用者モ
ード信号（UMB)に基づいて再プログラムモードとなった
とき、クロック（CLK)を計数クロック（CCK)としてアド
レス選択手段（260)に供給するAND ゲートAN2 を備えて
構成されたことを特徴とする請求項１〜請求項７のいず
れか１つに記載のメモリ素子のリフレッシュ回路。 - 【請求項９】前記計数制御手段（280)は、所定時間を計
数して計数信号（CNTEN)を発生し、アドレス選択手段
（260)のリセット信号（TRST）によりクリヤされるタイ
マ（281)と、 使用者モード信号（UMB)とタイマ（281)の出力信号（CN
TEN)とを論理積して計数イネーブル信号（CNTEN') をア
ドレス選択手段（260)に出力するAND ゲート（AN3)と、
を備えて構成されたことを特徴とする請求項１〜請求項
８のいずれか１つに記載のメモリ素子のリフレッシュ回
路。 - 【請求項１０】前記タイマ（281)は、計数時間を自由に
設定できるように構成されたことを特徴とする請求項９
記載のメモリ素子のリフレッシュ回路。 - 【請求項１１】前記アドレス選択手段（260)は、計数制
御手段（280)の計数イネーブル信号（CNTEN') がイネー
ブルされたとき、クロック（CCK)を計数してアドレス
（CAO 〜CAn)を出力するn ビットカウンタ（261)と、 該ｎビットカウンタ（261)の出力信号（CAO 〜CAn)を選
択してメモリブロック（220)にアドレス（AO〜An）とし
て出力する第１アドレス選択部（263)と、 外部アドレス（UAO 〜UAn)を選択してメモリブロック
（220)にアドレス（AO〜An）として出力する第２アドレ
ス選択部（265)と、 計数制御手段（280)の計数イネーブル信号（CNTEN') に
より第１、第２アドレス選択部（263)、 （265)の動作を
夫々制御する第１、第２アドレス選択制御部（262)、
（264)と、 前記アドレス（AO〜An）を論理積してその結果を計数制
御手段（280)にリセット信号（TRST）として出力するAN
D ゲート（266)と、を備えて構成されたことを特徴とす
る請求項１〜請求項１０のいずれか１つに記載のメモリ
素子のリフレッシュ回路。 - 【請求項１２】前記第１アドレス選択制御手段（262)
は、計数制御手段（280)の出力信号（CNTEN') がイネー
ブルされると、順次反転して制御信号（CP1)を第１アド
レス選択部（263)に出力する2 個のインバータ（IN1 、
IN2)と、 前記計数イネーブル信号（CNTEN') を反転して制御信号
（CN1)として第１アドレス選択部に出力するインバータ
（IN3)と、 を備えて構成されたことを特徴とする請求項１１記載の
メモリ素子のリフレッシュ回路。 - 【請求項１３】前記第1 アドレス選択部（263)は、第１
アドレス選択制御部（262)の制御信号（CP1)、 （CN1)に
よりイネーブルされ、外部アドレス（UAO 〜UAn)を夫々
選択してメモリブロック（220)に伝送するｎ個のアドレ
ス選択回路（263-1 、263-n)を備えて構成されたことを
特徴とする請求項１１記載のメモリ素子のリフレッシュ
回路。 - 【請求項１４】前記ｎ個のアドレス選択回路（263-1 〜
263-n)は、外部アドレス（UA）を反転するインバータ
と、 第１アドレス選択制御部（262)の出力制御信号（CP1)、
（CN1)によりインバータの出力信号を反転してメモリブ
ロック（220)に伝送する各クロックド（Clocked)インバ
ータと、を備えて構成されたことを特徴とする請求項１
３記載のメモリ素子のリフレッシュ回路。 - 【請求項１５】前記クロックドインバータは、電源端子
と接地端子間にPMOS各トランジスタ（PM1)、 （PM2)と、
各NMOSトランジスタ（NM1)、 （NM2)と、が直列に接続さ
れ、各トランジスタ（PM1)、 （NM2)のゲートに入力信号
Vin が印加され、各トランジスタ（PM2)、 （NM1)のゲー
トに制御信号（CP1)、 （CN1)が夫々印加されて各トラン
ジスタ（PM2)、 （NM1)の接続点から出力信号Voutが発生
するように構成されたことを特徴とする請求項１４記載
のメモリ素子のリフレッシュ回路。 - 【請求項１６】前記第２アドレス選択制御部（264)は、
計数制御手段（280)の出力信号（CNTEN') がディスエー
ブルされると、順次反転して制御信号（CN2)を第２アド
レス選択部（265)に出力するインバータ（IN5 、IN6)
と、 前記計数イネーブル信号（CNTEN') を反転して制御信号
（CP2)を第２アドレス選択部（265)に出力するインバー
タ（IN4)と、を備えて構成されたことを特徴とする請求
項１１〜請求項１５のいずれか１つに記載のメモリ素子
のリフレッシュ回路。 - 【請求項１７】前記第２アドレス選択部（265)は、第２
アドレス選択制御部（264)の制御信号（CP2)、 （CN2)に
よりイネーブルされ、ｎビットカウンタ（261)の出力ア
ドレス（CAO 〜CAn)を選択してメモリブロック（220)に
伝送するｎ個のアドレス選択回路（265-1 〜265-n)を並
列に接続して構成されたことを特徴とする請求項１１記
載のメモリ素子のリフレッシュ回路。 - 【請求項１８】前記ｎ個のアドレス選択回路（265-1 〜
265-n)は、ｎビットカウンタ（261)から発生したアドレ
ス（CA）を反転するインバータ（265-1)と、 第２アドレス選択制御部（264)の出力制御信号（CP2)、
（CN2)によりインバータ（265-1)の出力信号を反転して
メモリブロック（220)に伝送する各クロックドインバー
タと、を備えて構成されたことを特徴とする請求項１７
記載のメモリ素子のリフレッシュ回路。 - 【請求項１９】前記クロックドインバータは、電源端子
と接地端子間に各PMOSトランジスタ（PM1), （PM2)と各
NMOSトランジスタ（NM1), （NM2)と、が直列に接続さ
れ、各トランジスタ（PM1), （NM2)のゲートに入力信号
Vin が印加され、トランジスタ（PM2), （NM1)のゲート
に制御信号（CP2), （CN2)が夫々印加され、トランジス
タ（PM2), （NM1)の接続点から出力信号Voutが発生する
ように構成されたことを特徴とする請求項１８記載のメ
モリ素子のリフレッシュ回路。
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|---|---|---|---|
| KR4897/1997 | 1997-02-18 | ||
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|---|---|
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| JP3154098B2 JP3154098B2 (ja) | 2001-04-09 |
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Family Applications (1)
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|---|---|---|---|
| JP2716798A Expired - Fee Related JP3154098B2 (ja) | 1997-02-18 | 1998-02-09 | メモリ素子のリフレッシュ回路 |
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- 1997-02-18 KR KR1019970004897A patent/KR100253276B1/ko not_active Expired - Fee Related
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1998
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