JPH10233396A - 集積化プラグ／相互接続メタライゼーション用の選択ＣＶＤ Ａｌを用いた内部キャップドアルミニウムプラグ（ＣＡＰ）プロセス - Google Patents

集積化プラグ／相互接続メタライゼーション用の選択ＣＶＤ Ａｌを用いた内部キャップドアルミニウムプラグ（ＣＡＰ）プロセス

Info

Publication number
JPH10233396A
JPH10233396A JP9370396A JP37039697A JPH10233396A JP H10233396 A JPH10233396 A JP H10233396A JP 9370396 A JP9370396 A JP 9370396A JP 37039697 A JP37039697 A JP 37039697A JP H10233396 A JPH10233396 A JP H10233396A
Authority
JP
Japan
Prior art keywords
metal
layer
depositing
barrier layer
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9370396A
Other languages
English (en)
Inventor
Ted Guo
グオ テッド
Liang-Yuh Chen
チャン リアン−ユー
Suchitra Subrahmanyan
スブラーマンヤン スチトラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JPH10233396A publication Critical patent/JPH10233396A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 本発明は、一般的に、連続して形成されるバ
リア層を上に有する選択ＣＶＤ金属プラグを備えた構造
体を形成する方法を提供する。 【解決手段】 より詳細には、本発明は、選択ＣＶＤ金
属プラグ上及び誘電フィールド上のノジュール近傍にウ
ォームＰＶＤ金属の薄層を付着させて、金属面を平坦化
する。次いで、バリアが、平坦化された金属面上に堆積
される。従って、本発明は、（１）ボイドのない、サブ
ハーフミクロンの選択ＣＶＤ金属バイアプラグ及び相互
接続部と、（２）ＣＭＰを用いない、数が低減されたプ
ロセスステップと、（３）金属のエレクトロマイグレー
ション耐性を改善するための金属プラグ上のバリア層
と、を有するという利点を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
[発明の分野]本発明は、集積回路を製造するためのメタ
ライゼーション法に関する。より詳細には、本発明は、
高アスペクト比のサブハーフミクロン（ハーフミクロン
未満）に適応される、コンタクト又はバイア等の開口部
を含んだ導電層間にボイドのないプラグを形成するため
の、絶縁体層内の相互接続部の選択メタライゼーション
に関する。
【０００２】[関連技術の背景]サブハーフミクロンのマ
ルチレベルメタライゼーションは、次世代超大規模集積
化（ＶＬＳＩ）のキーテクノロジのひとつである。この
技術の中心となるマルチレベル相互接続部は、コンタク
ト、バイア、トラフ及び他の特徴部を含む高アスペクト
比の開口部内に形成された相互接続特徴部の平担化を必
要とする。これら相互接続特徴部を信頼できるように形
成することは、ＶＬＳＩの成功にとって、そして、個々
の基板及びダイ上の回路密度及び品質を改善させる継続
的な努力にとって、非常に重要である。
【０００３】回路密度が増加すると、バイア、コンタク
ト及び他の特徴部の幅は、それらの間の誘電材料の幅と
同様に減少する。従って、ボイドのない小さな特徴部の
形成に多大な努力が向けられている。そのような方法の
ひとつに、基板面上に提供さた露出したニュークリエー
ション（核形成nucleation）面上のみに、材料の選択
（的）堆積（ＣＶＤ）を行うものがある。選択ＣＶＤで
は、前駆体ガスが、基板上の「ニュークリエーションサ
イト（核形成場所nucleation site)」と接触した時に膜
層を堆積する。前駆体ガスは、ニュークリエーションサ
イトで分解（反応）し、堆積が生じる金属層を更に上に
堆積し、種々のガス副生成物を形成し、チャンバから排
気される。
【０００４】選択ＣＶＤ−Ａｌ堆積（選択的なＣＶＤに
よるＡｌの選択的堆積）は、ＣＶＤ−Ａｌ（ＣＶＤによ
って堆積されるＡｌ）前駆体ガスの分解が、通常は、導
電性ニュークリエーション膜からの電子ソースを必要と
する事実に基づいている。従来の選択ＣＶＤ−Ａｌ堆積
プロセスによると、Ａｌは、開口部の底部で露出され
た、金属膜、ドープされたシリコン又は金属シリサイド
等の下地導電層の表面で成長するであろう。逆に言え
ば、Ａｌは、誘電体フィールドと開口部壁等の誘電体面
上で成長はしないであろう。下地導電層は、Ａｌ前駆体
ガスの分解に必要な電子を供給するが、誘電体フィール
ド及び開口部壁は供給しないので、結果として得られた
このＡｌの堆積は、「選択的」となる。選択堆積によっ
て、開口部内でのＣＶＤ−Ａｌのエピタキシャル「ボト
ムアップ」成長が提供されることができ、寸法が非常に
小さく（＜０．２５ミクロン）高アスペクト比（＞５：
１）のバイア又はコンタクト開口部を充填することがで
きる。
【０００５】図１は、集積回路構造体１０の略図であ
る。導電部材１８によって選択的にニュークリエーショ
ンされた、誘電体層１６の表面１９に向けて上方に均一
に成長したバイア１４内に形成された金属相互接続部を
示す。しかし、選択堆積は、誘電体フィールドと開口部
側壁上にほぼ常時存在している表面欠陥の位置でも起こ
り得る。これらの欠陥は自由電子を提供するので、ＣＶ
Ｄ−Ａｌ成長のニュークリエーションサイトとして機能
して、表面１９及び開口部の壁上に望ましくないＣＶＤ
−Ａｌのノジュール１２を形成する。種々の方法が、こ
の選択性の損失とノジュール形成とを最小にするために
用いられてきた。これらの方法は、例えば、選択堆積プ
ロセス前の誘電体面の予備コンディショニングと、選択
堆積後に行われるウェーハ面２０上に形成されたノジュ
ール１２を除去するための化学機械的研磨（ＣＭＰ）等
のデバイスの平担化とを含んでいる。しかし、これらの
方法は、所望の回路構造体を形成するのに必要な処理ス
テップを複雑にして、集積回路製造プロセスの費用を著
しく増加させる。更に、プロセス全体に複数のステップ
を追加するので、回路構造体に欠陥が形成される可能性
が増す。
【０００６】更に、アルミニウムのプラグ及び相互接続
部は、電流の流れに起因するアルミニウム原子の移送又
はエレクトロマイグレーションを示し、その結果、ボイ
ド及び回線障害を発生することがわかった。エレクトロ
マイグレーションは、集積レベルが高まると悪化し、所
定の期間使用された後にのみに表れるという欠点があ
る。
【０００７】集積回路でのエレクトロマイグレーション
を減少させるためのひとつの方法は、アルミニウムより
更に低い抵抗率と、かなり高いエレクトロマイグレーシ
ョン耐性とを有する、銅及びその合金を用いることであ
る。これらの特性は、高い集積レベルで経験されるよう
な高い電流密度を維持するには重要である。しかし、金
属銅の集積化に伴ったマルチレベルメタライゼーション
装置の主要な問題は、エッチング技術を用いて金属をパ
ターン加工することの困難さにある。サブミクロンの最
小特徴サイズのデバイスにとって、銅をパターン加工す
るための湿式エッチング技術は、液体表面張力、等方性
エッチングプロファイル及びオーバーエッチング(over-
etch)制御の困難さにより受け入れることができなかっ
た。その上、選択ＣＶＤ銅のための信頼できるプロセス
も得ることができない。
【０００８】アルミニウムのエレクトロマイグレーショ
ン特性は、アルミニウム特徴部間にバリア層又はキャッ
プ層を形成することにより、飛躍的に改善されることは
周知である。しかし、選択ＣＶＤ−Ａｌプラグ形成後
に、誘電体フィールド上にＣＶＤ−Ａｌノジュールが存
在することは、滑らか、均一、且つ連続的なキャッピン
グの直接堆積を妨げる。現行においては、化学機械的研
磨を用いて、キャップ層を堆積する前に、選択ＣＶＤ−
Ａｌノジュールを除去しなければならない。この高価で
複雑なプロセスは、基板面の無益な汚染を引き起こすプ
ロセス真空中での破壊も含めて、いくつかの追加ステッ
プを伴う。
【０００９】従って、滑らか、連続的且つ均一なキャッ
ピング層を間に有する選択ＣＶＤ−Ａｌバイア／コンタ
クトプラグとＰＶＤ−Ａｌ（ＰＶＤによって堆積される
Ａｌによる）相互接続部とを形成するための簡単な方法
に対するニーズが存在する。より詳細には、改善したエ
レクトロマイグレーション能力を有する集積プラグ／相
互接続メタライゼーションを提供する方法に対するニー
ズがある。この方法が化学機械的研磨（ＣＭＰ）を必要
としなければ望ましいであろう。また、その方法が簡単
であって、一体型のクラスタツール内部で完全に実行さ
れるのであれば、これも望ましいであろう。更に、その
方法がサブクォーターミクロンのＡｌプラグ充填の低温
堆積を提供するのであれば、一層望ましいであろう。
【００１０】[発明の概要]本発明は、誘電体層を貫いて
バイア内に、キャップド(capped)金属プラグを形成する
方法を提供する。ここで、バイアは、堆積強化材料が露
出したフロアを有しており、この方法は、（ａ）バイア
内にプラグを形成するために、バイアフロアの堆積強化
材料上にＣＶＤ−Ａｌ等の金属を選択的に化学気相堆積
させるステップと、（ｂ）プラグ形成中に、選択性の損
失によって形成される全てのノジュールを実質的に平面
化するのに十分な量の金属を、誘電体層上に ＰＶＤ−
Ａｌ又はＰＶＤ−ＡｌＣｕ等の物理気相堆積させるステ
ップと、（ｃ）物理気相堆積金属上にバリア層を堆積さ
せるステップと、を有する。ＰＶＤ金属は、約３５０〜
５００℃の間の温度、最も好ましくは約４００℃で堆積
されることが好ましい。更に、好適なバリア層は、チタ
ンの第１の下層と、窒化チタンの第２の下層と、チタン
の第３の下層とを備える。次いで、ＰＶＤ−Ａｌ等の第
２の金属層が、バリア層上に堆積される。このプロセス
は、化学気相堆積チャンバと物理気相堆積チャンバとを
備えた一体型処理装置で実行されるのが好ましく、酸化
物層の形成、すなわち周囲大気への露出を避けることに
よってインターフェースが改善される。
【００１１】本発明の別の局面では、各端部にバリア層
を有する金属バイアプラグを、誘電体層を貫いて形成す
る方法が提供される。この方法は、（ａ）ワークピース
の最上層に金属積層部（stack）（例えば、Ｔｉ／Ｔｉ
Ｎ／Ａｌ、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ、又はＴｉ／Ｔ
ｉＮ／Ｗ）を堆積させるステップと、（ｂ）金属積層部
に誘電体層を形成するステップと、（ｃ）誘電体層を貫
いてバイアをエッチングして、金属積層部を露出するフ
ロアを形成するステップと、（ｄ）金属積層部の露出部
に導電材料を選択的に化学気相堆積させバイア内にプラ
グを形成するステップと、（ｅ）プラグ形成中の、選択
性の損失によって形成された全てのノジュールをほぼ平
面にするのに十分な量の金属を誘電体層上に物理気相堆
積させるステップと、（ｆ）物理気相堆積金属にバリア
キャップ層を堆積させるステップと、を有する。また、
この方法は、バリアキャップ層に、ＰＶＤ−Ａｌ等の第
２の金属層を堆積させるステップを含んでもよい。次い
で、各メタライゼーション層間にバリア層を有するマル
チレベル集積回路を、金属積層部をエッチングすること
により形成してから、（ｂ）から始まるステップを繰り
返すこともできる。
【００１２】[好適な実施形態の詳細な説明]本発明は一
面において、滑らか、連続的且つ均一なバリアキャップ
層を有する、キャップドアルミニウムプラグ（ＣＡＰ）
を選択化学気相堆積（ＣＶＤ）金属プラグ上に形成する
方法を提供する。より詳細には、本発明は、選択性の損
失に通常は起因しているノジュールを吸収或いは平面化
するために、バリアキャップ層の堆積前に、金属ノジュ
ールが形成されている誘電体フィールドにウォーム(war
m)物理気相堆積（ＰＶＤ）層を付着させる。Ｔｉ／Ｔｉ
Ｎ／Ｔｉの連続堆積等の、滑らで、連続的且つ均一なバ
リアキャップ層がその後形成されて、ＰＶＤアルミニウ
ム（Ａｌ）等の金属相互接続層の堆積が続く。従って、
本発明は、（１）ボイドのない、サブハーフミクロンの
選択ＣＶＤ金属バイアプラグ、（２）金属プラグ上に形
成された、隣接したプラグ／相互接続メタライゼーショ
ンのエレクトロマイグレーション耐性を改善する滑らか
且つ均一なバリアキャップ層、（３）ステップ数が少な
い簡単なプロセス、（４）低誘電率有機材料に対し適合
性のある一体型低温充填プロセス、（５）化学機械的研
磨（ＣＭＰ）の回避、（６）プラグ上面での改善された
テクスチャ（即ち、結晶配向）、という利点を提供す
る。
【００１３】本発明の別の面において、マルチレベルの
金属特徴部間に、滑らか、連続的且つ均一なバリア層を
形成して、集積回路全体のエレクトロマイグレーション
耐性を高める方法を提供する。この方法は、バリア層が
上に形成される別の誘電体層又はメタライゼーション層
の形成に続いて、或いは、先立って、ＣＡＰ構造体を形
成する上記ステップを含む。これらのステップは、特
に、アルミニウムである金属特徴部の各層間にバリア層
を有するマルチレベル集積回路を形成するように繰り返
すことができる。
【００１４】図２〜図８に、複数層間にバリア層を提供
する本発明の典型的な集積回路製造プロセスの各ステッ
プにおける、構造体２０の断面図を示す。このプロセス
の一局面は、図５〜図８に示すように、本発明のＣＡＰ
プロセスを含んでいる。図２〜図８に関して説明する特
定のステップを、予め製造された構造体を用いることに
よって組み合わせたり、用意してもよく、それでもな
お、本発明の範囲内であることは言うまでもない。
【００１５】図２について述べる。構造体２０は、基板
２１上に形成された集積回路特徴部の表層を表すメタラ
イゼーション積層部である。メタライゼーション積層部
は、様々な構成を取ることが可能であるが、ここでは、
基板２１上のチタン（Ｔｉ）層２２、Ｔｉ層２２上のア
ルミニウム／銅（ＡｌＣｕ）層２３、ＡｌＣｕ層２３上
の窒化チタン（ＴｉＮ）層２４を含んだ好ましい構成を
示す。この積層部は、化学的、物理気相堆積を含む従来
技術の何れかによって形成されることができる。
【００１６】バリア層２４がＡｌＣｕ層２３上に形成さ
れて、層２３とバリア層より上に形成される特徴部との
間の相互作用を阻止し、更に本発明に従った、後続の堆
積のためのニュークリエーション層としても機能してい
る。バリア層は、導電金属を含め、適切なニュークリエ
ーション材料又は堆積強化材料を含んでもよく、この材
料は、それと接触する特徴部のエレクトロマイグレーシ
ョン耐性を高める。バリア層は、チタン（Ｔｉ）、窒化
チタン（ＴｉＮ）又はそれらの組合わせを含むのが好ま
しく、厚さは約１００〜５００オングストロームである
のが好ましい。最も好ましいバリア層は、全厚が約４０
０オングストロームの連続的な３層Ｔｉ／ＴｉＮによっ
て形成される。
【００１７】図３について述べる。誘電体層２６が、当
該技術で周知の手順に従って、バリア層２４上に形成さ
れて、集積回路全体のうちの一部分が形成される。現在
周知なものか、いまだ発見されていないものであって
も、エッチング可能な誘電材料であれば、本発明の範囲
内で用いることができる。
【００１８】図４は、誘電体層２６中にバイア２８が形
成された図３の構造体２０の断面図であり、下地バリア
層２４の一部が露出している。プラズマエッチング等の
エッチングプロセスの何れであっても、バイアを形成す
るために本発明の範囲で用いられることができる。二酸
化ケイ素と幾つかの有機材料等の誘電材料をエッチング
するための特定技術は、バッファ処理されたフッ化水素
酸及びアセトン又はＥＫＣ等の化合物を個々に含んでも
よい。しかし、最も好ましいエッチングプロセスは、サ
ブハーフミクロンの、或いはサブクォーターミクロンの
開口部及びバイア２８でさえも、誘電体層２６内に形成
することができる一方で、その下側のバリア層２４の保
全性が確保されるプロセスである。
【００１９】このように形成されたバイア２８は、通
常、メタライゼーション積層部の下地導電部材２２，２
３，２４との電気接続を提供することになる内部導電プ
ラグの堆積を容易にすることが意図されている。バイア
２８は、バリア層２４の堆積強化材料の少なくとも一部
を露出する非導電性の誘電体である壁とフロアとを備え
る。予備メタライゼーション処理は、ＣＶＤメタライゼ
ーションに先立ち、バイア又はコンタクトの洗浄に用い
られることが好ましい。
【００２０】選択ＣＶＤ−Ａｌプロセスは、導電面上の
金属前駆体の分解に基づいている。例えば、ＣＶＤ−Ａ
ｌ膜は、キャリアガス、例えば水素（Ｈ2）又はアルゴ
ン（Ａｒ）とジメチルアルミニウム水素化物（「ＤＭＡ
Ｈ」）の分解反応によって形成されることができる。こ
の特定反応は、ＤＭＡＨが、導電材料の表面等の電子供
与体である堆積強化材料と接触した時に、極めて急速に
生じる。従って、導電性である幾つかの面（バイアフロ
ア上に露出されたバリア層２４）と、非導電性である幾
つかの面（バイア２８の壁）とを備える構造体を用意す
ることによって、Ａｌが、どこに、どのように堆積され
るかということに対して、少なくともいくらかの制御性
又は選択性を達成することは可能である。
【００２１】図５に、図４の構造体２０の下地バリア層
２４上に選択ＣＶＤ−Ａｌプラグ３０を形成した後の断
面図を示す。選択ＣＶＤ−Ａｌは、ボイドのない単結晶
プラグ３０のエピタキシャル成長を提供する。しかし、
ＣＶＤ−Ａｌの相対的な選択性にもかかわらず、少量の
ＣＶＤ−Ａｌは、誘電体層２６上の表面欠陥があるとこ
ろのどこにでも堆積することができ、金属ノジュール３
２を形成する。
【００２２】ＣＶＤ−Ａｌは、種々の条件の下で堆積さ
せることができるが、通常のプロセスは、基板温度が約
１２０〜２８０℃、堆積速度が約２０〜２０００オング
ストローム／秒、好ましくは約１５００オングストロー
ム／秒を含む。ＣＶＤ−Ａｌの堆積は、チャンバ圧力約
１〜８０ｔｏｒｒ、好ましくはチャンバ圧力約２５ｔｏ
ｒｒで実行されることができる。ＣＶＤ−Ａｌのための
好ましい堆積反応は、以下の公式のひとつに従ったジメ
チルアルミニウム水素化物（「ＤＭＡＨ」）の分解を伴
う、 6(CH3)2Al-H+3H2 --------- 6Al+12CH4、又は (CH3)2Al-H ------------- Al+2TMA（トリメチルアルミニウム）+H2 下地導電層２４の露出面だけが、 ＣＶＤ−Ａｌを堆積
する分解反応を促進するので、金属プラグ３０を形成す
るためのバイア２８内への堆積は、選択的である。従っ
て、ＣＶＤ−Ａｌは、フロアから上方へ堆積されて、バ
イア壁に実質的にＣＶＤ−Ａｌ堆積することもなく、バ
イア２８を充填する。
【００２３】更に、バイア２８は、実質的に非導電であ
る誘電体壁と導電フロアとを備えている。上で検討した
ように、開口部の誘電体壁等の実質的な非導電材料は、
良好な電子供与体ではないので、ＣＶＤ金属前駆体の分
解のための良好なニュークリエーション部を提供しな
い。逆に、ＣＶＤ金属膜は、バイアフロアの露出した導
電面上で形成し始める。最初の金属層がバイアフロア上
に堆積された後、後続の堆積はより容易に生じるので、
金属はバイアフロアから上方又は外方へ成長して、バイ
アを充填する。
【００２４】バイアの誘電体壁上の欠陥が開口部内部で
散在するノジュールを形成させるかもしれないが、ノジ
ュール形成が選択成長よりもはるかに低速で生じるの
で、これらのノジュールは通常、開口部を塞いだり、開
口部内にボイドを生じたりしない。導電バイアフロアは
通常の欠陥よりもはるかに大きい表面積を露出している
ので、５：１という高いアスペクト比を有するバイア内
であっても、ノジュールがバイアを横断して成長して内
部にボイドを形成してしまう機会を得る前に、バイアを
金属でフロアから上方に向かって充填されてしまう。
【００２５】図６に、図５の構造体２０に、薄い、ＰＶ
Ｄ−Ａｌ層又はＰＶＤ−ＡｌＣｕ層３４を塗布すること
によってノジュール３２を平担化（図６を参照）した後
の断面図を示す。金属は、プラグ３０の形成中の選択性
の損失によって形成された全てのノジュールをほぼ平坦
にするために十分な量と十分な温度で、誘電体層２６上
に堆積される。ＰＶＤ金属層３４は、約３５０〜５００
℃の温度で、好ましくは約４００℃で、厚さ約１００〜
１２００オングストロームになるまで堆積される。この
ＰＶＤステップは、 ＣＶＤ−Ａｌノジュールを吸収す
るか、平面化することによってＣＶＤ−Ａｌノジュール
を滑らかにし、均一な、薄いＡｌ層３４を形成する。
【００２６】図７に、図６の構造体２０に、ＰＶＤ−Ａ
ｌ又はＡｌＣｕ３４の上にバリア層３６を加えた後の断
面図を示す。図８の積層部２２，２３，３４と、誘電体
層２６上に形成される構造体３０，３４，３６は、バリ
ア層がアルミニウムプラグを「キャップする」ので、キ
ャップドアルミニウムプラグ（ＣＡＰ）構造体、と本明
細書では称する。このバリア層３６は、チタン（Ｔ
ｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化
タンタル（ＴａＮ）及びそれらの組合わせから成る群か
ら選択されたＰＶＤ層であるのが好ましい。最も好まし
いバリアキャップ層３６は、３層の連続層Ｔｉ／ＴｉＮ
／Ｔｉによって形成される。バリア層は、アルミニウム
プラグと、続いて堆積されたアルミニウム相互接続部又
は他の特徴部との間の相互作用を制限するよう機能す
る。よって、バリア層３６は、Ａｌプラグ３０のエレク
トロマイグレーション耐性と信頼性を改善させる。バリ
ア層３６は、本発明の範囲で、任意の厚さを有すること
ができる一方、Ｔｉ／ＴｉＮ／Ｔｉ層の好ましい厚さ
は、約３００〜５００オングストロームであり、最も好
ましくは厚さ約４００オングストロームである。バリア
層のＴｉＮ部は、 又はＰＶＤプロセスの何れかによっ
て形成されてもよいが、ＰＶＤ ＴｉＮが好ましい。更
に、バリア層のＴｉ部は、ＰＶＤ Ｔｉによって形成さ
れるのが好ましい。
【００２７】図８は、図７の構造体２０に、標準のＰＶ
Ｄ−Ａｌ又はＡｌＣｕ層３８を加えたものの断面図で、
相互接続メタライゼーションを提供している。ＰＶＤ−
Ａｌ又はＡｌＣｕ相互接続部が、図７のＣＡＰ構造体上
に形成されており、プラグ及び相互接続部の両方で改善
されたエレクトロマイグレーション特性を有する集積プ
ラグ／相互接続メタライゼーションを提供している。別
のバリア層を含んだ追加の処理又は層が、本発明の範囲
内でＰＶＤ−Ａｌ層に形成され得ることが認識されるべ
きである。実際に、プロセス全体が何回繰り返されても
よいことが認識されるべきである。
【００２８】本発明の別の局面では、プラグ又は相互接
続部は、高度の結晶配向とフィールド上の優先的反射率
改善(preferential reflectivity improvement)（ＰＲ
ＩＭＥ）をもたらす方法により、バリア層又はＣＡＰ構
造体に形成されてもよい。プラグ又は相互接続部におけ
る結晶配向は、ＰＶＤ又はＣＶＤ技術のどちらかによっ
て、誘電体層及び金属プラグを堆積する前にバリア層の
面上に、或いは、相互接続部を堆積する前に誘電体フィ
ールド上に、自己整列材料の極めて薄い層又はエプシロ
ン（ε）層を堆積することにより改善される。
【００２９】バリア層３６上に堆積されるエプシロン材
料は、通常、Ｔｉ、ＴｉＮ又はそれらの組合わせを含ん
でいる。エプシロン層の上に形成された導電プラグ又は
相互接続部の反射率は、他のニュークリエーション層に
形成された相互接続部に比べて改善される。エプシロン
層は、単体材料から形成してもよく、或いは、チタン、
窒化チタン、アルミニウム、Ｎｂ、アルミニウム及びＴ
ａから成る群から選択された材料の組合わせから形成し
てもよい。
【００３０】少量の材料を、それらの上に導電膜を堆積
させる前に堆積すると、膜内部の高配向結晶構造体の成
長をが促進されて、その膜の反射率が改善される。Ｔｉ
層等の、薄い自己整列エプシロン層は、好ましくは約５
０オングストロームの厚さで、好ましくはフィールド上
にＰＶＤ技術を用いて堆積され、導電金属プラグ又は相
互接続部を引き続き堆積することのできる表面が提供さ
れる。薄い自己整列エプシロンＴｉＮ層は、窒素の濃い
雰囲気中で耐火材料のターゲットがスパッタリングさ
れ、その一部によって基板上に堆積するＴｉＮのフラッ
クスが提供されることによって好ましくは堆積される。
エプシロン層に堆積された導電層の反射率は、シリコン
基線を用いて、４３６ミクロンと測定されたが、この反
射率は、エプシロン層なしでバリア層上に直接堆積され
た電層よりも約３０％大きい。
【００３１】薄い自己整列エプシロン層は、結晶配向を
強化して、結果として得られたプラグ又は相互接続部内
に大規模な結晶構造体を提供する。単一Ｔｉ／ＴｉＮニ
ュークリエーション層に加えて、本発明者は更に、Ｔｉ
／ＴｉＮ、Ｔｉ／Ａｌ層、ＴｉＮ／Ｔｉ層又はそれらの
組合わせから構成される組合わせが、エプシロン層とし
て基板上に堆積されると、堆積されたＡｌ膜内で大規模
な結晶形成及び＜１１１＞結晶配向を促進することを発
見した。得られた膜の結晶構造を改善することは、電気
特性を強化して膜内の応力を低減する。配向は、ＰＶＤ
−Ａｌのエプシロン層をエプシロンＴｉ層又はＴｉＮ層
に続いて堆積することによって改善される可能性があ
り、そのため、ＴｉＮ層又はＴｉ層は、チャンバ内の他
の反応性種、例えば炭素に化学結合することができない
と考えられている。
【００３２】薄い自己整列エプシロン膜は、単体原子層
又は単一材料の単層を含んでいてもよく、或いは、順次
堆積される原子層又は複数材料の単層を含んでいてもよ
い。自己整列材料は分散されていることが最も好まし
く、通常、所望の表面上での膜形成を強化するため、所
望の表面上全体規模で均一に分散されていることが好ま
しい。自己整列ニュークリエーション材料は、通常、電
子を提供することができる金属等の導電材料であって、
それらの反応と（金属ＣＶＤ前駆体等の）堆積する導電
膜層の結晶化とを容易にする。好ましいニュークリエー
ション層は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、
窒化チタン（ＴｉＮ）、銅（Ｃｕ）及びシリコン（Ｓ
ｉ）等の導電材料を含む。
【００３３】更に、本発明の堆積ステップは、ＣＶＤ及
びＰＶＤの両プロセスチャンバを含む一体型のクラスタ
ツール内で実行されることが好ましい。図９に、典型的
な一体型クラスタツール４０の略図を示す。通常、基板
はカセットロードロック４２を通して、クラスタツール
４０から導入されて引き出される。ブレード４７を有す
るロボット４４が、クラスタツール内部に設置されてお
り、クラスタツールを通して基板４５を移動させる。通
常、１台のロボット４４が、バッファチャンバ４６内に
配置されており、カセットロードロック４２と、脱ガス
ウェーハ配向チャンバ５０と、プリクリーンチャンバ５
１と、ＰＶＤ ＴｉＮＡＲＣチャンバ５２と、冷却チャ
ンバ５４との間で基板を搬送する。搬送チャンバ６０内
には第２のロボット４８が設置されており、冷却チャン
バ５４と、干渉性Ｔｉチャンバ５５と、 ＴｉＮチャン
バ５６と、ＣＶＤ−Ａｌチャンバ５７と、ＰＶＤ−Ａｌ
Ｃｕ処理チャンバ５８とへ基板を搬出入する。一体型装
置内の搬送チャンバ６０内は、約１０-6〜１０-9ｔｏｒ
ｒの真空に維持されるのが好ましい。図９のチャンバ構
成は、単一クラスタツールでのＣＶＤ及びＰＶＤの両処
理が可能な一体型処理装置を備えている。この特定のチ
ャンバ構成は、単に一例を示すものであって、本発明の
適用を制限するように捕るべきではない。
【００３４】本発明に従って、他のチャンバ、クラスタ
ツール又は装置によって前処理された結果、基板の面上
にはメタライゼーション積層部が受容されるであろう。
シリコンウェーハの上に形成される代表的なメタライゼ
ーション積層部は、薄いＴｉ層、ＡｌＣｕ層、及び薄い
ＴｉＮ層を含む。更に、積層部は、パターン化されてエ
ッチングされ、当該技術において周知の手順を用いてバ
イアが形成された第１の相互レベルの誘電体層を既に受
容している。誘電体層内にエッチングされたバイア及び
第１のメタライゼーション積層部を有する基板は、その
後更に、好ましくはクラスタツール４０内で処理され
て、上記のバイア内部のキャップドアルミニウムプラグ
（ＣＡＰ）を形成する。
【００３５】クラスタツール４０内で実行される好適な
プロセスでは、基板をカセットロードロック４２からバ
ッファチャンバ４６まで通過させることによってＣＡＰ
が形成される。ここでロボット４４は、基板３５を先ず
脱ガスチャンバ５０内に、次いでプリクリーンチャンバ
５１に移動させるであろう。その後、基板は、ロボット
４８によって、プラグを形成するため ＣＶＤ−Ａｌチ
ャンバ５７内に、また誘電フィールドの上に形成された
ノジュールすべてを平坦化するためＰＶＤ−Ａｌ又はＡ
ｌＣｕチャンバ５８内に、或いはそれらの間を搬送され
てもよい。次いで、平坦化された構造体は、ひとつ以上
のチャンバ５５，５６内でバリア層を受け入れる。最も
好ましくは、構造体は、ＰＶＤ Ｔｉチャンバ５５、Ｃ
ＶＤ ＴｉＮチャンバ５６に搬送され、次いでＰＶＤ Ｔ
ｉチャンバ５５に戻されることによって、連続した３層
を受容する。その後、基板はロボット４８によって冷却
チャンバ５４へ送り返される。基板は、基板上に所望の
構造体の製造を達成するために、ひとつ以上のチャンバ
内で、何回でも、いかなる目的のためにも処理され、冷
却され得ることが期待される。基板は、ＣＡＰの形成の
後、バッファチャンバ４６を通ってロードロック４２に
搬送されてクラスタツールから取り除かれる。マイクロ
プロセッサ制御装置７０が、装置及びシーケンスを通し
た基板の動きと、基板上での所望の膜層の形成とを制御
するため備えられている。
【００３６】段階式真空ウェーハ処理装置(staged-vacu
um wafer processing system)が、１９９３年２月１６
日にTepman他に付与された「段階式真空ウェーハ処理装
置及びその方法」という名称の米国特許第５１８６７１
８号明細書に開示されており、本明細書に援用されてい
る。
【００３７】図１０に、本装置のＣＶＤチャンバにガス
を供給するガスボックス装置８０を図示する。 ＣＶＤ
−Ａｌガスボックス８４には、Ｎ2，Ａｒ，Ｈ2が供給さ
れる。前駆体ガスのジメチルアルミニウム水素化物
（「ＤＭＡＨ」）及び、Ａｒ又はＨ２等のキャリアガス
は、アルミニウムを堆積するＣＶＤ−Ａｌチャンバ５７
内に通過させられる。チャンバ５７は、チャンバ内に真
空を提供するターボ式ポンブとブロワ／乾燥ポンプ８６
とを装備している。
【００３８】ＰＶＤ ＴｉＮが好ましい一方で、ＣＶＤ
ＴｉＮを、本発明に従って用いてもよい。ＣＶＤ Ｔｉ
Ｎが用いられる場合、ガスボックス８２には、Ｎ2，Ａ
ｒ，Ｈｅ，Ｏ2，ＮＦ3，Ｈ2が供給される。不活性ガス
Ａｒ及びＮ２に加えて、反応物質テトラキスジメチルア
ミノチタン（「ＴＤＭＡＴ」）が、処理のために ＣＶ
Ｄ ＴｉＮチャンバ５６に通される。チャンバ５６も同
じく、チャンバ内に真空を提供するターボ式ポンブとブ
ロワ／乾燥ポンプ８６とを装備している。
【００３９】前記は、本発明の好適な実施形態に向けら
れている一方、本発明の他のそして更なる実施実施形態
は、それらの基本的な範囲から逸脱することなく工夫さ
れ得る。本発明の範囲は、請求項によって決定される。
【図面の簡単な説明】
上で簡単に概略的に示された本発明の、より詳細な説明
を添付図面に図示されたそれらの実施形態を参照して得
ることができ、本発明の上記の特徴、利点及び目的を達
成する態様が詳細に理解できる。しかし、添付図面は、
本発明の代表的な実施形態のみを図示しており、従って
その範囲を制限するものと見なされるものではなく、故
に、本発明が他の等しく効果的な実施形態を認めること
ができることに留意すべきである。
【図１】選択ＣＶＤ−Ａｌによってバイア内に形成され
た金属プラグと、誘電フィールド上に形成されたノジュ
ールを有する集積回路構造体の断面図である。
【図２】基板上に形成されたメタライゼーション構造体
の断面図である。
【図３】図２の構造体の、誘電体層を堆積させた後の断
面図である。
【図４】図３の構造体の、誘電体層をエッチングして下
地バリア層を露出し、バイア又はトラフを形成させた後
の断面図である。
【図５】図４の構造体の、バイアを充填する、下地バリ
ア層上の選択ＣＶＤ−Ａｌプラグ形成後の断面図であ
る。
【図６】図５の集積回路構造体の、薄いウォームＰＶＤ
−ＡｌＣｕ層を付着させることによって、ノジュールを
平担化した後の断面図である。
【図７】図６の構造体の、バリア層付着後の断面図であ
る。
【図８】図７の構造体の、標準ＰＶＤ−Ａｌ層付着後の
断面図である。
【図９】化学気相堆積法（ＣＶＤ）と物理気相堆積法
（ＰＶＤ）の両方を実行する一体型クラスタツールの平
面図である。
【図１０】図９のクラスタツール上のＣＶＤチャンバに
ガスを供給するガスボックス装置の略図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リアン−ユー チャン アメリカ合衆国， カリフォルニア州， フォースター シティー， メルボルン ストリート 1400 (72)発明者 スチトラ スブラーマンヤン アメリカ合衆国， カリフォルニア州， サニーヴェイル， アルパイン テラス 988， ナンバー４

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】堆積強化材料が露出しているフロアを有す
    るバイア内に、誘電体層を貫いてキャップド金属プラグ
    を形成する方法であって、 ａ）前記バイア内にプラグを形成するために、前記バイ
    アフロアの前記堆積強化材料上に金属を選択的に化学気
    相堆積するステップと、 ｂ）前記誘電体層上の全てのノジュールを実質的に平坦
    化するために十分な量のウォーム金属を、記誘電体層上
    に物理気相堆積するステップと、 ｃ）前記物理気相堆積された金属上にバリア層を堆積す
    るステップと、を備える方法。
  2. 【請求項２】 前記選択的に化学気相堆積される金属が
    ＣＶＤ−Ａｌである請求項１の方法。
  3. 【請求項３】 前記ウォームＰＶＤ金属がウォームＰＶ
    Ｄ−Ａｌである請求項２の方法。
  4. 【請求項４】 前記ウォームＰＶＤ金属がウォームＰＶ
    Ｄ−ＡｌＣｕである、請求項２の方法。
  5. 【請求項５】 前記ウォームＰＶＤ金属が約３５０〜５
    ００℃の温度で堆積される請求項２の方法。
  6. 【請求項６】 前記ウォームＰＶＤ金属が約４００℃の
    温度で堆積される請求項５の方法。
  7. 【請求項７】 前記バリア層が、チタン、窒化チタン、
    タンタル及び窒化タンタルから成る群から選択された金
    属を含む請求項１の方法。
  8. 【請求項８】 前記バリア層が、チタンの第１の下層
    と、窒化チタンの第２の下層と、チタンの第３の下層と
    を備える請求項１の方法。
  9. 【請求項９】（ｄ）前記バリア層上に第２の金属層を堆
    積するステップ、を更に含む請求項１の方法。
  10. 【請求項１０】 前記第２の金属層が、ＰＶＤ−Ａｌ、
    ＣＶＤ−Ａｌ、Ｃｕ又はそれらの組合わせを含む請求項
    ９の方法。
  11. 【請求項１１】 （ｄ）前記バリア層上に金属相互接続
    部を形成するステップ、を更に含む請求項１の方法。
  12. 【請求項１２】 前記金属相互接続部がアルミニウムを
    含む請求項１１の方法。
  13. 【請求項１３】 前記ステップ（ａ）〜（ｃ）が、化学
    気相堆積チャンバと物理気相堆積チャンバとを備えた一
    体型処理装置内で実行される請求項１の方法。
  14. 【請求項１４】 誘電体層を貫いて各端部にバリア層を
    有するバイアプラグを形成する方法であって、 ａ）ワークピースの表層上にバリア層を堆積するステッ
    プと、 ｂ）前記バリア層上に誘電体層を形成するステップと、 ｃ）前記バリア層を露出するフロアを形成するために、
    前記誘電体層を貫いてバイアをエッチングするステップ
    と、 ｄ）前記バイア内にプラグを形成するために、前記バリ
    ア層の露出部上に導電材料を選択的に化学気相堆積する
    ステップと、 ｅ）プラグ形成中の選択性の損失により形成された、全
    てのノジュールを実質的に平坦化するために十分な量の
    ウォーム金属を、前記誘電体層上に物理気相堆積するス
    テップと、 ｆ）前記ウォーム物理気相堆積された金属上にバリアキ
    ャップ層を堆積するステップと、 を含む方法。
  15. 【請求項１５】 前記バリア層の両方が、チタン、窒化
    チタン、タンタル及び窒化タンタルから成る群から選択
    される金属を含む請求項１４の方法。
  16. 【請求項１６】 （ｇ）第２の金属層を前記バリアキャ
    ップ層上に堆積するステップを更に含む請求項１４の方
    法。
  17. 【請求項１７】 （ｇ）第２の金属層を前記バリアキャ
    ップ層上に堆積するステップと、 （ｈ）他のバリア層を前記第２の金属層上に堆積するス
    テップと、を更に含む請求項１４の方法。
  18. 【請求項１８】 前記ステップ（ｂ）〜（ｈ）を繰り返
    すステップを更に含む請求項１７の方法。
  19. 【請求項１９】 前記第２の金属層が、ＰＶＤ−Ａｌを
    含む請求項１６の方法。
JP9370396A 1996-12-30 1997-12-26 集積化プラグ／相互接続メタライゼーション用の選択ＣＶＤ Ａｌを用いた内部キャップドアルミニウムプラグ（ＣＡＰ）プロセス Withdrawn JPH10233396A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/791653 1996-12-30
US08/791,653 US6110828A (en) 1996-12-30 1996-12-30 In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization

Publications (1)

Publication Number Publication Date
JPH10233396A true JPH10233396A (ja) 1998-09-02

Family

ID=25154367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9370396A Withdrawn JPH10233396A (ja) 1996-12-30 1997-12-26 集積化プラグ／相互接続メタライゼーション用の選択ＣＶＤ Ａｌを用いた内部キャップドアルミニウムプラグ（ＣＡＰ）プロセス

Country Status (6)

Country Link
US (1) US6110828A (ja)
EP (1) EP0851482A3 (ja)
JP (1) JPH10233396A (ja)
KR (1) KR100489920B1 (ja)
SG (1) SG54612A1 (ja)
TW (1) TW385533B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040222525A1 (en) * 1997-03-14 2004-11-11 Rhodes Howard E. Advanced VLSI metallization
US6660650B1 (en) * 1998-12-18 2003-12-09 Texas Instruments Incorporated Selective aluminum plug formation and etchback process
US6245655B1 (en) * 1999-04-01 2001-06-12 Cvc Products, Inc. Method for planarized deposition of a material
US6211086B1 (en) * 1999-06-08 2001-04-03 United Microelectronics Corp. Method of avoiding CMP caused residue on wafer edge uncompleted field
US6924226B2 (en) 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US7105434B2 (en) 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US6207558B1 (en) 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6509274B1 (en) * 2000-08-04 2003-01-21 Applied Materials, Inc. Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate
US20020192948A1 (en) * 2001-06-15 2002-12-19 Applied Materials, Inc. Integrated barrier layer structure for copper contact level metallization
KR100576363B1 (ko) * 2003-05-30 2006-05-03 삼성전자주식회사 인시투 화학기상증착 금속 공정 및 그에 사용되는화학기상증착 장비
KR100561523B1 (ko) * 2003-12-31 2006-03-16 동부아남반도체 주식회사 알루미늄 배선 형성 방법
DE102004015865B4 (de) * 2004-03-31 2006-05-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reinigen der Oberfläche eines Substrats
US7799683B2 (en) * 2004-11-08 2010-09-21 Tel Epion, Inc. Copper interconnect wiring and method and apparatus for forming thereof
US20070184656A1 (en) * 2004-11-08 2007-08-09 Tel Epion Inc. GCIB Cluster Tool Apparatus and Method of Operation
US7550055B2 (en) * 2005-05-31 2009-06-23 Applied Materials, Inc. Elastomer bonding of large area sputtering target
WO2007092856A2 (en) * 2006-02-06 2007-08-16 Tel Epion Inc. Copper interconnect wiring and method and apparatus for forming thereof
US7901869B2 (en) * 2007-06-01 2011-03-08 Applied Materials, Inc. Double patterning with a double layer cap on carbonaceous hardmask
US8183145B2 (en) * 2007-10-11 2012-05-22 International Business Machines Corporation Structure and methods of forming contact structures
US9293557B2 (en) 2014-02-20 2016-03-22 International Business Machines Corporation Low temperature spacer for advanced semiconductor devices
CN112379245B (zh) * 2020-11-11 2023-08-11 上海华力集成电路制造有限公司 金属电迁移测试结构及其测试方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559030B2 (ja) * 1986-07-25 1996-11-27 日本電信電話株式会社 金属薄膜の製造方法
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JPS63160328A (ja) * 1986-12-24 1988-07-04 Mitsubishi Electric Corp 半導体装置の製造方法
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
US4920072A (en) * 1988-10-31 1990-04-24 Texas Instruments Incorporated Method of forming metal interconnects
JPH038359A (ja) * 1989-06-06 1991-01-16 Fujitsu Ltd 半導体装置の製造方法
DE69120446T2 (de) * 1990-02-19 1996-11-14 Canon Kk Verfahren zum Herstellen von abgeschiedener Metallschicht, die Aluminium als Hauptkomponente enthält, mit Anwendung von Alkylaluminiumhydrid
US5032233A (en) * 1990-09-05 1991-07-16 Micron Technology, Inc. Method for improving step coverage of a metallization layer on an integrated circuit by use of a high melting point metal as an anti-reflective coating during laser planarization
US5147819A (en) * 1991-02-21 1992-09-15 Micron Technology, Inc. Semiconductor metallization method
JPH04368125A (ja) * 1991-06-14 1992-12-21 Canon Inc 半導体装置及びその製造方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
EP0608628A3 (en) * 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device with a multilayer connection structure.
JPH0722339A (ja) * 1993-07-05 1995-01-24 Toshiba Corp 薄膜形成方法
US5393703A (en) * 1993-11-12 1995-02-28 Motorola, Inc. Process for forming a conductive layer for semiconductor devices
US5585308A (en) * 1993-12-23 1996-12-17 Sgs-Thomson Microelectronics, Inc. Method for improved pre-metal planarization
JPH0897287A (ja) * 1994-09-29 1996-04-12 Kawasaki Steel Corp ヴィア孔の埋め込み方法
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
DE69625265T2 (de) * 1995-03-28 2003-09-04 Texas Instruments Inc., Dallas Halbleiterstrukturen
US5989633A (en) * 1996-04-29 1999-11-23 Applied Materials, Inc. Process for overcoming CVD aluminum selectivity loss with warm PVD aluminum

Also Published As

Publication number Publication date
TW385533B (en) 2000-03-21
EP0851482A2 (en) 1998-07-01
EP0851482A3 (en) 1999-09-22
KR19980064796A (ko) 1998-10-07
US6110828A (en) 2000-08-29
KR100489920B1 (ko) 2005-09-16
SG54612A1 (en) 1998-11-16

Similar Documents

Publication Publication Date Title
JP4615707B2 (ja) デュアルダマシン金属化方法
US6537905B1 (en) Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
JPH10233396A (ja) 集積化プラグ／相互接続メタライゼーション用の選択ＣＶＤ Ａｌを用いた内部キャップドアルミニウムプラグ（ＣＡＰ）プロセス
US6955983B2 (en) Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer
US6120844A (en) Deposition film orientation and reflectivity improvement using a self-aligning ultra-thin layer
US6458684B1 (en) Single step process for blanket-selective CVD aluminum deposition
US5442235A (en) Semiconductor device having an improved metal interconnect structure
KR100407678B1 (ko) 반도체 소자의 구리 금속배선 형성 방법
US6803310B2 (en) Method for forming a plug metal layer
US6066358A (en) Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
US20040043602A1 (en) Semiconductor device and method for manufacturing the same
JPH08250497A (ja) 半導体装置の金属配線層の形成方法
US20030073304A1 (en) Selective tungsten stud as copper diffusion barrier to silicon contact
EP0805490A1 (en) Process for overcoming selectivity loss

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050301