JPH0722339A - 薄膜形成方法 - Google Patents
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- JPH0722339A JPH0722339A JP5165644A JP16564493A JPH0722339A JP H0722339 A JPH0722339 A JP H0722339A JP 5165644 A JP5165644 A JP 5165644A JP 16564493 A JP16564493 A JP 16564493A JP H0722339 A JPH0722339 A JP H0722339A
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
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- C—CHEMISTRY; METALLURGY
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
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Abstract
(57)【要約】
【目的】半導体基板の表面に形成された溝が高アスペク
ト比でテーパ形状であっても、方向性の高い成膜が行な
える薄膜形成方法を提供すること。 【構成】表面に溝が形成された半導体基板１が収容され
た成膜室内を１０-6Ｔｏｒｒ台以下に排気した後、成膜
室内にＴｉＣｌ4 ，水素，窒素およびＮＦ3 のガスを成
膜室内に導入し、次いでこれらのガスをプラズマ化して
溝の側壁部以外にＴｉＮ薄膜２を選択的に形成する工程
とを有することを特徴とする。
ト比でテーパ形状であっても、方向性の高い成膜が行な
える薄膜形成方法を提供すること。 【構成】表面に溝が形成された半導体基板１が収容され
た成膜室内を１０-6Ｔｏｒｒ台以下に排気した後、成膜
室内にＴｉＣｌ4 ，水素，窒素およびＮＦ3 のガスを成
膜室内に導入し、次いでこれらのガスをプラズマ化して
溝の側壁部以外にＴｉＮ薄膜２を選択的に形成する工程
とを有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜形成方法に係り、
特にプラズマを利用した薄膜形成方法に関する。
特にプラズマを利用した薄膜形成方法に関する。
【０００２】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。素子の
微細化が進むと、アスペクト比が大きい溝などに薄膜を
形成する成膜技術が必要となってくる。
こと、つまり、素子の微細化により実現できる。素子の
微細化が進むと、アスペクト比が大きい溝などに薄膜を
形成する成膜技術が必要となってくる。
【０００４】このような成膜技術として、低圧プラズマ
源を用いたプラズマＣＶＤ法が注目されている。これは
気体の平均自由行程が長くなり、直進性の良い反応種が
得られるからである。低圧プラズマ源としては、ＥＢＥ
Ｐ（Electron Beam ExcitedPlasma），ＥＣＲ（Electro
n Cyclotron Resonance）プラズマ，ＨＥＬＩＣＯＮプ
ラズマなどが知られている。
源を用いたプラズマＣＶＤ法が注目されている。これは
気体の平均自由行程が長くなり、直進性の良い反応種が
得られるからである。低圧プラズマ源としては、ＥＢＥ
Ｐ（Electron Beam ExcitedPlasma），ＥＣＲ（Electro
n Cyclotron Resonance）プラズマ，ＨＥＬＩＣＯＮプ
ラズマなどが知られている。
【０００５】このような低圧プラズマ源を用いたプラズ
マＣＶＤ法によれば、被処理基体に電圧を印加してプラ
ズマ中から堆積種イオンを被処理基体に積極的に引き込
むことにより、図５に示すように、被処理基体８１の表
面に形成された垂直形状の溝内に方向性の高い薄膜８２
を形成できる。しかし、図５に示すように、溝の形状が
テーパ状の場合には、溝の側壁部にも薄膜８２が形成さ
れ、方向性の高い成膜が困難になるという問題があっ
た。
マＣＶＤ法によれば、被処理基体に電圧を印加してプラ
ズマ中から堆積種イオンを被処理基体に積極的に引き込
むことにより、図５に示すように、被処理基体８１の表
面に形成された垂直形状の溝内に方向性の高い薄膜８２
を形成できる。しかし、図５に示すように、溝の形状が
テーパ状の場合には、溝の側壁部にも薄膜８２が形成さ
れ、方向性の高い成膜が困難になるという問題があっ
た。
【０００６】
【発明が解決しようとする課題】上述の如く、従来の低
圧プラズマ源を用いたプラズマＣＶＤ法では、溝が高ア
スペクト比でテーパ形状の場合、溝の側壁部にも薄膜が
形成され、方向性の高い成膜が困難であるという問題が
あった。
圧プラズマ源を用いたプラズマＣＶＤ法では、溝が高ア
スペクト比でテーパ形状の場合、溝の側壁部にも薄膜が
形成され、方向性の高い成膜が困難であるという問題が
あった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、被処理基体の表面に形
成された溝が、高アスペクト比でテーパ形状であって
も、溝内に方向性の高い薄膜を形成できる薄膜形成方法
を提供することにある。
ので、その目的とするところは、被処理基体の表面に形
成された溝が、高アスペクト比でテーパ形状であって
も、溝内に方向性の高い薄膜を形成できる薄膜形成方法
を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜形成方法（請求項１）は、表面に溝
が形成された被処理基体が収容された成膜室内に、金属
物質からなる原料ガスを導入し、この原料ガスをプラズ
マ化して前記被処理基体上に薄膜を形成する薄膜形成方
法において、前記成膜室内に前記原料ガスとともにハロ
ゲン系のガスを導入し、このハロゲン系のガスと前記原
料ガスとの混合ガスを１０-4Ｔｏｒｒ台以下の圧力でプ
ラズマ化し、前記被処理基体上に前記薄膜を異方的に形
成することを特徴とする。
めに、本発明の薄膜形成方法（請求項１）は、表面に溝
が形成された被処理基体が収容された成膜室内に、金属
物質からなる原料ガスを導入し、この原料ガスをプラズ
マ化して前記被処理基体上に薄膜を形成する薄膜形成方
法において、前記成膜室内に前記原料ガスとともにハロ
ゲン系のガスを導入し、このハロゲン系のガスと前記原
料ガスとの混合ガスを１０-4Ｔｏｒｒ台以下の圧力でプ
ラズマ化し、前記被処理基体上に前記薄膜を異方的に形
成することを特徴とする。
【０００９】また、本発明の他の薄膜形成方法（請求項
２）は、表面に溝が形成された被処理基体が収容された
成膜室内に、金属物質からなる原料ガスを導入し、この
原料ガスをプラズマ化して前記被処理基体上に薄膜を形
成する薄膜形成方法において、前記成膜室内の前記原料
ガスを１０-4Ｔｏｒｒ台以下の圧力でプラズマ化し、前
記被処理基体上に前記薄膜を形成する工程と、前記成膜
室内にプラズマにより励起せしめたハロゲン系のガスを
前記被処理基体に供給し、このハロゲン系のガスにより
前記薄膜の全面をエッチングし、被処理基体上に前記薄
膜を異方的に残置する工程とを有することを特徴とする
なお、上記金属物質は、単体の金属の他、有機金属や金
属ハロゲン化物等の金属を含む物質も意味している。
２）は、表面に溝が形成された被処理基体が収容された
成膜室内に、金属物質からなる原料ガスを導入し、この
原料ガスをプラズマ化して前記被処理基体上に薄膜を形
成する薄膜形成方法において、前記成膜室内の前記原料
ガスを１０-4Ｔｏｒｒ台以下の圧力でプラズマ化し、前
記被処理基体上に前記薄膜を形成する工程と、前記成膜
室内にプラズマにより励起せしめたハロゲン系のガスを
前記被処理基体に供給し、このハロゲン系のガスにより
前記薄膜の全面をエッチングし、被処理基体上に前記薄
膜を異方的に残置する工程とを有することを特徴とする
なお、上記金属物質は、単体の金属の他、有機金属や金
属ハロゲン化物等の金属を含む物質も意味している。
【００１０】
【作用】本発明の薄膜形成方法（請求項１，２）では、
以下のメカニズムにより原料ガスのプラズマにより生じ
た膜材料となる金属物質の正イオンが、溝の側壁部より
溝の底部に優先的に輸送される。
以下のメカニズムにより原料ガスのプラズマにより生じ
た膜材料となる金属物質の正イオンが、溝の側壁部より
溝の底部に優先的に輸送される。
【００１１】本発明では、１０-4Ｔｏｒｒ台以下の低圧
力でプラズマを形成しているため、ガス同志が衝突する
頻度は十分小さくなる。この結果、正イオンはほとんど
ガスの散乱を受けず、正イオンの運動は基本的には電界
に沿ったものとなり、被処理基体の溝の側壁部に形成さ
れる薄膜は、溝の底部のそれに比べて十分薄いものとな
る。
力でプラズマを形成しているため、ガス同志が衝突する
頻度は十分小さくなる。この結果、正イオンはほとんど
ガスの散乱を受けず、正イオンの運動は基本的には電界
に沿ったものとなり、被処理基体の溝の側壁部に形成さ
れる薄膜は、溝の底部のそれに比べて十分薄いものとな
る。
【００１２】一方、成膜室内には、原料ガスと同時（請
求項１）に、または成膜後（請求項２）に、ハロゲン系
のガスが導入されるため、被処理基体上に形成された薄
膜は中性のハロゲンや、ラジカル化したハロゲン等によ
りエッチングされる。
求項１）に、または成膜後（請求項２）に、ハロゲン系
のガスが導入されるため、被処理基体上に形成された薄
膜は中性のハロゲンや、ラジカル化したハロゲン等によ
りエッチングされる。
【００１３】ここで、被処理基体の溝の側壁部に形成さ
れた薄膜は、上述したように、溝の底部のそれより十分
薄いので、先にエッチング除去される。したがって、被
処理基体の溝の側壁部以外の部分に薄膜が選択的に形成
されることになる。
れた薄膜は、上述したように、溝の底部のそれより十分
薄いので、先にエッチング除去される。したがって、被
処理基体の溝の側壁部以外の部分に薄膜が選択的に形成
されることになる。
【００１４】
【実施例】以下、図面を参照しながら実施例を説明す
る。先ず、基板表面に高アスペクト比でテーパ状の溝が
形成された半導体基板を成膜室内に設けられた試料台に
載置する。上記溝は深さが３〜４μｍ，幅が０．５〜
１．０μｍ程度のものである。成膜室はアースに接地さ
れており、また、試料台には所定のバイアス電圧が印加
される。
る。先ず、基板表面に高アスペクト比でテーパ状の溝が
形成された半導体基板を成膜室内に設けられた試料台に
載置する。上記溝は深さが３〜４μｍ，幅が０．５〜
１．０μｍ程度のものである。成膜室はアースに接地さ
れており、また、試料台には所定のバイアス電圧が印加
される。
【００１５】次に成膜室内を１０-6Ｔｏｒｒ台以下に排
気した後、ＴｉＣｌ4 と水素と窒素とＮＦ3 の混合ガス
を導入する。各ガスの流量は、例えば、ＴｉＣｌ4 は
０．１〜１．０ＳＣＣＭ程度、水素は３０〜５０ＳＣＣ
Ｍ程度、窒素は１０〜５０ＳＣＣＭ程度、ＮＦ3 は０．
１〜５ＳＣＣＭ程度とする。このとき、排気速度等を調
整し、成膜室内を０．１〜０．５ｍＴｏｒｒ程度の圧力
に維持する。
気した後、ＴｉＣｌ4 と水素と窒素とＮＦ3 の混合ガス
を導入する。各ガスの流量は、例えば、ＴｉＣｌ4 は
０．１〜１．０ＳＣＣＭ程度、水素は３０〜５０ＳＣＣ
Ｍ程度、窒素は１０〜５０ＳＣＣＭ程度、ＮＦ3 は０．
１〜５ＳＣＣＭ程度とする。このとき、排気速度等を調
整し、成膜室内を０．１〜０．５ｍＴｏｒｒ程度の圧力
に維持する。
【００１６】そして、試料台に−７０〜−１００Ｖ程度
のバイアス電圧を印加して、成膜室内の混合ガスをプラ
ズマ化するとともに、半導体基板１を加熱する。加熱温
度は２００℃以上８００℃以下が好ましい。この結果、
図１に示すように、半導体基板１の溝の側壁部を除いた
部分に、ＴｉＮ薄膜２が選択的に形成される。なお、成
膜は常温で行なっても良い。
のバイアス電圧を印加して、成膜室内の混合ガスをプラ
ズマ化するとともに、半導体基板１を加熱する。加熱温
度は２００℃以上８００℃以下が好ましい。この結果、
図１に示すように、半導体基板１の溝の側壁部を除いた
部分に、ＴｉＮ薄膜２が選択的に形成される。なお、成
膜は常温で行なっても良い。
【００１７】このような方法によりＴｉＮ薄膜２を選択
的に形成できるのは次のように考えられる。本実施例に
よれば、成膜の際に半導体基板１の溝の側壁部以外の部
分に、プラズマ中の膜材料としてのＴｉ等の正イオンが
優先的に輸送される。
的に形成できるのは次のように考えられる。本実施例に
よれば、成膜の際に半導体基板１の溝の側壁部以外の部
分に、プラズマ中の膜材料としてのＴｉ等の正イオンが
優先的に輸送される。
【００１８】このとき、混合ガスは０．１〜０．５ｍＴ
ｏｒｒ（１０-4Ｔｏｒｒ台以下）の低圧力下でプラズマ
化されているため、ガス同志が衝突する頻度は十分小さ
くなる。このため、正イオンはほとんどガスの散乱を受
けず、正イオンの運動は基本的には試料台に印加したバ
イアス電圧によって形成された電界に沿ったものとな
る。この結果、半導体基板の溝の側壁部に形成されるＴ
ｉＮ薄膜は他の部分に比べて十分薄いものとなる。
ｏｒｒ（１０-4Ｔｏｒｒ台以下）の低圧力下でプラズマ
化されているため、ガス同志が衝突する頻度は十分小さ
くなる。このため、正イオンはほとんどガスの散乱を受
けず、正イオンの運動は基本的には試料台に印加したバ
イアス電圧によって形成された電界に沿ったものとな
る。この結果、半導体基板の溝の側壁部に形成されるＴ
ｉＮ薄膜は他の部分に比べて十分薄いものとなる。
【００１９】一方、混合ガス中にはＴｉＣｌ4 ，ＮＦ3
のハロゲン系のガスも含まれているので、混合ガスのプ
ラズマ化により、ラジカル化したＣｌ，Ｆや中性のＣ
ｌ，Ｆが発生するため、これらエッチング種により半導
体基板に形成されるＴｉＮ薄膜は略一様にエッチングさ
れる。
のハロゲン系のガスも含まれているので、混合ガスのプ
ラズマ化により、ラジカル化したＣｌ，Ｆや中性のＣ
ｌ，Ｆが発生するため、これらエッチング種により半導
体基板に形成されるＴｉＮ薄膜は略一様にエッチングさ
れる。
【００２０】ここで、半導体基板の溝の側壁部に形成さ
れたＴｉＮ薄膜は、上述したように、他の部分のものに
比べて十分薄いので、溝の側壁部のＴｉＮ薄膜は他の部
分のものより先にエッチング除去される。
れたＴｉＮ薄膜は、上述したように、他の部分のものに
比べて十分薄いので、溝の側壁部のＴｉＮ薄膜は他の部
分のものより先にエッチング除去される。
【００２１】したがって、図１に示したように、半導体
基板１の溝の側壁部以外の部分にＴｉＮ薄膜２が選択的
に形成されることになる。図２は、本実施例で述べたＴ
ｉＣｌ4 ，水素，窒素およびＮＦ3 を導入し成長を行な
う例において、成膜形状の基板バイアス依存性を示す図
である。図２（ａ）に示されるように、−２０Ｖ程度の
バイアス電圧の場合には、イオンが十分な直進性を持つ
ことができず、本発明の効果が得られない。更に、図２
（ｃ）に示されるように、−１５０Ｖ程度のバイアス電
圧の場合には、イオンが得た運動量により既に堆積した
金属膜の一部がスパッタリングされ、側壁に再付着する
ので、異方性形状を示さないことが分かる。一方、図２
（ｂ）に示されるように、バイアス電圧が−８０Ｖ程度
の場合には、異方性形状を示すことが分かる。本実施例
においては、種々のバイアス電圧で試みた実験結果によ
り、先に述べたように、バイアス電圧を−７０〜−１０
０Ｖとしたとき本発明の効果が十分得られることが判明
した。
基板１の溝の側壁部以外の部分にＴｉＮ薄膜２が選択的
に形成されることになる。図２は、本実施例で述べたＴ
ｉＣｌ4 ，水素，窒素およびＮＦ3 を導入し成長を行な
う例において、成膜形状の基板バイアス依存性を示す図
である。図２（ａ）に示されるように、−２０Ｖ程度の
バイアス電圧の場合には、イオンが十分な直進性を持つ
ことができず、本発明の効果が得られない。更に、図２
（ｃ）に示されるように、−１５０Ｖ程度のバイアス電
圧の場合には、イオンが得た運動量により既に堆積した
金属膜の一部がスパッタリングされ、側壁に再付着する
ので、異方性形状を示さないことが分かる。一方、図２
（ｂ）に示されるように、バイアス電圧が−８０Ｖ程度
の場合には、異方性形状を示すことが分かる。本実施例
においては、種々のバイアス電圧で試みた実験結果によ
り、先に述べたように、バイアス電圧を−７０〜−１０
０Ｖとしたとき本発明の効果が十分得られることが判明
した。
【００２２】以上述べたように、本実施例では、膜材料
およびエッチング種となるガスを成膜室に同時に導入し
てプラズマを生成することによって、半導体基板の溝の
側壁部以外の部分に選択的にＴｉＮ薄膜を形成できる。
およびエッチング種となるガスを成膜室に同時に導入し
てプラズマを生成することによって、半導体基板の溝の
側壁部以外の部分に選択的にＴｉＮ薄膜を形成できる。
【００２３】なお、上記混合ガスの代わりに、流量１０
〜５０ＳＣＣＭのキャリアガスとしてのＴｉ［Ｎ（Ｃ2
Ｈ5 ）2 ］4 またはＴｉ［Ｎ（ＣＨ3 ）2 ］4 と、流量
１０〜１００ＳＣＣＭの水素と、流量０．１〜５ＳＣＣ
ＭのＮＦ3 との混合ガスを用いても、同様に溝の側壁部
以外の部分に選択的にＴｉＮ薄膜を形成できる。成膜温
度、バイアス電圧等の条件は上述した実施例の場合と同
じである。
〜５０ＳＣＣＭのキャリアガスとしてのＴｉ［Ｎ（Ｃ2
Ｈ5 ）2 ］4 またはＴｉ［Ｎ（ＣＨ3 ）2 ］4 と、流量
１０〜１００ＳＣＣＭの水素と、流量０．１〜５ＳＣＣ
ＭのＮＦ3 との混合ガスを用いても、同様に溝の側壁部
以外の部分に選択的にＴｉＮ薄膜を形成できる。成膜温
度、バイアス電圧等の条件は上述した実施例の場合と同
じである。
【００２４】また、ＴｉＮ薄膜の代わりに、Ｗ薄膜を選
択的に形成する場合には、例えば、上記混合ガスの代わ
りに、流量５〜１０ＳＣＣＭのキャリアガスとしてのＷ
Ｆ6、流量１０〜３０ＳＣＣＭの水素および流量０．１
〜５ＳＣＣＭのＮＦ3 を用いれば良い。この場合、上記
実施例と同程度のバイアス電圧で試料を６００℃以上に
加熱することが好ましい。
択的に形成する場合には、例えば、上記混合ガスの代わ
りに、流量５〜１０ＳＣＣＭのキャリアガスとしてのＷ
Ｆ6、流量１０〜３０ＳＣＣＭの水素および流量０．１
〜５ＳＣＣＭのＮＦ3 を用いれば良い。この場合、上記
実施例と同程度のバイアス電圧で試料を６００℃以上に
加熱することが好ましい。
【００２５】また、ＴｉＮ薄膜の代わりに、ＴｉＳｉ2
薄膜を選択的に形成する場合には、例えば、上記ガスの
代わりに、流量０．５〜１．０ＳＣＣＭのＴｉＣｌ4
と、流量１．０〜１０ＳＣＣＭのＳｉＣｌ4 と、流量１
０〜１００ＳＣＣＭの水素と、流量０．１〜５ＳＣＣＭ
のＮＦ3 との混合ガスを用いれば良い。
薄膜を選択的に形成する場合には、例えば、上記ガスの
代わりに、流量０．５〜１．０ＳＣＣＭのＴｉＣｌ4
と、流量１．０〜１０ＳＣＣＭのＳｉＣｌ4 と、流量１
０〜１００ＳＣＣＭの水素と、流量０．１〜５ＳＣＣＭ
のＮＦ3 との混合ガスを用いれば良い。
【００２６】ＴｉＳｉ2 薄膜を形成するための他の混合
ガスとしては、例えば、流量０．５〜１．０ＳＣＣＭの
ＴｉＣｌ4 と、流量１．０〜１００ＳＣＣＭのＳｉＨ4
と、流量０．１〜５ＳＣＣＭのＮＦ3 との混合ガスが挙
げられる。ＴｉＳｉ2 薄膜を形成する場合、上記二つの
場合とも、前述したＴｉＮ薄膜の成膜と同程度のバイア
ス電圧，温度に設定すると良い。
ガスとしては、例えば、流量０．５〜１．０ＳＣＣＭの
ＴｉＣｌ4 と、流量１．０〜１００ＳＣＣＭのＳｉＨ4
と、流量０．１〜５ＳＣＣＭのＮＦ3 との混合ガスが挙
げられる。ＴｉＳｉ2 薄膜を形成する場合、上記二つの
場合とも、前述したＴｉＮ薄膜の成膜と同程度のバイア
ス電圧，温度に設定すると良い。
【００２７】次に本発明の第２の実施例に係るＴｉＮ薄
膜の形成方法を説明する。まず、基板表面に溝が形成さ
れた半導体基板を成膜室内に設けれた試料台に載置す
る。ここで、先の実施例と同様に試料台に所定のバイア
ス電圧を印加する。
膜の形成方法を説明する。まず、基板表面に溝が形成さ
れた半導体基板を成膜室内に設けれた試料台に載置す
る。ここで、先の実施例と同様に試料台に所定のバイア
ス電圧を印加する。
【００２８】次に成膜室内にＴｉＣｌ4 を０．１〜１．
０ＳＣＣＭ程度，水素を３０〜５０ＳＣＣＭ程度および
窒素を流量１０〜５０ＳＣＣＭ程度導入する。このと
き、排気速度等を調整することにより、成膜室内を０．
１〜０．５ｍＴｏｒｒ程度の圧力に維持する。
０ＳＣＣＭ程度，水素を３０〜５０ＳＣＣＭ程度および
窒素を流量１０〜５０ＳＣＣＭ程度導入する。このと
き、排気速度等を調整することにより、成膜室内を０．
１〜０．５ｍＴｏｒｒ程度の圧力に維持する。
【００２９】次に試料台に−７０〜−１００Ｖ程度のバ
イアス電圧を印加することにより、上記ガスをプラズマ
化して第１の実施例と同様に半導体基板にＴｉＮ薄膜を
形成する。このとき、先の実施例と同様の理由により、
半導体基板の溝の側壁部に形成されるＴｉＮ薄膜の膜厚
は、他の部分に形成されるＴｉＮ薄膜のそれより薄いも
のとなる。
イアス電圧を印加することにより、上記ガスをプラズマ
化して第１の実施例と同様に半導体基板にＴｉＮ薄膜を
形成する。このとき、先の実施例と同様の理由により、
半導体基板の溝の側壁部に形成されるＴｉＮ薄膜の膜厚
は、他の部分に形成されるＴｉＮ薄膜のそれより薄いも
のとなる。
【００３０】次に成膜室内に流量１０〜５０ＳＣＣＭの
ＣＦ4 をハロゲン系のガスとして導入すると共に、排気
速度を調整して成膜室内の圧力を１〜５ｍＴｏｒｒに維
持して、ＣＦ4 をプラズマ化してＴｉＮ薄膜のエッチン
グを行なう。このとき、半導体基板の溝の側壁部に形成
されたＴｉＮ薄膜は相対的に薄いので先にエッチング除
去されてしまう。
ＣＦ4 をハロゲン系のガスとして導入すると共に、排気
速度を調整して成膜室内の圧力を１〜５ｍＴｏｒｒに維
持して、ＣＦ4 をプラズマ化してＴｉＮ薄膜のエッチン
グを行なう。このとき、半導体基板の溝の側壁部に形成
されたＴｉＮ薄膜は相対的に薄いので先にエッチング除
去されてしまう。
【００３１】このような形成方法であれば、溝が高アス
ペクト比でテーパ形状のものであっても、先の実施例と
同様に、半導体基板の溝の側壁部以外の部分にＴｉＮ薄
膜を選択的に形成できる。
ペクト比でテーパ形状のものであっても、先の実施例と
同様に、半導体基板の溝の側壁部以外の部分にＴｉＮ薄
膜を選択的に形成できる。
【００３２】更に、本実施例では、ＴｉＮ薄膜を形成し
た後にＴｉＮ薄膜のエッチングを行なっているので、Ｔ
ｉＮ薄膜の成膜とエッチングとを同時に行なう先の実施
例に比べて、半導体基板に与えるダメージが小さくなる
という利点がある。
た後にＴｉＮ薄膜のエッチングを行なっているので、Ｔ
ｉＮ薄膜の成膜とエッチングとを同時に行なう先の実施
例に比べて、半導体基板に与えるダメージが小さくなる
という利点がある。
【００３３】更にまた、エッチング用のハロゲン系ガス
を励起する方法は、上記した反応性イオンエッチングに
限らない。例えば、成長室内の半導体基板設置部から隔
離された該室内の励起部において又は成膜室外のプラズ
マ励起手段において、上記ハロゲン系ガスを励起せし
め、このガスをダウンフロー方式で半導体基板等の被処
理基体に供給しても良い。
を励起する方法は、上記した反応性イオンエッチングに
限らない。例えば、成長室内の半導体基板設置部から隔
離された該室内の励起部において又は成膜室外のプラズ
マ励起手段において、上記ハロゲン系ガスを励起せし
め、このガスをダウンフロー方式で半導体基板等の被処
理基体に供給しても良い。
【００３４】なお、ＴｉＮ薄膜を形成した後、例えば、
ダウンフローエッチング装置や反応性イオンエッチング
のエッチング室に移して、ＴｉＮ薄膜のエッチングを行
なっても良い。
ダウンフローエッチング装置や反応性イオンエッチング
のエッチング室に移して、ＴｉＮ薄膜のエッチングを行
なっても良い。
【００３５】次に本発明の第３の実施例に係るリフトオ
フを利用したＴｉＮ薄膜の形成方法を説明する。まず、
図３（ａ）に示すように、シリコン基板１１上に厚さ１
００〜５００ｎｍ程度のＡｌ薄膜１２を形成する。
フを利用したＴｉＮ薄膜の形成方法を説明する。まず、
図３（ａ）に示すように、シリコン基板１１上に厚さ１
００〜５００ｎｍ程度のＡｌ薄膜１２を形成する。
【００３６】次にＡｌ薄膜１２上に溝形成用のフォトレ
ジストパターン（不図示）を形成し、このフォトレジス
トパターンをマスクとしてシリコン基板１１，Ａｌ薄膜
１２をエッチングして、図３（ｂ）に示すように、シリ
コン基板１１の表面に高アスペクト比の溝を形成する。
ジストパターン（不図示）を形成し、このフォトレジス
トパターンをマスクとしてシリコン基板１１，Ａｌ薄膜
１２をエッチングして、図３（ｂ）に示すように、シリ
コン基板１１の表面に高アスペクト比の溝を形成する。
【００３７】次に第１または第２の実施例で説明した方
法を用いて、図３（ｃ）に示すように、溝の側壁部以外
の部分にＴｉＮ薄膜１３を選択的に形成する。最後に、
シリコン基板１１を硫酸溶液中に浸すと、Ａｌは溶解す
るがＴｉＮはほとんど溶解しないため、図３（ｄ）に示
すように、溝の底部以外に形成されたＴｉＮ薄膜１３が
除去され、溝の底部にＴｉＮ薄膜１３を選択的に残置で
きる。
法を用いて、図３（ｃ）に示すように、溝の側壁部以外
の部分にＴｉＮ薄膜１３を選択的に形成する。最後に、
シリコン基板１１を硫酸溶液中に浸すと、Ａｌは溶解す
るがＴｉＮはほとんど溶解しないため、図３（ｄ）に示
すように、溝の底部以外に形成されたＴｉＮ薄膜１３が
除去され、溝の底部にＴｉＮ薄膜１３を選択的に残置で
きる。
【００３８】かくして本実施例によれば、垂直形状でな
くテーパ形状の高アスペクト比の溝が形成されても、リ
フトオフの利用により、溝の底部にＴｉＮ薄膜１３を選
択的に形成できる。すなわち、本実施例の場合、フォト
レジストパターンをマスクとしてＴｉＮ薄膜１３をエッ
チング加工せずに溝の底部にＴｉＮ薄膜１３を選択的に
形成できる。
くテーパ形状の高アスペクト比の溝が形成されても、リ
フトオフの利用により、溝の底部にＴｉＮ薄膜１３を選
択的に形成できる。すなわち、本実施例の場合、フォト
レジストパターンをマスクとしてＴｉＮ薄膜１３をエッ
チング加工せずに溝の底部にＴｉＮ薄膜１３を選択的に
形成できる。
【００３９】次に本発明の第４の実施例に係る埋め込み
配線の形成方法を説明する。まず、第１または第２の実
施例と同様な方法を用いて、図４（ａ）に示すように、
表面に高アスペクト比でテーパ状の溝が形成されたシリ
コン基板２１上に選択的に厚さ５０ｎｍ程度のＴｉＮ薄
膜２２，Ｃｕ薄膜２３を順次形成する。
配線の形成方法を説明する。まず、第１または第２の実
施例と同様な方法を用いて、図４（ａ）に示すように、
表面に高アスペクト比でテーパ状の溝が形成されたシリ
コン基板２１上に選択的に厚さ５０ｎｍ程度のＴｉＮ薄
膜２２，Ｃｕ薄膜２３を順次形成する。
【００４０】ここで、Ｃｕ薄膜２３の成膜には、例え
ば、Ｃｕ（ＤＰＭ）2 ，Ｈ2 等のガスを用い、ＴｉＮ薄
膜の成膜と同程度のバイアス電圧，温度に設定する。次
に図４（ｂ）に示すように、Ｃｕ薄膜２３が完全に被覆
されるように全面にフォトレジスト２４を塗布する。な
お、後述するように、フォトレジスト２４の代わりにＳ
ｉＯ2 を用いても良い。
ば、Ｃｕ（ＤＰＭ）2 ，Ｈ2 等のガスを用い、ＴｉＮ薄
膜の成膜と同程度のバイアス電圧，温度に設定する。次
に図４（ｂ）に示すように、Ｃｕ薄膜２３が完全に被覆
されるように全面にフォトレジスト２４を塗布する。な
お、後述するように、フォトレジスト２４の代わりにＳ
ｉＯ2 を用いても良い。
【００４１】次に図４（ｃ）に示すように、溝の外側の
ＴｉＮ薄膜２２，Ｃｕ薄膜２３が露出し、溝の底部のＣ
ｕ薄膜２３が露出しない程度に、フォトレジスト２４を
反応性イオンエッチングにより全面エッチングする。
ＴｉＮ薄膜２２，Ｃｕ薄膜２３が露出し、溝の底部のＣ
ｕ薄膜２３が露出しない程度に、フォトレジスト２４を
反応性イオンエッチングにより全面エッチングする。
【００４２】次に図４（ｄ）に示すように、シリコン基
板２１をＨ2 ＳＯ4 中に浸して、フォトレジスト２４で
マスクされていない溝の底部以外のＣｕ薄膜２３を選択
的に除去した後、Ｈ2 Ｏ2 溶液を用いてＴｉＮ薄膜２２
を選択的に除去する。
板２１をＨ2 ＳＯ4 中に浸して、フォトレジスト２４で
マスクされていない溝の底部以外のＣｕ薄膜２３を選択
的に除去した後、Ｈ2 Ｏ2 溶液を用いてＴｉＮ薄膜２２
を選択的に除去する。
【００４３】最後に、溝内のフォトレジスト２４を除去
して、ＴｉＮ薄膜２２とＣｕ薄膜２３との積層構造を有
する埋め込み配線が完成する。以上述べた方法によれ
ば、フォトリソグラフィによるＴｉＮ薄膜２２，Ｃｕ薄
膜２３のパターニングを行なわなくても、高アスペクト
比でテーパ状の溝内に良好な形状の埋め込み配線を形成
できる。
して、ＴｉＮ薄膜２２とＣｕ薄膜２３との積層構造を有
する埋め込み配線が完成する。以上述べた方法によれ
ば、フォトリソグラフィによるＴｉＮ薄膜２２，Ｃｕ薄
膜２３のパターニングを行なわなくても、高アスペクト
比でテーパ状の溝内に良好な形状の埋め込み配線を形成
できる。
【００４４】なお、本実施例では、フォトレジスト２４
を用いたが、その代わりにＳｉＯ2膜を用いても良い。
この場合、ＳｉＯ2 膜は、例えば、ＴＥＯＳ，Ｏ3 を用
いて形成する。また、Ｃｕ薄膜の材料としてＣｕ（ＨＦ
Ａ）2 ，Ｈ2 を用いる。
を用いたが、その代わりにＳｉＯ2膜を用いても良い。
この場合、ＳｉＯ2 膜は、例えば、ＴＥＯＳ，Ｏ3 を用
いて形成する。また、Ｃｕ薄膜の材料としてＣｕ（ＨＦ
Ａ）2 ，Ｈ2 を用いる。
【００４５】また、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、エッチング
用のハロゲン系ガスとしてＮＦ3 ，ＣＦ4 を用いたが、
他のハロゲン系ガスとして、例えば、Ｆ2 ，Ｃｌ2 を用
いても良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
るものではない。例えば、上記実施例では、エッチング
用のハロゲン系ガスとしてＮＦ3 ，ＣＦ4 を用いたが、
他のハロゲン系ガスとして、例えば、Ｆ2 ，Ｃｌ2 を用
いても良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００４６】
【発明の効果】以上詳述したように本発明によれば、溝
が高アスペクト比でテーパ形状であっても、溝の側壁部
に薄膜が残留することなく、溝の底部に薄膜を形成でき
る。
が高アスペクト比でテーパ形状であっても、溝の側壁部
に薄膜が残留することなく、溝の底部に薄膜を形成でき
る。
【図１】本発明の第１の実施例に係るＴｉＮ薄膜の形成
方法により得られたＴｉＮ薄膜の形状を示す図。
方法により得られたＴｉＮ薄膜の形状を示す図。
【図２】成膜形状の基板バイアス依存性を示す図。
【図３】本発明の第３の実施例に係るリフトオフを利用
したＴｉＮ薄膜の形成方法を示す工程断面図。
したＴｉＮ薄膜の形成方法を示す工程断面図。
【図４】本発明の第４の実施例に係る埋め込み配線の形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図５】従来の薄膜形成方法を説明するための図。
【図６】従来の薄膜形成方法の問題点を説明するための
図。
図。
１…半導体基板、２，１３，２２…ＴｉＮ薄膜、１１，
２１…シリコン基板、１２…Ａｌ薄膜、２３…Ｃｕ薄
膜、２４…フォトレジスト。
２１…シリコン基板、１２…Ａｌ薄膜、２３…Ｃｕ薄
膜、２４…フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須黒 恭一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 早坂 伸夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岡野 晴雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 桧森 慎司 山梨県韮崎市藤井町北下条2381番地の１ 東京エレクトロン山梨株式会社内 (72)発明者 永関 一也 山梨県韮崎市藤井町北下条2381番地の１ 東京エレクトロン山梨株式会社内 (72)発明者 望月 修二 山梨県韮崎市藤井町北下条2381番地の１ 東京エレクトロン山梨株式会社内
Claims (2)
- 【請求項１】表面に溝が形成された被処理基体が収容さ
れた成膜室内に、金属物質からなる原料ガスを導入し、
この原料ガスをプラズマ化して前記被処理基体上に薄膜
を形成する薄膜形成方法において、 前記成膜室内に前記原料ガスとともにハロゲン系のガス
を導入し、このハロゲン系のガスと前記原料ガスとの混
合ガスを１０-4Ｔｏｒｒ台以下の圧力でプラズマ化し、
前記被処理基体上に前記薄膜を異方的に形成することを
特徴とする薄膜形成方法。 - 【請求項２】表面に溝が形成された被処理基体が収容さ
れた成膜室内に、金属物質からなる原料ガスを導入し、
この原料ガスをプラズマ化して前記被処理基体上に薄膜
を形成する薄膜形成方法において、 前記成膜室内の前記原料ガスを１０-4Ｔｏｒｒ台以下の
圧力でプラズマ化し、前記被処理基体上に前記薄膜を形
成する工程と、 前記成膜室内にプラズマにより励起せしめたハロゲン系
のガスを前記被処理基体に供給し、このハロゲン系のガ
スにより前記薄膜の全面をエッチングし、被処理基体上
に前記薄膜を異方的に残置する工程とを有することを特
徴とする薄膜形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165644A JPH0722339A (ja) | 1993-07-05 | 1993-07-05 | 薄膜形成方法 |
| PCT/JP1994/001089 WO1995002076A1 (en) | 1993-07-05 | 1994-07-05 | Method for forming thin film |
| US08/392,737 US5514425A (en) | 1993-07-05 | 1994-07-05 | Method of forming a thin film |
| KR1019950700876A KR0181553B1 (ko) | 1993-07-05 | 1994-07-05 | 박막형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165644A JPH0722339A (ja) | 1993-07-05 | 1993-07-05 | 薄膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722339A true JPH0722339A (ja) | 1995-01-24 |
Family
ID=15816286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165644A Pending JPH0722339A (ja) | 1993-07-05 | 1993-07-05 | 薄膜形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5514425A (ja) |
| JP (1) | JPH0722339A (ja) |
| KR (1) | KR0181553B1 (ja) |
| WO (1) | WO1995002076A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012079819A (ja) * | 2010-09-30 | 2012-04-19 | Kyushu Univ | 選択成膜方法、成膜装置、及び構造体 |
| WO2022070917A1 (ja) * | 2020-09-29 | 2022-04-07 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4440386A1 (de) * | 1994-11-11 | 1996-05-15 | Pacesetter Ab | Elektroden für medizinische Anwendungen |
| KR0164149B1 (ko) * | 1995-03-28 | 1999-02-01 | 김주용 | 타이타늄 카보 나이트라이드층의 개질 방법 |
| US6726776B1 (en) | 1995-11-21 | 2004-04-27 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| US6066358A (en) * | 1995-11-21 | 2000-05-23 | Applied Materials, Inc. | Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer |
| US6077781A (en) | 1995-11-21 | 2000-06-20 | Applied Materials, Inc. | Single step process for blanket-selective CVD aluminum deposition |
| US5877087A (en) * | 1995-11-21 | 1999-03-02 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| US6120844A (en) * | 1995-11-21 | 2000-09-19 | Applied Materials, Inc. | Deposition film orientation and reflectivity improvement using a self-aligning ultra-thin layer |
| JP3254997B2 (ja) * | 1995-12-25 | 2002-02-12 | ソニー株式会社 | プラズマｃｖｄ方法、およびこれにより形成された金属膜を有する半導体装置 |
| US5989633A (en) * | 1996-04-29 | 1999-11-23 | Applied Materials, Inc. | Process for overcoming CVD aluminum selectivity loss with warm PVD aluminum |
| US6001420A (en) * | 1996-09-23 | 1999-12-14 | Applied Materials, Inc. | Semi-selective chemical vapor deposition |
| US6537905B1 (en) | 1996-12-30 | 2003-03-25 | Applied Materials, Inc. | Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug |
| US6110828A (en) * | 1996-12-30 | 2000-08-29 | Applied Materials, Inc. | In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization |
| US6139697A (en) * | 1997-01-31 | 2000-10-31 | Applied Materials, Inc. | Low temperature integrated via and trench fill process and apparatus |
| US6139905A (en) * | 1997-04-11 | 2000-10-31 | Applied Materials, Inc. | Integrated CVD/PVD Al planarization using ultra-thin nucleation layers |
| JPH1116858A (ja) * | 1997-06-21 | 1999-01-22 | Tokyo Electron Ltd | 成膜装置のクリーニング方法及び処理方法 |
| US6605531B1 (en) | 1997-11-26 | 2003-08-12 | Applied Materials, Inc. | Hole-filling technique using CVD aluminum and PVD aluminum integration |
| US6207558B1 (en) | 1999-10-21 | 2001-03-27 | Applied Materials, Inc. | Barrier applications for aluminum planarization |
| US6656831B1 (en) | 2000-01-26 | 2003-12-02 | Applied Materials, Inc. | Plasma-enhanced chemical vapor deposition of a metal nitride layer |
| US7122095B2 (en) * | 2003-03-14 | 2006-10-17 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Methods for forming an assembly for transfer of a useful layer |
| WO2010124177A1 (en) * | 2009-04-24 | 2010-10-28 | The Trustees Of The University Of Pennsylvania | Multiple-electrode and metal-coated probes |
| KR102030797B1 (ko) | 2012-03-30 | 2019-11-11 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 제조 방법 |
| US12024997B2 (en) | 2020-11-10 | 2024-07-02 | Dyno Nobel Asia Pacific Pty Limited | Systems and methods for determining water depth and explosive depth in blastholes |
| KR20260068369A (ko) * | 2024-11-07 | 2026-05-14 | 주성엔지니어링(주) | 박막 형성 방법과 선택적 증착 방법 및 그를 이용한 전자 소자 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58174568A (ja) * | 1982-04-08 | 1983-10-13 | Toshiba Corp | 金属化合物被膜の形成方法 |
| JPS62274082A (ja) * | 1986-05-20 | 1987-11-28 | Toshiba Corp | ドライエツチング方法 |
| JP2954219B2 (ja) * | 1988-06-08 | 1999-09-27 | レール・リキード・ソシエテ・アノニム・プール・レテユード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | 半導体装置の製造プロセスに適用される改良された選択ｃｖｄ |
| US5037775A (en) * | 1988-11-30 | 1991-08-06 | Mcnc | Method for selectively depositing single elemental semiconductor material on substrates |
| JPH02278534A (ja) * | 1989-04-19 | 1990-11-14 | Victor Co Of Japan Ltd | 情報記録媒体及びその製造方法 |
| JPH03110842A (ja) * | 1989-09-26 | 1991-05-10 | Canon Inc | 堆積膜形成法 |
| JPH0594970A (ja) * | 1991-10-01 | 1993-04-16 | Toshiba Corp | 薄膜形成方法 |
-
1993
- 1993-07-05 JP JP5165644A patent/JPH0722339A/ja active Pending
-
1994
- 1994-07-05 US US08/392,737 patent/US5514425A/en not_active Expired - Fee Related
- 1994-07-05 KR KR1019950700876A patent/KR0181553B1/ko not_active Expired - Fee Related
- 1994-07-05 WO PCT/JP1994/001089 patent/WO1995002076A1/ja not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012079819A (ja) * | 2010-09-30 | 2012-04-19 | Kyushu Univ | 選択成膜方法、成膜装置、及び構造体 |
| WO2022070917A1 (ja) * | 2020-09-29 | 2022-04-07 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0181553B1 (ko) | 1999-04-01 |
| WO1995002076A1 (en) | 1995-01-19 |
| US5514425A (en) | 1996-05-07 |
| KR950703074A (ko) | 1995-08-23 |
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