JPH10233399A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- JPH10233399A JPH10233399A JP9036505A JP3650597A JPH10233399A JP H10233399 A JPH10233399 A JP H10233399A JP 9036505 A JP9036505 A JP 9036505A JP 3650597 A JP3650597 A JP 3650597A JP H10233399 A JPH10233399 A JP H10233399A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 バンプ電極の接続強度を向上させる。
【解決手段】 引出し電極３に接続されるバンプ下地金
属層６ａをＴｉで構成し、そのバンプ下地金属層６ａ上
のバンプ下地金属層６ｂをＰｄで構成した。
属層６ａをＴｉで構成し、そのバンプ下地金属層６ａ上
のバンプ下地金属層６ｂをＰｄで構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、バンプ電極を有する半導体集積回路装置の製造方法
および半導体集積回路装置に適用して有効な技術に関す
るものである。
置の製造方法および半導体集積回路装置技術に関し、特
に、バンプ電極を有する半導体集積回路装置の製造方法
および半導体集積回路装置に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】電子機器の小型化、軽量化、高性能化に
伴い、半導体素子のベアチップ実装技術や小型半導体パ
ッケージへの関心が高まっている。
伴い、半導体素子のベアチップ実装技術や小型半導体パ
ッケージへの関心が高まっている。
【０００３】半導体素子の電極上に微細なバンプを形成
し、フェイスダウンで実装するフリップチップ実装は電
子機器の小型化、軽量化、高性能化に対して最も有効な
実装技術である。
し、フェイスダウンで実装するフリップチップ実装は電
子機器の小型化、軽量化、高性能化に対して最も有効な
実装技術である。
【０００４】このバンプに、例えば錫（Ｓｎ）系はんだ
を用い、他の部品と共に一括リフロを行って実装出来れ
ば、低コストでフリップチップ実装が実現できる。
を用い、他の部品と共に一括リフロを行って実装出来れ
ば、低コストでフリップチップ実装が実現できる。
【０００５】ところで、半導体素子の電極は一般にアル
ミニウム（Ａｌ）等を用いて形成されているが、このＡ
ｌ電極上にＳｎ系はんだバンプを形成すると、Ａｌ電極
とＳｎ系はんだバンプとの接続強度、高温での信頼性が
十分確保できない。
ミニウム（Ａｌ）等を用いて形成されているが、このＡ
ｌ電極上にＳｎ系はんだバンプを形成すると、Ａｌ電極
とＳｎ系はんだバンプとの接続強度、高温での信頼性が
十分確保できない。
【０００６】そこで、はんだバンプを形成する場合に
は、Ａｌ電極とＳｎ系はんだバンプとの間にＵＢＭ（Un
der Bump Metals)と称する下地金属層を設ける必要があ
る。
は、Ａｌ電極とＳｎ系はんだバンプとの間にＵＢＭ（Un
der Bump Metals)と称する下地金属層を設ける必要があ
る。
【０００７】このようなＵＢＭについては、例えばプロ
シーディング オブ １９９５ ジャパン インターナ
ショナル エレクトロニック マニュファクチャリング
ステクノロジー シンポジウム（Proceeding of 1995 J
apan International Electronic Manufacturing Techno
logy Symposium）、エバリュエイション オブ バリア
メタルズ ソルダ バンプ フォー フリップチップ
インターコネクション（Evaluation of Barrier Meta
ls of Solder Bump for Flip-Chip Interconnection)Ｐ
１１３〜Ｐ１１６に記載がある。
シーディング オブ １９９５ ジャパン インターナ
ショナル エレクトロニック マニュファクチャリング
ステクノロジー シンポジウム（Proceeding of 1995 J
apan International Electronic Manufacturing Techno
logy Symposium）、エバリュエイション オブ バリア
メタルズ ソルダ バンプ フォー フリップチップ
インターコネクション（Evaluation of Barrier Meta
ls of Solder Bump for Flip-Chip Interconnection)Ｐ
１１３〜Ｐ１１６に記載がある。
【０００８】上記文献においては、ＵＢＭとして、例え
ば銅（Ｃｕ；１０μｍ）／チタン（Ｔｉ；0.１μｍ）お
よびニッケル（Ｎｉ；１μｍ）／Ｔｉ（0.１μｍ）の積
層金属層を設けて、この上にＳｎ−鉛（Ｐｂ）共晶はん
だバンプを形成しており、高温放置後の接続強度、各元
素に対するバリア性を評価している。
ば銅（Ｃｕ；１０μｍ）／チタン（Ｔｉ；0.１μｍ）お
よびニッケル（Ｎｉ；１μｍ）／Ｔｉ（0.１μｍ）の積
層金属層を設けて、この上にＳｎ−鉛（Ｐｂ）共晶はん
だバンプを形成しており、高温放置後の接続強度、各元
素に対するバリア性を評価している。
【０００９】
【発明が解決しようとする課題】ところが、上記したＵ
ＢＭの構造においては、以下の問題があることを本発明
者は見出した。
ＢＭの構造においては、以下の問題があることを本発明
者は見出した。
【００１０】まず、ＵＢＭをＣｕ／Ｔｉの組み合わせで
構成する場合においては、高温放置後に、ＣｕとＳｎと
の非常にもろい合金層が形成される結果、この合金層が
厚く成長するとバンプの接続強度が低下してしまう問題
がある。また、Ｃｕのめっき厚さが１０μｍと厚いた
め、めっき処理に要する時間が長く、半導体集積回路装
置の製造に時間がかかるという問題がある。
構成する場合においては、高温放置後に、ＣｕとＳｎと
の非常にもろい合金層が形成される結果、この合金層が
厚く成長するとバンプの接続強度が低下してしまう問題
がある。また、Ｃｕのめっき厚さが１０μｍと厚いた
め、めっき処理に要する時間が長く、半導体集積回路装
置の製造に時間がかかるという問題がある。
【００１１】また、ＵＢＭをＮｉ／Ｔｉの組み合わせで
構成する場合においては、高温放置後におけるバンプの
接続強度の低下は少ないが、Ｎｉめっき層を半導体ウエ
ハの面内に厚さが均一になるように形成することが難し
いという問題がある。
構成する場合においては、高温放置後におけるバンプの
接続強度の低下は少ないが、Ｎｉめっき層を半導体ウエ
ハの面内に厚さが均一になるように形成することが難し
いという問題がある。
【００１２】本発明の目的は、バンプ電極を有する半導
体集積回路装置において、バンプ電極の接合強度を向上
させることのできる技術を提供することにある。
体集積回路装置において、バンプ電極の接合強度を向上
させることのできる技術を提供することにある。
【００１３】また、本発明の他の目的は、バンプ電極を
有する半導体集積回路装置において、そのバンプ電極の
形成時間を短縮させることのできる技術を提供すること
にある。
有する半導体集積回路装置において、そのバンプ電極の
形成時間を短縮させることのできる技術を提供すること
にある。
【００１４】さらに、本発明の他の目的は、バンプ電極
を有する半導体集積回路装置において、半導体基板の面
内におけるバンプ下地金属層の厚さの均一性を向上させ
ることのできる技術を提供することにある。
を有する半導体集積回路装置において、半導体基板の面
内におけるバンプ下地金属層の厚さの均一性を向上させ
ることのできる技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明の半導体集積回路装置の製造方法
は、半導体基板上に形成された半導体集積回路の引出し
電極上に錫を含有するはんだバンプ電極をバンプ下地導
体層を介して設けてなる半導体集積回路装置の製造方法
であって、前記はんだバンプ電極と接触するバンプ下地
導体層をＰｄを含有する導体層で形成する工程を有する
ものである。
は、半導体基板上に形成された半導体集積回路の引出し
電極上に錫を含有するはんだバンプ電極をバンプ下地導
体層を介して設けてなる半導体集積回路装置の製造方法
であって、前記はんだバンプ電極と接触するバンプ下地
導体層をＰｄを含有する導体層で形成する工程を有する
ものである。
【００１８】また、本発明の半導体集積回路装置の製造
方法は、接着機能を有する下地導体層および前記パラジ
ウムを含有する下地導体層をスパッタリング法によって
堆積するものである。
方法は、接着機能を有する下地導体層および前記パラジ
ウムを含有する下地導体層をスパッタリング法によって
堆積するものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２０】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置のバンプ電極形成前の要部断面
図、図３〜図５はバンプ下地金属層のバリア性を確認す
るためのオージェ分析結果を示す説明図、図６〜図１３
は図１の半導体集積回路装置の製造工程中における要部
断面図、図１４は図１の半導体集積回路装置を組み込ん
だパッケージの断面図、図１５〜図１８は図１４のパッ
ケージの組立工程を説明するための組立工程中における
断面図、図１９〜図２１はパッケージの実装形態を説明
するためのパッケージの断面図、図２２は従来のバンプ
電極およびバンプ下地金属層構造におけるせん断強度を
説明するための説明図である。
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置のバンプ電極形成前の要部断面
図、図３〜図５はバンプ下地金属層のバリア性を確認す
るためのオージェ分析結果を示す説明図、図６〜図１３
は図１の半導体集積回路装置の製造工程中における要部
断面図、図１４は図１の半導体集積回路装置を組み込ん
だパッケージの断面図、図１５〜図１８は図１４のパッ
ケージの組立工程を説明するための組立工程中における
断面図、図１９〜図２１はパッケージの実装形態を説明
するためのパッケージの断面図、図２２は従来のバンプ
電極およびバンプ下地金属層構造におけるせん断強度を
説明するための説明図である。
【００２１】まず、本実施の形態１の説明に先立って、
従来のバンプ電極構造における高温放置試験の結果を図
２２に示す。横軸は、例えば１５０℃で放置した時間を
示し、縦軸は、はんだバンプのせん断強度を示してい
る。
従来のバンプ電極構造における高温放置試験の結果を図
２２に示す。横軸は、例えば１５０℃で放置した時間を
示し、縦軸は、はんだバンプのせん断強度を示してい
る。
【００２２】バンプのはんだ組成は、例えば63％Ｓｎ−
37％Ｐｂである。バンプを形成したパッドの直径は、例
えば１００μｍ程度である。初期からの接続強度の増加
は原因が不明である。その後の強度の低下ははんだの組
織の肥大化によるものであり、回避するにははんだ組成
を変えなければならないことがわかる。
37％Ｐｂである。バンプを形成したパッドの直径は、例
えば１００μｍ程度である。初期からの接続強度の増加
は原因が不明である。その後の強度の低下ははんだの組
織の肥大化によるものであり、回避するにははんだ組成
を変えなければならないことがわかる。
【００２３】次に、本実施の形態１の半導体集積回路装
置の構造を図１によって説明する。
置の構造を図１によって説明する。
【００２４】半導体基板１は、例えばシリコン（Ｓｉ）
単結晶からなり、その主面上には所定の半導体集積回路
が形成されている。この半導体基板１の上層には配線層
２が形成されており、その配線層２の最上層には引出し
電極３が設けられている。なお、配線層２中の配線は説
明を簡単にするため図示していない。
単結晶からなり、その主面上には所定の半導体集積回路
が形成されている。この半導体基板１の上層には配線層
２が形成されており、その配線層２の最上層には引出し
電極３が設けられている。なお、配線層２中の配線は説
明を簡単にするため図示していない。
【００２５】この引出し電極３は、例えばアルミニウム
（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金からなり、配線層
２中の配線を通じて上記した半導体集積回路と電気的に
接続されている。なお、符号の２ａは、層間絶縁膜を示
している。層間絶縁膜２ａは、例えば二酸化シリコン
（ＳｉＯ2)等からなる。
（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金からなり、配線層
２中の配線を通じて上記した半導体集積回路と電気的に
接続されている。なお、符号の２ａは、層間絶縁膜を示
している。層間絶縁膜２ａは、例えば二酸化シリコン
（ＳｉＯ2)等からなる。
【００２６】最上の層間絶縁膜２ａの上層には、表面保
護膜４ａ, ４ｂが下層から順に積み重ねられている。下
層の表面保護膜４ａは、例えばＳｉＯ2 膜上に窒化シリ
コン膜が積み重ねられてなり、その上層の表面保護膜４
ｂは、例えばポリイミド樹脂等からなる。
護膜４ａ, ４ｂが下層から順に積み重ねられている。下
層の表面保護膜４ａは、例えばＳｉＯ2 膜上に窒化シリ
コン膜が積み重ねられてなり、その上層の表面保護膜４
ｂは、例えばポリイミド樹脂等からなる。
【００２７】下層の表面保護膜４ａの一部には、引出し
電極３の一部が露出するような開口部５が形成されてお
り、その引出し電極３の露出領域上には、バンプ下地金
属層６ａ, ６ｂを介してバンプ電極７が形成されてい
る。なお、上層の表面保護膜４ｂにおいて、バンプ電極
７の形成領域には、バンプ電極７を配置可能なようにバ
ンプ電極７よりも大径の開口部８が形成されている。
電極３の一部が露出するような開口部５が形成されてお
り、その引出し電極３の露出領域上には、バンプ下地金
属層６ａ, ６ｂを介してバンプ電極７が形成されてい
る。なお、上層の表面保護膜４ｂにおいて、バンプ電極
７の形成領域には、バンプ電極７を配置可能なようにバ
ンプ電極７よりも大径の開口部８が形成されている。
【００２８】バンプ下地金属層６ａは、例えば厚さ1750
Å程度のＴｉからなり、引出し電極３とバンプ電極７と
の接着性を向上させるための機能等を有している。
Å程度のＴｉからなり、引出し電極３とバンプ電極７と
の接着性を向上させるための機能等を有している。
【００２９】その上層のバンプ下地金属層６ｂは、例え
ばパラジウム（Ｐｄ）からなる導体層およびＰｄがバン
プ電極７の下部に拡散して形成されたＰｄを含む合金層
からなる。
ばパラジウム（Ｐｄ）からなる導体層およびＰｄがバン
プ電極７の下部に拡散して形成されたＰｄを含む合金層
からなる。
【００３０】バンプ下地金属層６ｂは、例えば次のよう
な機能を有している。
な機能を有している。
【００３１】第１は、Ｔｉ等からなる下層のバンプ下地
金属層６ａの表面酸化を防ぐ作用である。Ｐｄからなる
バンプ下地金属層６ａの表面酸化も進行するが、はんだ
付けを行う際に還元性を有するＮ2+Ｈ2 ガス雰囲気で行
う必要はなく、フラックスを用いて大気中で行えば良
い。また、はんだが非常に酸化されやすい組成の場合に
はＮ2 ガス雰囲気中ではんだ付けを行えば良い。
金属層６ａの表面酸化を防ぐ作用である。Ｐｄからなる
バンプ下地金属層６ａの表面酸化も進行するが、はんだ
付けを行う際に還元性を有するＮ2+Ｈ2 ガス雰囲気で行
う必要はなく、フラックスを用いて大気中で行えば良
い。また、はんだが非常に酸化されやすい組成の場合に
はＮ2 ガス雰囲気中ではんだ付けを行えば良い。
【００３２】第２は、バンプ電極７の下部に拡散してバ
ンプ電極７の接続強度を向上させる作用である。すなわ
ち、本実施の形態１においては、このバンプ下地金属層
６ｂの材料を従来のＣｕに代えてＰｄとしたことによ
り、そのバンプ下地金属層６ｂをＣｕで構成した場合に
バンプ下地金属層６ｂとバンプ電極７との接合領域にＣ
ｕ−Ｓｎ等のような脆い合金層が形成されないので、バ
ンプ電極７の接続強度を向上させることが可能となって
いる。
ンプ電極７の接続強度を向上させる作用である。すなわ
ち、本実施の形態１においては、このバンプ下地金属層
６ｂの材料を従来のＣｕに代えてＰｄとしたことによ
り、そのバンプ下地金属層６ｂをＣｕで構成した場合に
バンプ下地金属層６ｂとバンプ電極７との接合領域にＣ
ｕ−Ｓｎ等のような脆い合金層が形成されないので、バ
ンプ電極７の接続強度を向上させることが可能となって
いる。
【００３３】バンプ電極７は、例えば６３％Ｓｎ−３７
％Ｐｂのはんだからなり、その直径は、例えば１２０μ
ｍ程度である。
％Ｐｂのはんだからなり、その直径は、例えば１２０μ
ｍ程度である。
【００３４】なお、バンプ電極７の形成前の半導体基板
１の要部断面図を図２に示す。バンプ下地金属層６ａ上
にはバンプ下地金属層６ｂ1 が積み重ねられている。こ
の際のバンプ下地金属層６ｂ1 は、例えばＰｄの単体層
からなり、その厚さは、例えば1750Å程度である。
１の要部断面図を図２に示す。バンプ下地金属層６ａ上
にはバンプ下地金属層６ｂ1 が積み重ねられている。こ
の際のバンプ下地金属層６ｂ1 は、例えばＰｄの単体層
からなり、その厚さは、例えば1750Å程度である。
【００３５】次に、バンプ下地金属層６ａ, ６ｂのバリ
ア性を確認するためのオージェ分析結果を図３〜図５に
示す。図３〜図５において、横軸は深さを示し、縦軸は
各元素の濃度を示している。
ア性を確認するためのオージェ分析結果を図３〜図５に
示す。図３〜図５において、横軸は深さを示し、縦軸は
各元素の濃度を示している。
【００３６】バンプ電極７のはんだ組成は、上記したよ
うに、例えば６３％Ｓｎ−３７％Ｐｂである。図３に示
すように、ウエットバック直後のサンプルでもすでにＰ
ｄがはんだ中に拡散していることがわかる。また、Ｓｎ
がＴｉ中に拡散している。しかし、Ｓｎは半導体素子の
引出し電極３であるＡｌ中には拡散していないことがわ
かる。
うに、例えば６３％Ｓｎ−３７％Ｐｂである。図３に示
すように、ウエットバック直後のサンプルでもすでにＰ
ｄがはんだ中に拡散していることがわかる。また、Ｓｎ
がＴｉ中に拡散している。しかし、Ｓｎは半導体素子の
引出し電極３であるＡｌ中には拡散していないことがわ
かる。
【００３７】図４は、例えば１５０℃で２００時間放置
したサンプルを示すもので、ウエットバック直後のサン
プルとほとんど変わらないことがわかる。
したサンプルを示すもので、ウエットバック直後のサン
プルとほとんど変わらないことがわかる。
【００３８】さらに、図５は、例えば１５０℃で１００
０時間放置したサンプルを示すもので、ウエットバック
直後のサンプルや２００時間放置した後のサンプルに比
べてＰｄの拡散が進行していることがわかる。また、Ｓ
ｎは半導体素子の引出し電極３であるＡｌ中には拡散し
ておらず、ＡｌがＳｎに対するバリアとなっていること
がわかる。
０時間放置したサンプルを示すもので、ウエットバック
直後のサンプルや２００時間放置した後のサンプルに比
べてＰｄの拡散が進行していることがわかる。また、Ｓ
ｎは半導体素子の引出し電極３であるＡｌ中には拡散し
ておらず、ＡｌがＳｎに対するバリアとなっていること
がわかる。
【００３９】次に、本実施の形態１の半導体集積回路装
置の製造方法を図６〜図１３によって説明する。
置の製造方法を図６〜図１３によって説明する。
【００４０】図６は、半導体集積回路装置の製造工程中
における半導体基板１の要部断面を示している。半導体
基板１は、例えばＳｉ単結晶からなり、その主面上には
所定の半導体集積回路が形成されている。この半導体基
板１の上層には配線層２が形成されており、その配線層
２の最上層には引出し電極３が設けられている。なお、
配線層２中の配線は説明を簡単にするため図示していな
い。
における半導体基板１の要部断面を示している。半導体
基板１は、例えばＳｉ単結晶からなり、その主面上には
所定の半導体集積回路が形成されている。この半導体基
板１の上層には配線層２が形成されており、その配線層
２の最上層には引出し電極３が設けられている。なお、
配線層２中の配線は説明を簡単にするため図示していな
い。
【００４１】この引出し電極３は、例えばＡｌまたはＡ
ｌ−Ｓｉ−Ｃｕ合金からなり、配線層２中の配線を通じ
て上記した半導体集積回路と電気的に接続されている。
なお、符号の２ａは、層間絶縁膜を示している。層間絶
縁膜２ａは、例えばＳｉＯ2等からなる。
ｌ−Ｓｉ−Ｃｕ合金からなり、配線層２中の配線を通じ
て上記した半導体集積回路と電気的に接続されている。
なお、符号の２ａは、層間絶縁膜を示している。層間絶
縁膜２ａは、例えばＳｉＯ2等からなる。
【００４２】最上の層間絶縁膜２ａの上層には、表面保
護膜４ａ, ４ｂが下層から順に積み重ねられている。下
層の表面保護膜４ａは、例えばＳｉＯ2 膜上に窒化シリ
コン膜が積み重ねられてなり、その上層の表面保護膜４
ｂは、例えばポリイミド樹脂等からなる。
護膜４ａ, ４ｂが下層から順に積み重ねられている。下
層の表面保護膜４ａは、例えばＳｉＯ2 膜上に窒化シリ
コン膜が積み重ねられてなり、その上層の表面保護膜４
ｂは、例えばポリイミド樹脂等からなる。
【００４３】下層の表面保護膜４ａの一部には、開口部
５が形成されており、引出し電極３の一部が露出してい
る。なお、上層の表面保護膜４ｂにおいて、バンプ電極
形成領域には、バンプ電極を配置可能なようにバンプ電
極よりも大径の開口部８が形成されている。
５が形成されており、引出し電極３の一部が露出してい
る。なお、上層の表面保護膜４ｂにおいて、バンプ電極
形成領域には、バンプ電極を配置可能なようにバンプ電
極よりも大径の開口部８が形成されている。
【００４４】まず、このような半導体基板１上に、図７
に示すように、例えばＴｉ等からなるバンプ下地金属層
６ａをスパッタリング法等によって堆積する。バンプ下
地金属層６ａの厚さは、例えば1750Å程度である。
に示すように、例えばＴｉ等からなるバンプ下地金属層
６ａをスパッタリング法等によって堆積する。バンプ下
地金属層６ａの厚さは、例えば1750Å程度である。
【００４５】続いて、図８に示すように、バンプ下地金
属層６ａ上に、例えばＰｄ等からなるバンプ下地金属層
６ｂをスパッタリング法等によって堆積する。バンプ下
地金属層６ｂの厚さは、例えば1750Å程度である。
属層６ａ上に、例えばＰｄ等からなるバンプ下地金属層
６ｂをスパッタリング法等によって堆積する。バンプ下
地金属層６ｂの厚さは、例えば1750Å程度である。
【００４６】その後、図９に示すように、バンプ下地金
属層６ｂ上にフォトレジスト膜９ａを堆積した後、露光
処理を施し、さらに、現像処理を施すことにより、図１
０に示すように、引出し電極３を被覆するような寸法お
よび形状のフォトレジストパターン９ａ1 を形成する。
属層６ｂ上にフォトレジスト膜９ａを堆積した後、露光
処理を施し、さらに、現像処理を施すことにより、図１
０に示すように、引出し電極３を被覆するような寸法お
よび形状のフォトレジストパターン９ａ1 を形成する。
【００４７】次いで、フォトレジストパターン９ａ1 を
エッチングマスクとして、フォトレジストパターン９ａ
1 から露出するバンプ下地金属層６ｂをエッチング除去
する。この工程後の半導体基板１の断面図を図１１に示
す。
エッチングマスクとして、フォトレジストパターン９ａ
1 から露出するバンプ下地金属層６ｂをエッチング除去
する。この工程後の半導体基板１の断面図を図１１に示
す。
【００４８】続いて、フォトレジストパターン９ａ1 を
エッチングマスクとして、フォトレジストパターン９ａ
1 から露出するバンプ下地金属層６ａをエッチング除去
する。この工程後の半導体基板１の断面図を図１２に示
す。
エッチングマスクとして、フォトレジストパターン９ａ
1 から露出するバンプ下地金属層６ａをエッチング除去
する。この工程後の半導体基板１の断面図を図１２に示
す。
【００４９】その後、フォトレジストパターン９ａ1 を
図１３に示すように除去した後、バンプ下地金属層６ｂ
上に、例えば６３％Ｓｎ−３７％Ｐｂ合金からなるはん
だを蒸着法等によって堆積し、さらに、ウエットバック
処理（熱処理）を施すことにより、図１に示したバンプ
電極７を形成する。
図１３に示すように除去した後、バンプ下地金属層６ｂ
上に、例えば６３％Ｓｎ−３７％Ｐｂ合金からなるはん
だを蒸着法等によって堆積し、さらに、ウエットバック
処理（熱処理）を施すことにより、図１に示したバンプ
電極７を形成する。
【００５０】次に、本実施の形態１の半導体集積回路装
置のパッケージ構造を図１４によって説明する。
置のパッケージ構造を図１４によって説明する。
【００５１】フリップチップ実装基板１０上には、半導
体チップ１ｃがその主面を図１４において下方に向けた
状態でバンプ電極７を介して実装されている。
体チップ１ｃがその主面を図１４において下方に向けた
状態でバンプ電極７を介して実装されている。
【００５２】半導体チップ１ｃは、上記した半導体基板
１を有するＳｉ単結晶の小片であり、その主面には所定
の半導体集積回路が形成されている。フリップチップ実
装基板１０は、例えばガラスセラミックス基板、ガラス
エポキシ基板またはフィルム状回路基板等が使用されて
いる。
１を有するＳｉ単結晶の小片であり、その主面には所定
の半導体集積回路が形成されている。フリップチップ実
装基板１０は、例えばガラスセラミックス基板、ガラス
エポキシ基板またはフィルム状回路基板等が使用されて
いる。
【００５３】バンプ電極７は、フリップチップ実装基板
１０上のパッド１１に接合され電気的に接続されてい
る。このパッド１１は、フリップチップ実装基板１０が
ガラスセラミックス基板の場合は、例えばＡｇ−Ｐｄが
使用され、フリップチップ実装基板１０がガラスエポキ
シ基板やフィルム状回路基板の場合は、例えばＣｕから
なる導体層にプリフラックスを塗布したもの、また、例
えばＣｕからなる導体層にＮｉめっき及びＡｕめっきを
行ったもの、さらに、例えばＣｕからなる導体層にはん
だをプリコートしたもの等が使用されている。
１０上のパッド１１に接合され電気的に接続されてい
る。このパッド１１は、フリップチップ実装基板１０が
ガラスセラミックス基板の場合は、例えばＡｇ−Ｐｄが
使用され、フリップチップ実装基板１０がガラスエポキ
シ基板やフィルム状回路基板の場合は、例えばＣｕから
なる導体層にプリフラックスを塗布したもの、また、例
えばＣｕからなる導体層にＮｉめっき及びＡｕめっきを
行ったもの、さらに、例えばＣｕからなる導体層にはん
だをプリコートしたもの等が使用されている。
【００５４】この半導体チップ１ｃとフリップチップ実
装基板１０との間には封止樹脂１２が充填されている。
封止樹脂１２は、例えばエポキシ系の樹脂からなる。た
だし、封止樹脂１２の材料は、エポキシ系の樹脂に限定
されるものではなく種々変更可能であり、例えばアクリ
ル系の樹脂でも良い。
装基板１０との間には封止樹脂１２が充填されている。
封止樹脂１２は、例えばエポキシ系の樹脂からなる。た
だし、封止樹脂１２の材料は、エポキシ系の樹脂に限定
されるものではなく種々変更可能であり、例えばアクリ
ル系の樹脂でも良い。
【００５５】次に、このようなパッケージ構造の組立工
程を図１５〜図１８によって説明する。
程を図１５〜図１８によって説明する。
【００５６】まず、図１５に示すように、フリップチッ
プ実装基板１０におけるパッド形成面上にフラックス１
３を塗布する。
プ実装基板１０におけるパッド形成面上にフラックス１
３を塗布する。
【００５７】続いて、図１６に示すように、フリップチ
ップ実装基板１０上に半導体チップ１ｃを載せる。この
際、半導体チップ１ｃのバンプ電極７がフリップチップ
実装基板１０のパッド１１に当たるようにする。
ップ実装基板１０上に半導体チップ１ｃを載せる。この
際、半導体チップ１ｃのバンプ電極７がフリップチップ
実装基板１０のパッド１１に当たるようにする。
【００５８】その後、このフリップチップ実装基板１０
および半導体チップ１ｃに対してリフロ処理を施すこと
により、バンプ電極７を溶融し、図１７に示すように、
バンプ電極７とパッド１１とを接合する。
および半導体チップ１ｃに対してリフロ処理を施すこと
により、バンプ電極７を溶融し、図１７に示すように、
バンプ電極７とパッド１１とを接合する。
【００５９】次いで、洗浄処理を施すことにより、フラ
ックス１３を除去する。この工程後を図１８に示す。そ
の後、図１４に示したように、半導体チップ１ｃとフリ
ップチップ実装基板１０との間に封止樹脂１２を充填し
て硬化してパッケージの組立工程を終了する。
ックス１３を除去する。この工程後を図１８に示す。そ
の後、図１４に示したように、半導体チップ１ｃとフリ
ップチップ実装基板１０との間に封止樹脂１２を充填し
て硬化してパッケージの組立工程を終了する。
【００６０】その後、冷却衝撃試験等のような検査工程
を経て半導体集積回路装置を製造する。この冷熱衝撃試
験の条件は、例えば−５５℃（３０分）および１２５℃
（３０分）であり、その結果、いずれの実装基板を用い
た場合でも１０００サイクルまで評価したが、断線や接
続抵抗の増加等はみられなかった。
を経て半導体集積回路装置を製造する。この冷熱衝撃試
験の条件は、例えば−５５℃（３０分）および１２５℃
（３０分）であり、その結果、いずれの実装基板を用い
た場合でも１０００サイクルまで評価したが、断線や接
続抵抗の増加等はみられなかった。
【００６１】次に、このようなパッケージをパッケージ
実装基板上に実装した場合の例を図１９に示す。
実装基板上に実装した場合の例を図１９に示す。
【００６２】パッケージ実装基板１４上には、バンプ電
極１５を介して上記したパッケージが実装されている。
パッケージ実装基板１４は、例えばエポキシ系の樹脂か
らなり、その主面上にはパッド１６が設けられている。
極１５を介して上記したパッケージが実装されている。
パッケージ実装基板１４は、例えばエポキシ系の樹脂か
らなり、その主面上にはパッド１６が設けられている。
【００６３】パッド１６は、例えばＣｕ等のような導体
層からなり、その上面にはバンプ電極１５が接合されて
いる。このバンプ電極１５は、例えばＳｎ−Ｐｂ合金か
らなり、フリップチップ実装基板１０の裏面の格子状交
点に配置されている。
層からなり、その上面にはバンプ電極１５が接合されて
いる。このバンプ電極１５は、例えばＳｎ−Ｐｂ合金か
らなり、フリップチップ実装基板１０の裏面の格子状交
点に配置されている。
【００６４】また、このバンプ電極１５は、フリップチ
ップ実装基板１０に設けられた内部配線を通じてフリッ
プチップ実装基板１０上のパッド１１と電気的に接続さ
れている。
ップ実装基板１０に設けられた内部配線を通じてフリッ
プチップ実装基板１０上のパッド１１と電気的に接続さ
れている。
【００６５】また、パッケージの構造および実装形態は
上記したものに限定されるものではなく種々変更可能で
あり、例えば図２０や図２１に示すようにしても良い。
上記したものに限定されるものではなく種々変更可能で
あり、例えば図２０や図２１に示すようにしても良い。
【００６６】図２０は、フリップチップ実装基板１０の
裏面の外周にバンプ電極１５を設ける構造のパッケージ
をパッケージ実装基板１４上に実装した場合を示してい
る。フリップチップ実装基板１０は、上記したパッケー
ジ構造のフリップチップ実装基板１０よりも大形となっ
ている。バンプ電極１５は、例えば２列になって半導体
チップ１ｃの外周を取り囲むように複数個配置されてい
る。
裏面の外周にバンプ電極１５を設ける構造のパッケージ
をパッケージ実装基板１４上に実装した場合を示してい
る。フリップチップ実装基板１０は、上記したパッケー
ジ構造のフリップチップ実装基板１０よりも大形となっ
ている。バンプ電極１５は、例えば２列になって半導体
チップ１ｃの外周を取り囲むように複数個配置されてい
る。
【００６７】図２１は、フリップチップ実装基板１０の
チップ実装面上に半導体チップ１ｃを取り囲むように枠
体１７を設けるとともに、その枠体１７上にキャップ１
８を設けた構造のパッケージをパッケージ実装基板１０
上に実装した場合を示している。
チップ実装面上に半導体チップ１ｃを取り囲むように枠
体１７を設けるとともに、その枠体１７上にキャップ１
８を設けた構造のパッケージをパッケージ実装基板１０
上に実装した場合を示している。
【００６８】キャップ１８は熱伝導性の高い材料からな
り、その一部が半導体チップ１ｃの裏面に接触した状態
で設置されている。すなわち、このパッケージ構造にお
いては、半導体チップ１ｃで生じた熱をその裏面からキ
ャップ１８を通じて外部に逃がすことが可能な構造とな
っている。
り、その一部が半導体チップ１ｃの裏面に接触した状態
で設置されている。すなわち、このパッケージ構造にお
いては、半導体チップ１ｃで生じた熱をその裏面からキ
ャップ１８を通じて外部に逃がすことが可能な構造とな
っている。
【００６９】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【００７０】(1).バンプ下地金属層６ｂの材料を従来の
Ｃｕに代えてＰｄとしたことにより、そのバンプ下地金
属層６ｂをＣｕで構成した場合にバンプ下地金属層６ｂ
とバンプ電極７との接合領域にＣｕ−Ｓｎ等のような脆
い合金層が形成されないので、バンプ電極７の接続強度
を向上させることが可能となる。
Ｃｕに代えてＰｄとしたことにより、そのバンプ下地金
属層６ｂをＣｕで構成した場合にバンプ下地金属層６ｂ
とバンプ電極７との接合領域にＣｕ−Ｓｎ等のような脆
い合金層が形成されないので、バンプ電極７の接続強度
を向上させることが可能となる。
【００７１】(2).上記(1) により、バンプ電極７と引出
し電極３との電気的接続不良やバンプ電極７の剥離等の
ような不良を低減することができるので、素子や配線等
の微細化が進められている半導体集積回路装置であって
もその歩留りおよび信頼性を向上させることが可能とな
る。
し電極３との電気的接続不良やバンプ電極７の剥離等の
ような不良を低減することができるので、素子や配線等
の微細化が進められている半導体集積回路装置であって
もその歩留りおよび信頼性を向上させることが可能とな
る。
【００７２】(3).バンプ下地金属層６ａ, ６ｂをスパッ
タリング法によって形成することにより、半導体ウエハ
の面内におけるバンプ下地金属層６ａ, ６ｂの厚さの均
一性を向上させることが可能となる。
タリング法によって形成することにより、半導体ウエハ
の面内におけるバンプ下地金属層６ａ, ６ｂの厚さの均
一性を向上させることが可能となる。
【００７３】(4).上記(3) により、半導体ウエハ面内に
おける複数のバンプ電極７の形成条件の均一性を向上さ
せることができるので、半導体ウエハ面内における複数
のバンプ電極７を良好に形成することができる。したが
って、素子や配線等の微細化が進められている半導体集
積回路装置であってもその歩留りおよび信頼性を向上さ
せることが可能となる。
おける複数のバンプ電極７の形成条件の均一性を向上さ
せることができるので、半導体ウエハ面内における複数
のバンプ電極７を良好に形成することができる。したが
って、素子や配線等の微細化が進められている半導体集
積回路装置であってもその歩留りおよび信頼性を向上さ
せることが可能となる。
【００７４】（実施の形態２）図２３〜図３０は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【００７５】本実施の形態２においては、半導体集積回
路装置の構造は前記実施の形態１と同じである。異なる
のは、その製造方法である。以下、本実施の形態２の半
導体集積回路装置の製造方法を図２３〜図３０によって
説明する。
路装置の構造は前記実施の形態１と同じである。異なる
のは、その製造方法である。以下、本実施の形態２の半
導体集積回路装置の製造方法を図２３〜図３０によって
説明する。
【００７６】図２３は、半導体集積回路装置の製造工程
中における半導体基板１の要部断面を示している。半導
体基板１は、例えばＳｉ単結晶からなり、その主面上に
は所定の半導体集積回路が形成されている。この半導体
基板１の上層には配線層２が形成されており、その配線
層２の最上層には引出し電極３が設けられている。な
お、配線層２中の配線は説明を簡単にするため図示して
いない。
中における半導体基板１の要部断面を示している。半導
体基板１は、例えばＳｉ単結晶からなり、その主面上に
は所定の半導体集積回路が形成されている。この半導体
基板１の上層には配線層２が形成されており、その配線
層２の最上層には引出し電極３が設けられている。な
お、配線層２中の配線は説明を簡単にするため図示して
いない。
【００７７】この引出し電極３は、例えばＡｌまたはＡ
ｌ−Ｓｉ−Ｃｕ合金からなり、配線層２中の配線を通じ
て上記した半導体集積回路と電気的に接続されている。
なお、符号の２ａは、層間絶縁膜を示している。層間絶
縁膜２ａは、例えばＳｉＯ2等からなる。
ｌ−Ｓｉ−Ｃｕ合金からなり、配線層２中の配線を通じ
て上記した半導体集積回路と電気的に接続されている。
なお、符号の２ａは、層間絶縁膜を示している。層間絶
縁膜２ａは、例えばＳｉＯ2等からなる。
【００７８】最上の層間絶縁膜２ａの上層には、表面保
護膜４ａ, ４ｂが下層から順に積み重ねられている。下
層の表面保護膜４ａは、例えばＳｉＯ2 膜上に窒化シリ
コン膜が積み重ねられてなり、その上層の表面保護膜４
ｂは、例えばポリイミド樹脂等からなる。
護膜４ａ, ４ｂが下層から順に積み重ねられている。下
層の表面保護膜４ａは、例えばＳｉＯ2 膜上に窒化シリ
コン膜が積み重ねられてなり、その上層の表面保護膜４
ｂは、例えばポリイミド樹脂等からなる。
【００７９】下層の表面保護膜４ａの一部には、開口部
５が形成されており、引出し電極３の一部が露出してい
る。なお、上層の表面保護膜４ｂにおいて、バンプ電極
形成領域には、バンプ電極を配置可能なようにバンプ電
極よりも大径の開口部８が形成されている。
５が形成されており、引出し電極３の一部が露出してい
る。なお、上層の表面保護膜４ｂにおいて、バンプ電極
形成領域には、バンプ電極を配置可能なようにバンプ電
極よりも大径の開口部８が形成されている。
【００８０】まず、このような半導体基板１上に、図２
４に示すように、例えばＴｉ等からなるバンプ下地金属
層６ａをスパッタリング法等によって堆積する。バンプ
下地金属層６ａの厚さは、例えば1750Å程度である。
４に示すように、例えばＴｉ等からなるバンプ下地金属
層６ａをスパッタリング法等によって堆積する。バンプ
下地金属層６ａの厚さは、例えば1750Å程度である。
【００８１】続いて、図２５に示すように、バンプ下地
金属層６ａ上に、例えばＰｄ等からなるバンプ下地金属
層６ｂをスパッタリング法等によって堆積する。バンプ
下地金属層６ｂの厚さは、例えば1750Å程度である。
金属層６ａ上に、例えばＰｄ等からなるバンプ下地金属
層６ｂをスパッタリング法等によって堆積する。バンプ
下地金属層６ｂの厚さは、例えば1750Å程度である。
【００８２】その後、バンプ下地金属層６ｂ上にフォト
レジスト膜を堆積した後、露光処理を施し、さらに、現
像処理を施すことにより、図２６に示すように、引出し
電極３上のバンプ下地金属層６ｂが露出するようなフォ
トレジストパターン９ｂ1 を形成する。
レジスト膜を堆積した後、露光処理を施し、さらに、現
像処理を施すことにより、図２６に示すように、引出し
電極３上のバンプ下地金属層６ｂが露出するようなフォ
トレジストパターン９ｂ1 を形成する。
【００８３】次いで、図２７に示すように、半導体基板
１上に、例えば６３％Ｓｎ−３７％Ｐｂ合金からなるバ
ンプ電極形成用のはんだを蒸着法等によって堆積し、は
んだバンプ７ａを形成する。
１上に、例えば６３％Ｓｎ−３７％Ｐｂ合金からなるバ
ンプ電極形成用のはんだを蒸着法等によって堆積し、は
んだバンプ７ａを形成する。
【００８４】続いて、フォトレジストパターン９ｂ1 を
除去する。この工程後の半導体基板１の断面図を図２８
に示す。
除去する。この工程後の半導体基板１の断面図を図２８
に示す。
【００８５】その後、はんだバンプ７ａをエッチングマ
スクとして、はんだバンプ７ａから露出するバンプ下地
金属層６ｂをエッチング除去する。この工程後の半導体
基板１の断面図を図２９に示す。
スクとして、はんだバンプ７ａから露出するバンプ下地
金属層６ｂをエッチング除去する。この工程後の半導体
基板１の断面図を図２９に示す。
【００８６】次いで、はんだバンプ７ａをエッチングマ
スクとして、はんだバンプ７ａから露出するバンプ下地
金属層６ａをエッチング除去する。この工程後の半導体
基板１の断面図を図３０に示す。
スクとして、はんだバンプ７ａから露出するバンプ下地
金属層６ａをエッチング除去する。この工程後の半導体
基板１の断面図を図３０に示す。
【００８７】続いて、半導体基板１に対してウエットバ
ック処理（熱処理）を施すことにより、図１に示したバ
ンプ電極７を形成する。
ック処理（熱処理）を施すことにより、図１に示したバ
ンプ電極７を形成する。
【００８８】このような本実施の形態２によれば、前記
実施の形態１と同じ効果を得ることが可能となる。
実施の形態１と同じ効果を得ることが可能となる。
【００８９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００９０】例えば前記実施の形態１, ２においては、
接着機能を有する導体層をＴｉとした場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばＣｒでも良い。
接着機能を有する導体層をＴｉとした場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばＣｒでも良い。
【００９１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９２】(1).本発明の半導体集積回路装置の製造方
法によれば、バンプ下地導体層の材料を従来のＣｕに代
えてＰｄとしたことにより、そのバンプ下地導体層をＣ
ｕで構成した場合にバンプ下地導体層とバンプ電極との
接合領域にＣｕ−Ｓｎ等のような脆い合金層が形成され
ないので、バンプ電極の接続強度を向上させることが可
能となる。このため、バンプ電極が剥離する等のような
不良を低減することができる。したがって、半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
法によれば、バンプ下地導体層の材料を従来のＣｕに代
えてＰｄとしたことにより、そのバンプ下地導体層をＣ
ｕで構成した場合にバンプ下地導体層とバンプ電極との
接合領域にＣｕ−Ｓｎ等のような脆い合金層が形成され
ないので、バンプ電極の接続強度を向上させることが可
能となる。このため、バンプ電極が剥離する等のような
不良を低減することができる。したがって、半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
【００９３】(2).本発明の半導体集積回路装置の製造方
法によれば、バンプ下地導体層をスパッタリング法によ
って形成するので、半導体ウエハの面内におけるバンプ
下地導体層の厚さの均一性を向上させることが可能とな
る。このため、半導体ウエハ面内における複数のバンプ
電極の形成条件の均一性を向上させることができるの
で、半導体ウエハ面内における複数のバンプ電極を良好
に形成することができる。したがって、半導体集積回路
装置の歩留りおよび信頼性を向上させることが可能とな
る。
法によれば、バンプ下地導体層をスパッタリング法によ
って形成するので、半導体ウエハの面内におけるバンプ
下地導体層の厚さの均一性を向上させることが可能とな
る。このため、半導体ウエハ面内における複数のバンプ
電極の形成条件の均一性を向上させることができるの
で、半導体ウエハ面内における複数のバンプ電極を良好
に形成することができる。したがって、半導体集積回路
装置の歩留りおよび信頼性を向上させることが可能とな
る。
【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図２】図１の半導体集積回路装置のバンプ電極形成前
の要部断面図である。
の要部断面図である。
【図３】バンプ下地金属層のバリア性を確認するための
オージェ分析結果を示す説明図である。
オージェ分析結果を示す説明図である。
【図４】バンプ下地金属層のバリア性を確認するための
オージェ分析結果を示す説明図である。
オージェ分析結果を示す説明図である。
【図５】バンプ下地金属層のバリア性を確認するための
オージェ分析結果を示す説明図である。
オージェ分析結果を示す説明図である。
【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置を組み込んだパッ
ケージの断面図である。
ケージの断面図である。
【図１５】図１４のパッケージの組立工程を説明するた
めの組立工程中における断面図である。
めの組立工程中における断面図である。
【図１６】図１４のパッケージの組立工程を説明するた
めの図１５に続く組立工程中における断面図である。
めの図１５に続く組立工程中における断面図である。
【図１７】図１４のパッケージの組立工程を説明するた
めの図１６に続く組立工程中における断面図である。
めの図１６に続く組立工程中における断面図である。
【図１８】図１４のパッケージの組立工程を説明するた
めの図１７に続く組立工程中における断面図である。
めの図１７に続く組立工程中における断面図である。
【図１９】本発明のパッケージの実装形態を説明するた
めのパッケージの断面図である。
めのパッケージの断面図である。
【図２０】本発明のパッケージの他の実装形態を説明す
るためのパッケージの断面図である。
るためのパッケージの断面図である。
【図２１】本発明のパッケージの他の実装形態を説明す
るためのパッケージの断面図である。
るためのパッケージの断面図である。
【図２２】従来のバンプ電極およびバンプ下地金属層構
造におけるせん断強度を説明するための説明図である。
造におけるせん断強度を説明するための説明図である。
【図２３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図２４】本発明の他の実施の形態である半導体集積回
路装置の図２３に続く製造工程中における要部断面図で
ある。
路装置の図２３に続く製造工程中における要部断面図で
ある。
【図２５】本発明の他の実施の形態である半導体集積回
路装置の図２４に続く製造工程中における要部断面図で
ある。
路装置の図２４に続く製造工程中における要部断面図で
ある。
【図２６】本発明の他の実施の形態である半導体集積回
路装置の図２５に続く製造工程中における要部断面図で
ある。
路装置の図２５に続く製造工程中における要部断面図で
ある。
【図２７】本発明の他の実施の形態である半導体集積回
路装置の図２６に続く製造工程中における要部断面図で
ある。
路装置の図２６に続く製造工程中における要部断面図で
ある。
【図２８】本発明の他の実施の形態である半導体集積回
路装置の図２７に続く製造工程中における要部断面図で
ある。
路装置の図２７に続く製造工程中における要部断面図で
ある。
【図２９】本発明の他の実施の形態である半導体集積回
路装置の図２８に続く製造工程中における要部断面図で
ある。
路装置の図２８に続く製造工程中における要部断面図で
ある。
【図３０】本発明の他の実施の形態である半導体集積回
路装置の図２９に続く製造工程中における要部断面図で
ある。
路装置の図２９に続く製造工程中における要部断面図で
ある。
１ 半導体基板 １ｃ 半導体チップ ２ 配線層 ２ａ 層間絶縁膜 ３ 引出し電極 ４ａ 表面保護膜 ４ｂ 表面保護膜 ５ 開口部 ６ａ バンプ下地金属層 ６ｂ バンプ下地金属層 ６ｂ1 バンプ下地金属層 ７ バンプ電極 ７ａ はんだバンプ ８ 開口部 ９ａ フォトレジスト膜 ９ａ1,９ｂ1 フォトレジストパターン １０ フリップチップ実装基板 １１ パッド １２ 封止樹脂 １３ フラックス １４ パッケージ実装基板 １５ バンプ電極 １６ パッド １７ 枠体 １８ キャップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 春田 亮 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 長谷部 昭男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】 半導体基板上に形成された半導体集積回
路の引出し電極上に錫を含有するはんだバンプ電極をバ
ンプ下地導体層を介して設けてなる半導体集積回路装置
の製造方法であって、（ａ）前記引出し電極を被覆する
絶縁膜に、その引出し電極の一部が露出するような開口
部を形成する工程と、（ｂ）前記開口部形成工程後の引
出し電極上に、前記バンプ下地導体層を構成する接着機
能を有する導体層を形成する工程と、（ｃ）前記接着機
能を有する導体層上にパラジウムを含有する導体層を形
成する工程と、（ｄ）前記パラジウムを含有する導体層
上に錫を含有するはんだ導体層を形成する工程と、
（ｅ）前記錫を含有するはんだ導体層の形成後、前記半
導体基板に対して熱処理を施す工程とを有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記接着機能を有する導体層および前
記パラジウムを含有する導体層をスパッタリング法によ
って堆積することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記接着機能を有する導体層
はチタンまたはチタン合金からなることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項４】 半導体基板上に形成された半導体集積回
路の引出し電極上に錫を含有するはんだバンプ電極をバ
ンプ下地導体層を介して設けてなる半導体集積回路装置
であって、前記バンプ下地導体層は、前記引出し電極上
に設けられた接着機能を有する導体層上に、パラジウム
を含有する導体層を設けてなることを特徴とする半導体
集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記接着機能を有する導体層は、チタンまたはチ
タン合金からなることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03650597A JP3645391B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03650597A JP3645391B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体集積回路装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10233399A true JPH10233399A (ja) | 1998-09-02 |
| JP3645391B2 JP3645391B2 (ja) | 2005-05-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP03650597A Expired - Fee Related JP3645391B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体集積回路装置の製造方法 |
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|---|---|
| JP (1) | JP3645391B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064812A (ja) * | 2007-09-04 | 2009-03-26 | Panasonic Corp | 半導体装置の電極構造およびその関連技術 |
| JP2012256679A (ja) * | 2011-06-08 | 2012-12-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1997
- 1997-02-20 JP JP03650597A patent/JP3645391B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2009064812A (ja) * | 2007-09-04 | 2009-03-26 | Panasonic Corp | 半導体装置の電極構造およびその関連技術 |
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| US9515037B2 (en) | 2011-06-08 | 2016-12-06 | Longitude Semiconductor S.A.R.L. | Semiconductor device having through silicon vias and manufacturing method thereof |
| US11211363B2 (en) | 2011-06-08 | 2021-12-28 | Longitude Licensing Limited | Semiconductor device having through silicon vias and manufacturing method thereof |
| US11817427B2 (en) | 2011-06-08 | 2023-11-14 | Longitude Licensing Limited | Semiconductor device having through silicon vias and manufacturing method thereof |
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| JP3645391B2 (ja) | 2005-05-11 |
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