JPH10233407A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

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JPH10233407A JP10027165A JP2716598A JPH10233407A JP H10233407 A JPH10233407 A JP H10233407A JP 10027165 A JP10027165 A JP 10027165A JP 2716598 A JP2716598 A JP 2716598A JP H10233407 A JPH10233407 A JP H10233407A
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Abstract

(57)【要約】 【課題】 本発明は、成形工程中に発生する鋳ばりを防
止し、ディフラッシュ工程を省いて製造工程を単純化
し、原価を節減し得る半導体パッケージの製造方法を提
供しようとするものである。 【解決手段】 半導体チップの付着された内部リード及
び外部リードとを下部金型の各成形用空間部内に位置さ
せる工程と、該下部金型の上面に巻返テープ及び上部金
型を順次位置させる工程と、上記外部リードの上面と巻
返テープとが密着されるように上記各上、下部金型をク
ランプさせる工程と、上記各成形用空間部内に、溶融さ
れた成形樹脂を注入し硬化させてパッケージ本体を成形
する工程と、上記パッケージ本体から上記各上、下部金
型及び巻返テープを除去する工程と、を順次行って半導
体パッケージを製造する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に関し、詳しくは、パッケージ本体を成形した
後、該成形の際、生じた鋳ばり(Deflash)を切
取る工程を省いた半導体パッケージの製造方法に関する
ものである。
【0002】
【従来の技術】従来、ディフラッシュ(鋳ばりを切り取
る)工程を省いた半導体パッケージの構造においては、
図5に示したように、半導体チップ1の上面両側に内部
リード3a及び外部リード3bが夫々絶縁性接着剤2に
より接着され、上記半導体チップ1上のチップパッド
(図示されず)と上記 各内部リード3aとが導電性ワ
イヤ4により電気的連結され、それら半導体チップ1、
内部リード3a、外部リード3b、及びワイヤ4を含ん
だ所定部分が成形樹脂5により成形された後、上記外部
リード3bの上面が外部に露出されるようにパッケージ
本体6が形成され該パッケージ本体6の上面には成形の
際、生じた鋳ばり7が形成されて構成されていた。
【0003】このように構成された従来半導体パッケー
ジの製造方法を図を用いて説明する。先ず、図6(A)
に示したように、各半導体チップ1の上面両側に接着材
2により接着された内部リード3a及び外部リード3b
を下部金型8の各成形用空間部10内に夫々挿合させ、
上記半導体チップ1のチップパッド(図示されず)と上
記リードフレーム3の内部リード3aと前記各導電性ワ
イヤ4とを夫々位置合わせる。
【0004】次いで、図6(B)に示したように、前記
下部金型8の上記外部リード3bの上面が上部金型9の
下面に密着されるよう所定圧力で上記各上、下部金型
8、9をクランプ(clamp)させた後、成形を行う
ため溶融された成形樹脂5を上記各成形用空間部10内
に注入して所定時間硬化させると、各成形用空間部10
当り1個のパッケージ本体6が成形される。
【0005】次いで、図6(C)に示したように、上記
各パッケージ本体6から上記各上、下部金型8、9を分
離させ、従来半導体パッケージの製造を終了するが、こ
のとき、露出された上記外部リード3bの上面には成形
樹脂5の一部が漏れて鋳ばり7が生成される。
【0006】
【発明が解決しようとする課題】然るに、このような従
来半導体パッケージにおいては、各上、下部金型8、9
のクランプの際、外部リード3bが一部屈曲(bend
ing)されて成形の際、成形樹脂5が上部金型9と外
部リード3b間にの隙間から漏出して鋳ばり7が形成さ
れ、該鋳ばり7を除去するため機械的、又は化学的ディ
フラッシュ工程を再び行うようになるという不都合な点
があった。
【0007】本発明の目的は、パッケージ本体の成形工
程時に、巻返型(reel−to−reeltype)
テープを用いて鋳ばりの発生を防止及び除去し、ディフ
ラッシュ工程を省いた半導体パッケージの製造方法を提
供しようとするものである。
【0008】
【課題を解決するための手段】このような目的を達成す
るため、請求項1に係る発明は、半導体パッケージの製
造方法であって、半導体チップ(1)の付着された内部
リード(3a)及び外部リード(3b)と、それら半導
体チップ(1)のパッドと内部リード(3a)とに連結
された導電ワイヤ(4)とを下部金型(8)の各成形用
空間部(10)内に挿合して位置合わせる工程と、上記
下部金型(8)の上方に巻返テープ(11)及び上部金
型(9)を順次位置合わせる工程と、上記外部リード
(3b)の上面と巻返テープ(11)とが密着されるよ
うに上記各上、下部金型(8)(9)をクランプさせる
工程と、上記各成形用空間部(10)内に溶融状の成形
樹脂(5)を注入して硬化させた後パッケージ本体
(6)を成形する工程と、上記パッケージ本体(6)か
ら上記各上、下部金型(8)(9)及び巻返テープ(1
1)を除去する工程と、を順次行うことを特徴とする。
【0009】請求項2に係る発明は、上記巻返テープ
(11)は、上記外部リード(3b)と接着する面に接
着部材を有することを特徴とする。請求項3に係る発明
は、上記巻返テープ(11)は、紫外線硬化テープであ
り、該巻返テープ(11)を除去する工程以前に、紫外
線を照査する工程を更に包含したことを特徴とする。
【0010】請求項4に係る発明は、上記巻返テープ
(11)は、強耐熱性のテープであることを特徴とす
る。請求項5に係る発明は、上記巻返テープ(11)
は、上記各上、下部金型(8)(9)の両側にリールが
位置され、成形を行うサイクル毎にテープ(11)が供
給巻返されるリールツーリール型であることを特徴とす
る。
【0011】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明の半導体パッケージ
の製造方法においては、先ず、図2(A)に示したよう
に、半導体チップ1の上面両側に接着材2により接着さ
れた内部リード3a及び外部リード3bと該内部リード
3aと半導体チップ1間の導電ワイヤ4とを下部金型8
の各成形用空間部10内に夫々挿合させた後、上記下部
金型8の上方に巻返テープ11及び上部金型9を順次位
置させる。この時、上記巻返テープ11は、上記外部リ
ード3bと接着する面に接着部材(接着層11a)のあ
る強耐熱性のテープ、或いは、上記外部リード3bと接
着する面に接着部材のない強耐熱性のテープであって、
上記外部リード3bの上面の鋳ばり7の発生を防止、又
は除去するため使用され、上記金型の両側にリールが位
置されてテープが成形のサイクル(cycle)毎に供
給巻返されるようになっている。
【0012】次いで、図2(B)に示したように、上記
巻返型テープ11が上記外部リード3bの上面に密着さ
れるよう上記各上、下部金型8、9を所定圧力でクラン
プさせた後、溶融された成形樹脂5を上記各成形用空間
部10内に注入させ所定時間硬化させて、各成形用空間
部10当り1個のパッケージ本体6を成形する。このと
き、上記巻返テープ11の接着層11aの形成の有無に
従い上記外部リード3bとテープ11との密着度が異な
る。
【0013】次いで、図2(C)に示したように、上記
各上、下部金型8、9を上記パッケージ本体6から脱着
させると、上記外部リード3bの上面に上記巻返型テー
プ11が密着される。次いで、図2(D)に示したよう
に、上記パッケージ本体6から上記テープ11をリール
側に巻返え除去させることにより、上記外部リード3b
の上面に鋳ばり7のない本発明の半導体パッケージの製
造が終了する。
【0014】尚、上記巻返テープ11は、鋳ばり7が発
生されたときに鋳ばり7の除去を容易に行い得るよう
に、紫外線を照射することにより硬化する紫外線硬化テ
ープを使用することができる。この場合、本発明の方法
は、上記巻返テープ(11)を除去する工程以前に、紫
外線を照査する工程を更に包含したものとする。
【0015】巻返テープ11は、鋳ばり7が発生された
ときに鋳ばり7の除去を容易に行い得る点で、上記のよ
うな接着層11aが設けられた(接着剤の塗布された)
テープや紫外線硬化テープを使用することが望ましい
が、製造費の節減のため、通常の巻返テープを使用する
ことも出来る。図3は、図2(B)の製造工程中、パッ
ケージ本体の成形時に接着層11aが形成されたテープ
11の接着層11aに上記外部リード3bの上面が陥没
されている状態を示した図面である。
【0016】且つ、図4は、上記巻返テープ11により
鋳ばり7が除去され、外部リード3bの上面がパッケー
ジ本体6の上面に突出された本発明の半導体パッケージ
の外観を示した斜視図である。以上説明したように、本
発明に係る半導体パッケージの製造方法においては、パ
ッケージの成形工程中に外部リード3bの上面に形成さ
れる鋳ばり7の発生を防止、又は除去し別途のディフラ
ッシュ工程を省くようになっているため、半導体パッケ
ージの製造工程が単純になり、且つ、製造費用を低減し
得るという効果がある。
【0017】
【発明の効果】以上説明したように、請求項1に係る発
明によれば、パッケージ本体の成形工程時に、巻返型
(reel−to−reeltype)テープを用いて
鋳ばりの発生を防止及び除去し、ディフラッシュ工程を
省いた半導体パッケージの製造方法を提供でき、半導体
パッケージの製造工程の単純化並びに製造費用の低減化
を図れる。
【0018】請求項2に係る発明によれば、外部リード
と接着する面に接着部材を有する巻返テープの使用によ
り、鋳ばりが発生されたときに鋳ばりの除去を容易に行
い得る。請求項3に係る発明によれば、紫外線硬化テー
プを有する巻返テープの使用により、鋳ばりが発生され
たときに鋳ばりの除去を容易に行い得る。
【0019】請求項4に係る発明によれば、強耐熱性の
テープの使用により、耐熱性に優れる。請求項5に係る
発明によれば、パッケージ本体の成形工程時に、巻返型
テープを用いて鋳ばりの発生を効果的に防止及び除去で
きる。
【図面の簡単な説明】
【図1】 本発明に係る半導体パッケージを示した縦断
面図である。
【図2】 (A)〜(D)、本発明に係る半導体パッケ
ージの製造方法を示した工程断面図である。
【図3】 本発明に係るパッケージ本体の成形時に露出
された外部リードがテープの接着層に陥没された状態を
示した断面図である。
【図4】 本発明に係る鋳ばりの除去されたパッケージ
本体の外観を示した斜視図である。
【図5】 従来半導体パッケージを示した縦断面図であ
る。
【図6】 (A)〜(C)、従来半導体パッケージの製
造方法を示した工程断面図である。
【符号の説明】 1:半導体チップ 2:接着材 3a:内部リード 3b:外部リード 4:ワイヤ 5:成形樹脂 6:パッケージ本体 7:鋳ばり 8:下部金型 9:上部金型 10:成形用空間部(キャビティ) 11:巻返し型テープ(reel−to−reelty
petape) 11a:接着層

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】半導体パッケージの製造方法であって、 半導体チップ(1)の付着された内部リード(3a)及
    び外部リード(3b)と、それら半導体チップ(1)の
    パッドと内部リード(3a)とに連結された導電ワイヤ
    (4)とを下部金型(8)の各成形用空間部(10)内
    に挿合して位置合わせる工程と、 上記下部金型(8)の上方に巻返テープ(11)及び上
    部金型(9)を順次位置合わせる工程と、 上記外部リード(3b)の上面と巻返テープ(11)と
    が密着されるように上記各上、下部金型(8)(9)を
    クランプさせる工程と、 上記各成形用空間部(10)内に溶融状の成形樹脂
    (5)を注入して硬化させた後パッケージ本体(6)を
    成形する工程と、 上記パッケージ本体(6)から上記各上、下部金型
    (8)(9)及び巻返テープ(11)を除去する工程
    と、 を順次行うことを特徴とする半導体パッケージの製造方
    法。
  2. 【請求項2】上記巻返テープ(11)は、上記外部リー
    ド(3b)と接着する面に接着部材を有することを特徴
    とする請求項1記載の半導体パッケージの製造方法。
  3. 【請求項3】上記巻返テープ(11)は、紫外線硬化テ
    ープであり、該巻返テープ(11)を除去する工程以前
    に、紫外線を照査する工程を更に包含したことを特徴と
    する請求項1又は2記載の半導体パッケージの製造方
    法。
  4. 【請求項4】上記巻返テープ(11)は、強耐熱性のテ
    ープであることを特徴とする請求項1〜3のうちいずれ
    か1つに記載の半導体パッケージの製造方法。
  5. 【請求項5】上記巻返テープ(11)は、上記各上、下
    部金型(8)(9)の両側にリールが位置され、成形を
    行うサイクル毎にテープ(11)が供給巻返されるリー
    ルツーリール型であることを特徴とする請求項1〜4の
    うちいずれか1つに記載の半導体パッケージの製造方
    法。
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