JPH10233525A

JPH10233525A - アバランシェフォトダイオード

Info

Publication number: JPH10233525A
Application number: JP9035113A
Authority: JP
Inventors: Masaaki Sawara; 正哲佐原; Takashi Suzuki; 高志鈴木
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1997-02-19
Filing date: 1997-02-19
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】製造プロセスの複雑化を伴わずに、素子の分離
が容易なアバランシェフォトダイオードを提供する。【解決手段】Ｎ型基板１の上面表層に形成されたＮ＋埋
込層４をカソードとして、カソードの底面および側面を
囲んでＮ型基板１の上面表層に形成されたＰ型ウエル３
によりカソードをＮ型基板１と分離する。Ｎ型基板１上
に形成されたＰ型半導体層５と、このＰ型半導体層５の
上面表層であって、且つＮ＋埋込層４上に形成されたＰ
型半導体領域１３と、をアノードとする。Ｎ＋埋込層４
とこの上に接して形成されたＮ型半導体領域６とから成
る分離層により、このＰ型半導体領域１３を囲んでアノ
ードをＰ型半導体層５から分離する。そしてこの分離領
域によりカソードをウエハの表面に引き出す。更に、Ｎ
＋埋込層４を囲み、Ｐ型ウエル３に接してＰ＋埋込領域
２を設けて、Ｐ型ウエル３のピンチ抵抗を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アバランシェフォ
トダイオード（ＡＰＤ）に関し、特に、素子の集積が容
易なＡＰＤに関する。

【０００２】

【従来の技術】従来技術としては、特開昭５７−１０９
８７号公報等にＡＰＤを構成した例が提案されている。
図１２は、上記公報に提案されたＡＰＤの断面図であ
る。このＡＰＤでは、Ｎ型高濃度Ｓｉ基板５０上にＰ型
エピタキシャル層５２を形成して光吸収層とし、基板上
面のアノード領域を囲んでメサ溝５４を形成し、この溝
５４の内面にメサ保護用酸化膜５６を形成してアノード
領域を分離している。そして、Ｐ型エピタキシャル層５
２表層にＰ型高濃度拡散層５８を形成してアノードと
し、Ｎ型基板５０をカソードして、単一のＡＰＤを基板
上に形成していた。

【０００３】

【発明が解決しようとする課題】しかし、上記公報に記
載された例では、Ｎ型基板自体をカソードとしているの
で、構造上カソードとＮ型基板を分離できない。また、
メサ溝を設けているので、基板表面の平坦性に欠ける。
更に、カソードの電極を基板表面から取ることができな
い。

【０００４】同一半導体基板上に複数のＡＰＤを形成す
る場合には、このような構造では、カソード、アノード
から成るＡＰＤの電極に独立した電圧を加えることがで
きないので、回路接続上の制限となる。

【０００５】また、信号処理回路を同一半導体基板上に
形成できれば、ＡＰＤからの微小な信号を同一半導体基
板上で処理できるようになる。ＡＰＤは高速動作が可能
な受光素子であるので、この信号処理回路は高速バイポ
ーラトランジスタ、ＭＯＳ型トランジスタ等の集積素子
により構成される。このため、これらの集積素子をＡＰ
Ｄと同一半導体基板上に形成する必要がある。この場合
に、構造上および製造上ＡＰＤの設計条件に制約される
ことなく各集積素子を自由に設計することができれば、
これらを容易に同一半導体基板上に形成できる。また、
ＡＰＤの電極と集積素子の電極とが分離されていれば、
回路設計上の利便性が向上する。このため、ＡＰＤの設
計条件に制約されることなく各集積素子を自由に設計で
き、且つ素子の分離が容易な構造のＡＰＤが望まれる。
更に、このような場合に、集積素子相互間および集積素
子とＡＰＤ間の配線を行うためには、基板表面の平坦性
が良くなければならない。

【０００６】従って、本発明の目的は、構造上および製
造上ＡＰＤの設計条件に制約されることなく各集積素子
を自由に設計でき、製造プロセスの複雑化を伴わずに素
子の分離が容易なＡＰＤを提供することにある。

【０００７】

【課題を解決するための手段】そこで、本発明は次のよ
うな構成とした。

【０００８】本発明に係わるＡＰＤは、第１導電型半導
体基板１内の上面表層に形成された第１導電型埋め込み
層４と、第１導電型半導体基板１内の上面表層に第１導
電型埋め込み層４の側面および底面を囲んで形成された
第２導電型ウエル３と、第１導電型半導体基板１、第２
導電型ウエル３および第１導電型埋め込み層４上に形成
された第２導電型第１半導体層５と、第１導電型埋め込
み層４上の第２導電型第１半導体層５内の上面表層に形
成された第２導電型第２半導体領域１３と、第１導電型
埋め込み層４上に接し、且つ第２導電型第１型半導体層
５内の上面表層に形成された第１導電型第１半導体領域
６とを備えて成り、第１導電型埋め込み層４と第２導電
型第１半導体層５とからなるＰＮ接合でアバランシェ降
伏を起こす。

【０００９】このように、第２導電型ウエル３が、アノ
ードおよびカソードの一方となる第１導電型埋め込み層
４の底面および側面を囲むことにより、第１導電型半導
体基板１と第１導電型埋め込み層４とを分離する。そし
て、このウエル３の不純物濃度を調整すれば、第１導電
型埋め込み層４の接合耐圧を制御できる。

【００１０】また、第１導電型埋め込み層４上に第２導
電型第１半導体層５を備えたので、この層５の厚さを変
更すると、ＡＰＤの波長感度を調整できる。

【００１１】更に、第１導電型埋め込み層４上に接して
第１導電型第１半導体領域６を形成したので、第１導電
型埋め込み層４の電気的導通を素子表面より取ることが
できる。

【００１２】更に、また、第１導電型埋め込み層４上に
第２導電型第２半導体領域１３を備えたので、受光領域
に発生した電荷をアノードおよびカソードの他方を通し
て素子表面に引き出すことができる。

【００１３】本発明に係わるＡＰＤは、第１導電型第１
半導体領域６は、第１導電型埋め込み層４上に接して、
且つ第２導電型第１半導体層５内の上面表層に第２導電
型第２半導体領域１３を囲んで形成されていてもよい。

【００１４】このように、第２導電型第２半導体領域１
３を囲んで第１導電型第１半導体領域６を設ければ、更
に、第２導電型第１半導体層５をＡＰＤの受光領域とそ
の他の領域に分離できる。

【００１５】本発明に係わるＡＰＤは、第２導電型ウエ
ル３に接して形成された第２導電型埋め込み領域２を更
に備えるようにしてもよい。

【００１６】このように、第２導電型ウエル３に接して
第２導電型埋め込み領域２を設ければ、第２導電型ウエ
ル３のピンチ抵抗が大きいにもかかわらず、電極までの
直列抵抗を小さくできる。つまり、第２導電型ウエル３
で発生する光電流を低抵抗で取り出すことができる。

【００１７】また、第２導電型ウエル３の不純物濃度を
変更せずに直列抵抗を小さくできるので、ＡＰＤの特性
に影響を与えない。したがって、同一半導体基板上に異
なる素子を集積する場合には、これらの素子特性に応じ
て不純物濃度を選択してもよい。

【００１８】本発明に係わるＡＰＤは、第２導電型埋め
込み領域２は、第１導電型埋め込み層４を囲んで形成さ
れるようにしてもよい。

【００１９】このように、第１導電型埋め込み層４を囲
んで第２導電型埋め込み領域２を設ければ、電極までの
直列抵抗を一段と小さくできる。

【００２０】

【発明の実施の形態】以下、添付図面を参照しながら本
発明を説明する。また、同一の部分には同一の符号を付
して、重複する説明は省略する。

【００２１】図１から図４は、本発明のＡＰＤの製造工
程を示す工程断面図である。これらを用いて、ＡＰＤの
製造プロセスについて説明する。

【００２２】半導体基板は、比抵抗５０Ω・ｃｍ以上１
ｋΩ・ｃｍ以下で、面方位が（１００）のＮ型Ｓｉ基板
１を使用する（図１（ａ））。この基板の代わりに、Ｎ
＋半導体基板上にＮ型エピタキシャル層を成長した基板
を使用してもよい。エピタキシャル層の厚さは約２０μ
ｍ以上が好ましく、また比抵抗は５０Ω・ｃｍ以上１ｋ
Ω・ｃｍ以下が好ましい。Ｎ＋半導体基板を用いる場合
は、オートドープ防止のために、Ｓｉ酸化膜を裏面に形
成することが好ましい。なお、Ｐ型半導体基板を用いる
場合には、以下の説明において、半導体層の導電型を反
対導電型に読み替えればよい。

【００２３】まず、比較的高濃度のＰ型埋め込み領域２
を基板１の上面表層に形成する（図１（ｂ））。Ｐ型埋
め込み領域２は、基板全面にレジストを塗布して露光し
不純物導入領域を開口するフォトリソグラフィ技術を用
いて、残りのレジストをマスク材としてイオン注入を行
い、レジストの開口領域から不純物を導入することによ
り形成できる。

【００２４】Ｐ型埋め込み領域２は、低抵抗で深い半導
体領域を形成するために、不純物はボロン（Ｂ⁺）を使
用し、ドーズ量は３×１０¹³ｃｍ^ー2以上３×１０¹⁴ｃｍ
^ー2以下が好ましい。同一基板上に集積素子を形成する場
合には、その素子の要求特性に応じて濃度を選択しても
よいが、ピーク濃度は低抵抗にするために、１×１０¹⁹
ｃｍ^ー3以上が好ましい。Ｐ型埋め込み領域２は、後に形
成されるＰ型ウエル３に接して形成する。そして、ＡＰ
Ｄ形成領域の周辺部に形成されることが好ましい。Ｐ型
ウエル３のピンチ抵抗は高いので、低抵抗のＰ型埋め込
み領域２を配置できれば、電極までの抵抗を小さくでき
る。また、Ｐ型ウエル３の側面に接して形成しているの
で、Ｐ型ウエル３の側面から光電流を電極へ導くことが
でき、直列抵抗を小さくできる。更に、Ｎ型埋め込み層
４の周囲を囲んで形成することが好ましい。光電流の発
生場所の近傍にＰ型埋め込み領域２を配置できるので、
直列抵抗を小さくできるからである。

【００２５】続いて、フォトリソグラフィ技術を用いＰ
型不純物を導入して、Ｐ型ウエル３を形成する（図１
（ｂ））。Ｐ型ウエル３のピーク濃度を高くすると、カ
ソードが耐圧不良になるので、Ｐ型ウエル３の形成条件
は重要である。このため、十分良い特性のＡＰＤを製造
しようとするには、Ｐ型ウエル３のピーク濃度は後に形
成されるＰ型第１半導体層５よりも約一桁以上は高くで
きない。カソードとの接合耐圧を高くするために、ピー
ク濃度は１×１０¹⁷ｃｍ^ー3以下が好ましい。このイオン
注入により、基板１の不純物濃度よりも大きく比較的低
濃度のＰ型ウエル３が形成される。

【００２６】Ｐ型ウエル３は、基板とＮ型埋め込み層４
との分離を適切に行うために、不純物の導入はボロン
（Ｂ⁺）を使用してイオン注入により形成し、ドーズ量
は５×１０¹²ｃｍ^ー2以上５×１０¹³ｃｍ^ー2以下が好まし
い。複数のＡＰＤを形成する場合には、それぞれのＡＰ
Ｄで発生する光電流の影響を分離するために、Ｐ型ウエ
ル３はＡＰＤ毎に個別に形成することが好ましい。ま
た、集積素子を同一基板上に形成する場合には、回路ブ
ロック、基板電流を伴う回路等を単位に個別に形成する
ことが好ましい。このようにすると、Ｐ型ウエル３を通
して回路相互の影響を防止できるので、同一ウエル内に
共通に形成される場合よりも回路動作が安定する。

【００２７】Ｐ型埋め込み領域２およびＰ型ウエル３の
イオン注入後、高温ドライブを拡散炉で行うと、所望の
深さの拡散層２、３が形成される（図１（ｂ））。ＡＰ
Ｄは高電圧を印加して使用されるので、Ｐ型ウエル３
は、後に形成されるＮ型埋め込み層４と必要な接合耐圧
を確保できる程度の濃度であり、且つ空乏層が広がって
もＮ型埋め込み層４が基板１から分離される程度の接合
の深さであることが必要である。このためには、深さは
１１μｍ〜２０μｍが好ましく、シート抵抗は５００Ω
／□〜２０００Ω／□が好ましい。また、Ｐ型埋め込み
領域２は、この高温ドライブを用いて基板１内に十分拡
散させることができる。これにより、低抵抗のＰ型埋め
込み領域が形成されるので、ＡＰＤの光電流を引き出す
ために好適となる。このためには、深さはＰ型ウエル３
よりも数μｍ深いことが好ましく、シート抵抗は１００
Ω／□〜３００Ω／□が好ましい。

【００２８】この後に、高濃度のＮ型埋め込み層４を基
板１の上面表層に形成する（図１（ｃ））。Ｎ型埋め込
み層４は、基板１上にＳｉ酸化膜を形成し、フォトリソ
グラフィ技術を用いてこの酸化膜の所定の領域をエッチ
ングにより除去し、残存Ｓｉ酸化膜をマスクにＮ型不純
物であるアンチモン（Ｓｂ）を熱拡散で導入すると形成
できる。

【００２９】Ｎ型埋め込み層４は、カソードとして、上
記Ｐ型ウエル３内の上面表層に形成される。このよう
に、カソードは底面および側面をＰ型ウエル３により囲
まれているので、基板１と電気的に分離される。したが
って、カソードに独立した電位を与えることができる。
カソードの抵抗を小さくするために、接合の深さはＰ型
ウエル３内で２μｍ〜３μｍが好ましく、シート抵抗は
１５Ω／□〜３０Ω／□が好ましい。特に、カソードに
は高電圧が印加されるので、Ｐ型ウエル３とＮ型埋め込
み層４との横方向の間隔を十分に大きくとることが好ま
しい。

【００３０】Ｎ型分離領域７は、Ｐ型埋め込み領域２、
Ｐ型ウエル３、Ｎ型埋め込み層４を囲むように、基板１
の上面表層に形成する（図１（Ｃ））。Ｎ型埋め込み層
４と同様にして形成できる。

【００３１】この後に、Ｐ型第１半導体層５をウエハ表
面全面に形成する（図２（ａ））。Ｐ型第１半導体層５
は濃度が一様で厚い半導体層なので、エピタキシャル成
長により形成することが好ましい。Ｐ型第１半導体層５
は、ＡＰＤ形成領域ではＡＰＤのアノードとなる。ＡＰ
Ｄの特性を十分に発揮させるために、エピタキシャル層
５の厚さは６μｍ〜８μｍが好ましく、比抵抗は４Ω・
ｃｍ〜５Ω・ｃｍが好ましい。この半導体層の厚さによ
って、ＡＰＤの波長感度を調整できる。例えば、長波長
感度を高くしたいときは、この半導体層を厚くすればよ
い。

【００３２】次に、フォトリソグラフィ技術を用いＮ型
不純物をイオン注入して、Ｎ型第１半導体領域６を形成
する（図２（ｂ））。Ｎ型第１半導体領域６は、ＡＰＤ
のカソード引き出し領域に形成される。以下に述べるＡ
ＰＤの特性を十分に発揮させるために、Ｎ型不純物は燐
（Ｐ⁺）を使用し、ドーズ量は６×１０¹²ｃｍ^ー2以上８
×１０¹²ｃｍ^ー2以下が好ましい。

【００３３】カソード引き出し領域では、図２（ｂ）に
示すように、Ｎ型第１半導体領域６は、Ｎ型埋め込み層
４上に接して形成される。このようにすると、Ｎ型第１
半導体領域６が不純物の拡散によってＮ型埋め込み層４
と重なり合って電気的に接続されるので、カソードを電
気的に基板表面に引き出すことができる。また、アノー
ドを囲んで形成されることが好ましい。このようにする
と、カソードの直列抵抗を小さくできると共に、エピタ
キシャル層５が、アバランシェ増幅が起こる受光領域と
アバランシェ増幅に寄与しない領域とに分離される。更
に、カソード引き出し領域は、Ｎ型埋め込み層４を受光
領域として有効に使用するために、Ｎ型埋め込み層４の
外周に沿って形成されることが好ましい。Ｎ型第１半導
体領域６は、接合耐圧を低下させないように、後に形成
されるＰ型第２半導体領域と直接に接することがない領
域、換言すれば、Ｐ型第２半導体領域とは異なる領域に
形成されることが好ましい。

【００３４】Ｎ型第１半導体領域６のイオン注入後に、
高温ドライブの熱工程を通して、不純物の活性化を行う
と共に、所定の深さの半導体領域を形成する。この熱工
程後、接合の深さは、上述の特性を十分に発揮させるた
めに２μｍ〜３μｍが好ましい。

【００３５】Ｎ型分離領域８は、Ｐ型埋め込み領域２、
ＡＰＤのアノード、Ｎ型第１半導体領域６を囲むように
Ｐ型第１半導体層５の上面表層に形成する（図２
（ｂ））。Ｎ型分離領域８は、Ｎ型第１半導体領域６と
同様にして形成できる。Ｎ型分離領域８はＮ型分離領域
７上に接して形成される。このようにすると、Ｎ型分離
領域８が不純物の拡散によってＮ型分離領域７と重なり
合って、基板１と電気的接続がされ、基板１に発生する
キャリアをウエハ表面より抜き取ることができると共
に、ＰＮ接合部が露出されない構造になっているため、
耐圧低下防止になる。

【００３６】続いて、Ｎ型第２半導体領域１２をウエハ
表層のＮ型領域内に形成する（図３（ａ））。Ｎ型第２
半導体領域１２は、不純物拡散の深さを浅く高濃度に形
成するため、不純物として砒素（Ａｓ⁺）または燐
（Ｐ⁺）を用いてイオン注入により形成することが好ま
しい。このような高濃度の拡散層は、Ｎ型半導体層とメ
タル電極１６とのオーム性接触を形成する拡散層電極と
なる。

【００３７】Ｎ型第２半導体領域１２は、図３（ａ）に
示すように、カソード引き出し拡散領域の上部表層に形
成されると、カソードに対するＮ型拡散電極になる。ま
た、Ｎ型第２半導体領域１２をＮ型分離領域８の上部表
層に形成すると基板１に対するＮ型拡散電極となる。活
性化後の接合の深さは、０．２μｍ〜０．４μｍ程度で
十分である。

【００３８】次に、Ｐ型第２半導体領域１３をウエハ表
層のＰ型領域内に形成する（図３（ｂ））。Ｐ型第２半
導体領域１３は不純物拡散の深さを浅く高濃度にするた
め、不純物はＢ⁺、ＢＦ₂ ⁺を用いてイオン注入により形
成することが好ましい。このような高濃度の拡散層は、
Ｐ型半導体層とメタル電極１６とのオーム性接触を形成
する拡散電極として利用できる。

【００３９】Ｐ型第２半導体領域１３は、図３（ｂ）に
示すように、アノード領域およびガードリング領域に形
成される。詳述すれば、アノード領域のＰ型第２半導体
領域１３は、Ｎ型埋め込み層４上であって、Ｐ型第１半
導体層５の上部表層に形成される。また、ガードリング
領域のＰ型第２半導体領域１３はＰ型埋め込み領域２上
であって、Ｐ型第１半導体層５の上部表層に形成され、
ガードリング層に対するＰ型拡散電極になる。アノード
電極として十分に特性を発揮させるために、活性化後の
接合の深さは０．２μｍ〜０．４μｍが好ましい。

【００４０】次に、拡散領域１２、１３とメタル電極１
６との電気的接続を行うにあたり、ウエハ表面に形成さ
れた各素子とメタル電極および配線１６とを絶縁するた
めに、ウエハ表面全面に層間絶縁膜１７として、例えば
ＢＰＳＧ膜等をＣＶＤ法で成長する（図３（ｂ））。そ
の後、ＢＰＳＧ膜１７に熱処理を行い、リフローしてウ
エハ表面の平坦性を良好にする。更に、メタル電極１６
および拡散電極１２、１３を接続するために、コンタク
ト用のビアホールを異方性エッチングによりＢＰＳＧ膜
１７に開孔する。

【００４１】その後、ウエハ表面全面にメタルを堆積
し、フォトリソグラフィ技術によってパターニングしエ
ッチングして、メタル電極１６およびメタル配線１６を
形成する（図４）。加工が容易なので、メタルはアルミ
ニウムを用いることが好ましい。また、ステップカバリ
ッジが良好なので、メタルの堆積はスパッタ法が好まし
い。

【００４２】最後に、ウエハ表面全面にパッシベーショ
ン膜２０を堆積する（図４）。

【００４３】以上説明した方法により、ＡＰＤが製造で
きる。すなわち、図４に示すように、Ｎ型半導体基板１
内の上面表層に形成されたＮ型埋め込み層４と、Ｎ型半
導体基板１内の上面表層にＮ型埋め込み層４の側面およ
び底面を囲んで形成されたＰ型ウエル３と、Ｎ型半導体
基板１内の上面表層に形成されたＰ型ウエル３の側面に
接して形成されたＰ型埋め込み領域２と、Ｎ型半導体基
板１、Ｐ型ウエル３およびＮ型埋め込み層４上に形成さ
れたＰ型第１半導体層５と、Ｎ型埋め込み層４上のＰ型
第１半導体層５内の上面表層に形成されたＰ型第２半導
体領域１３と、Ｐ型第１半導体層５内の上面表層であっ
て、Ｎ型埋め込み層４上に接し、且つＰ型第２半導体領
域１３とは異なる領域に形成されたＮ型第１半導体領域
６と、を備えて成り、Ｐ型第１半導体層５およびＰ型第
２半導体領域１３をアノードとし、Ｎ型埋め込み層４お
よびＮ型第１半導体領域６をカソードとして構成される
ＡＰＤ（図４）が製造できる。

【００４４】以下、本発明のＡＰＤの平面構成を説明す
る。図５は、上述の製造方法によるＡＰＤの平面図であ
り、図５のａ−ａ’線断面図が図４である。図５におい
て、各半導体層の配置を明示するため、メタル電極１６
を省略する。

【００４５】アノード（Ａ）は、Ｐ型第１半導体層５と
この表層に形成されたＰ型第２半導体領域１３とからな
る。このため、Ｎ型埋め込み層４とこの上の帯状の閉じ
たＮ型半導体領域６とからなる分離領域により囲まれる
ので、他のＰ型第１半導体層５から分離される。したが
って、アノード（Ａ）に独立した電位を与えることがで
きる。また、この分離領域を利用してカソード（Ｋ）を
ウエハの表面で電気的に接続できるように引き出すこと
ができる。つまり、Ｎ型半導体領域６はアノード分離領
域とカソード引き出し領域とに兼用できる。更に、カソ
ード（Ｋ）は、Ｐ型ウエル３により側面および底面を囲
まれているので、他の半導体層と分離される。したがっ
て、アノード（Ａ）・カソード（Ｋ）が他の半導体層か
らそれぞれ分離されるので、ＡＰＤを独立素子として扱
える。

【００４６】また、Ｐ型埋め込み領域２は、Ｐ型ウエル
３の側面に接し、且つ周囲を囲んで形成することが好ま
しい。あるいは、Ｐ型埋め込み領域２は、Ｐ型ウエルに
接し、且つＮ型埋め込み層４を囲んで形成することが好
ましい。このようにすると、電極までの抵抗を更に小さ
くできると共に、Ｐ型埋め込み領域２がＮ型埋め込み層
４に対するガードリングとして働き光電流によるキャリ
アの拡散も防止できる。Ｐ型埋め込み領域２上には、Ｐ
型拡散電極１３を設けることが好ましい。このようにす
ると、電極までの抵抗を一段と小さくできる。なお、Ｐ
型埋め込み領域２は、Ｐ型ウエル３の少なくとも一部に
接して形成されていればよい。このようにしても、電極
までの抵抗を小さくできる。

【００４７】なお、ＡＰＤの高電圧は、ＡＰＤ形成領域
のＮ型埋め込み層４（Ｋ）とＰ型第１半導体層５（Ａ）
とからなるＰＮ接合に印加される。

【００４８】以下、図６および図７を用いて本実施の形
態と異なる例を説明する。

【００４９】図６（ａ）は、図６（ｂ）のｂ−ｂ’断面
線図である。ＡＰＤは、Ｐ型埋め込み領域２からなるガ
ードリングを取り除いた構成である。このようにして
も、カソード（Ｋ）が分離されたＡＰＤを半導体基板上
に構成できる。また、カソード引き出し領域をＰ型第２
半導体領域１３を囲んで設ければ、アノード領域とアノ
ード領域以外のＰ型第１半導体層５に分離することがで
きる。このとき、電極までの抵抗を低減するために、Ｐ
型ウエル３あるいはＮ型埋め込み層４を囲んでＰ型拡散
領域１３を形成することが好ましい。

【００５０】図７（ａ）は、図７（ｂ）のｃ−ｃ’断面
線図である。ＡＰＤは、図７（ａ）、図７（ｂ）に示す
構成でもよい。このＡＰＤでは、Ｐ型ウエル３に接し、
Ｎ型埋め込み層４の周囲を囲んで設けられたＰ型埋め込
み領域２と、この上に形成されたＰ型第３半導体領域１
１とから成る半導体層を設けてガードリングとしたの
で、電極までの抵抗を一段と小さくできる。

【００５１】以下、図８〜図１１により、本発明に含ま
れるＡＰＤの変形例を説明する。

【００５２】図８は、ＡＰＤが４個アレイ状に配置され
た場合の平面図である。ＡＰＤは、それぞれ分離された
アノード（Ａ１〜Ａ４）と共通のカソード（Ｋ）とを有
している。これらを並列に接続すると直列抵抗を小さく
できる。したがって、ＡＰＤの動作速度を向上できる。
また、ＡＰＤにそれぞれ信号処理回路を設ければ、同一
半導体基板上にＡＰＤと共に信号処理回路をアレイ状に
配置できる。

【００５３】図９は、図８に示したＡＰＤのＰ型ウエル
３の周囲にＰ型埋め込み領域２による共通のガードリン
グを設けたときの平面図である。図８のＡＰＤは、図８
のＡＰＤに比べて、Ｐ型埋め込み領域２による共通のガ
ードリングによって分離されているので、周囲に光電流
の影響を与え難い構造となっている。

【００５４】図１０は、図９の共通のガードリングに替
えて、それぞれのＡＰＤが、独立したカソードと第２の
Ｐ型拡散層１３から成る拡散電極とをそれぞれのアノー
ドの周囲に有する場合の平面図である。したがって、Ａ
ＰＤは、それぞれ電気的に分離されたアノード（Ａ１〜
Ａ４）およびカソード（Ｋ１〜Ｋ４）を有する。これら
を並列に接続すると直列抵抗を小さくできる。したがっ
て、ＡＰＤの動作速度を向上できる。また、カソードが
分離されているので、使用上の制限が緩和される。更
に、それぞれのＡＰＤは、Ｐ型ウエル３の周囲に第２の
Ｐ型拡散領域により拡散層電極が形成されているので、
電極までの抵抗を小さくできる。

【００５５】図１１は、図１０に示したそれぞれのＡＰ
Ｄを、Ｐ型埋め込み領域２によるガードリングによっ
て、更に分離した場合の平面図である。したがって、図
１０に示したＡＰＤに加えて、Ｐ型埋め込み領域２によ
るガードリングによって分離されているので、それぞれ
のＡＰＤは相互に光電流の影響を与え難い構造となる。

【００５６】以上、複数のＡＰＤを同一半導体基板上に
形成する例を複数掲げて説明したように、本発明のＡＰ
Ｄでは、単一のＡＰＤの電極がＮ型埋め込み層４および
Ｎ型第１半導体領域６よりなるＮ型分離領域により隣接
するＡＰＤと予め分離されているので、同一基板上に複
数のＡＰＤを容易に集積できる。

【００５７】図面をもって説明をしないが、バイポーラ
トランジスタ、ＭＯＳ型トランジスタ等の集積素子も、
本発明のＡＰＤと同一基板上に集積できる。

【００５８】つまり、本発明のＡＰＤの構造は、以上の
説明からわかるように、ＡＰＤに印加される電圧に影響
されることなくバイポーラトランジスタ、ＭＯＳトラン
ジスタ等を自由に設計できる構造となる。例えば、本実
施の形態では、基板の平坦性を悪化させるようなものも
ない。素子分離にＬＯＣＯＳを使用してもよい。

【００５９】そして、本発明のＡＰＤの製造工程は、集
積素子の製造条件と近い条件で製造できるので、ＡＰＤ
に印加される電圧値に影響されることなく集積素子の特
性に応じた製造工程を取ることができる。更に、いくつ
かの工程では集積素子の製造工程を兼用できる。例え
ば、Ｎ型埋め込み層はＮＰＮトランジスタのコレクタと
兼用してもよく、Ｐ型ウエルはこのコレクタを分離する
ために兼用してもよく、Ｐ型埋め込み領域は縦型ＰＮＰ
トランジスタのコレクタと兼用してもよく、更に第２の
Ｐ型半導体層はＭＯＳ型Ｐチャネルトランジスタのソー
ス・ドレインと兼用してもよい。このように、構造上お
よび製造上ＡＰＤに印加される電圧に影響されることな
く、集積素子を自由に設計できることがわかる。したが
って、これらの集積素子も、素子の電極が夫々分離され
ていれば、複数のＡＰＤを集積する場合と同様にして、
同一半導体基板上に集積できる。

【００６０】なお、本発明は、単独のＡＰＤ素子の場合
でも適用できる。この場合、ＡＰＤの電極を基板と分離
でき、ノイズ、寄生容量を低減できる。

【００６１】

【発明の効果】以上、詳細に説明したように、本発明に
よって、製造プロセスの複雑化を伴わずに、電極が分離
されたＡＰＤを提供できる。つまり、複数のＡＰＤを同
一半導体基板上に形成する場合、それぞれのＡＰＤの電
極が分離されているので、接続上の制限がなくなる。

【００６２】また、本発明によって、バイポーラトラン
ジスタ、ＭＯＳ型トランジスタ等の集積素子と構造上お
よび製造上ＡＰＤに印加される電圧に左右されることな
く、これらの集積素子とＡＰＤを容易に同一基板上に形
成できる。加えて、本発明のＡＰＤは、電極が既に分離
されているので、これらの集積素子の電極と容易に分離
できる。このため、回路設計上の利便性が向上する。

【００６３】したがって、これらの集積素子を利用して
信号処理回路を構成して、ＡＰＤとその信号処理回路と
を対にしてアレイ状に配置すれば、信号処理が高速なア
レイ化された受光半導体装置を実現できる。

【００６４】すなわち、この受光半導体装置を利用する
と、光機器、光システム、通信等で光信号を電気信号に
変換する増幅器を備えた光変換素子と、その信号をアナ
ログ・デジタル回路で処理できる半導体装置とを提供で
きる。

【図面の簡単な説明】

【図１】図１（ａ）〜（ｃ）は、ＡＰＤの製造方法を説
明するための工程断面図である。

【図２】図２（ａ），（ｂ）は、ＡＰＤの製造方法を説
明するための工程断面図である。

【図３】図３（ａ），（ｂ）は、ＡＰＤの製造方法を説
明するための工程断面図である。

【図４】図４は、ＡＰＤの製造方法を説明するための工
程断面図である。

【図５】図５は、図４に対応するＡＰＤの平面図であ
る。

【図６】図６（ａ）は、異なる構造を有するＡＰＤの最
終工程断面図である。図６（ｂ）は、図６（ａ）に対応
するＡＰＤの平面図である。

【図７】図７（ａ）は、異なる構造を有するＡＰＤの最
終工程断面図である。図７（ｂ）は、図７（ａ）に対応
するＡＰＤの平面図である。

【図８】図８は、アレイ状に構成したＡＰＤの平面図で
ある。

【図９】図９は、アレイ状に構成したＡＰＤの平面図で
ある。

【図１０】図１０は、アレイ状に構成したＡＰＤの平面
図である。

【図１１】図１１は、アレイ状に構成したＡＰＤの平面
図である。

【図１２】図１２は、従来技術のＡＰＤの断面図であ
る。

【符号の説明】

１…高抵抗Ｎ型Ｓｉ基板、２…Ｐ型埋め込み領域、３…
Ｐ型ウエル、４…Ｎ型埋め込み層、５…Ｐ型第１半導体
層、６…Ｎ型第１半導体領域、１１…Ｐ型第３半導体領
域、１２…Ｎ型第２半導体領域、１３…Ｐ型第２半導体
領域、１６…メタル電極、１７…ＢＰＳＧ膜、２０…パ
ッシベーション膜

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板内の上面表層に形
成された第１導電型埋め込み層と、前記第１導電型半導体基板内の上面表層に前記第１導電
型埋め込み層の側面および底面を囲んで形成された第２
導電型ウエルと、前記第１導電型半導体基板、前記第２導電型ウエルおよ
び前記第１導電型埋め込み層上に形成された第２導電型
第１半導体層と、前記第１導電型埋め込み層上の前記第２導電型第１半導
体層内の上面表層に形成された第２導電型第２半導体領
域と、前記第１導電型埋め込み層上に接し、且つ前記第２導電
型第１半導体層内の上面表層に形成された第１導電型第
１半導体領域と、を備えて成り、前記第１導電型埋め込み層と前記第２導電型第１半導体
層とからなるＰＮ接合でアバランシェ降伏を起こすこと
を特徴とするアバランシェフォトダイオード。
【請求項２】前記第１導電型第１半導体領域は、前記
第１導電型埋め込み層上に接して、且つ前記第２導電型
第１半導体層内の上面表層に前記第２導電型第２半導体
領域を囲んで形成されていることを特徴とする請求項１
に記載のアバランシェフォトダイオード。
【請求項３】前記第２導電型ウエルに接して形成され
た第２導電型埋め込み領域を更に備えることを特徴とす
る請求項１または請求項２に記載のアバランシェフォト
ダイオード。
【請求項４】前記第２導電型埋め込み領域は、前記第
１導電型埋め込み層を囲んで形成されることを特徴とす
る請求項３に記載のアバランシェフォトダイオード。