JPH11354535A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】縦型バイポーラトランジスタ、特に、誘電体分
離型の相補型バイポーラトランジスタにおいて、トラン
ジスタの高耐圧化とコレクタ抵抗の低減とが両立された
半導体装置およびその製造方法を提供する。 【解決手段】半導体基板１上に形成された埋め込み絶縁
膜２の上層に、埋め込み層４、５、コレクタ領域７、
８、ベース領域１０、１１、エミッタ領域１２、１４お
よびコレクタコンタクト１３、１５を含有する縦型バイ
ポーラトランジスタと、前記トランジスタの側面に電気
的絶縁のためのトレンチ１６と、トレンチ内壁を被覆す
る酸化膜１７と、トレンチ内部の高不純物濃度の埋め込
み材料１８と、コレクタ領域７、８のトレンチ１６との
界面に形成されているコレクタウォール１８ｎ、１８ｐ
とを有する半導体装置およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ベース−コレクタ間の高耐
圧化とコレクタ抵抗の低減とが両立された、誘電体分離
型の相補型バイポーラトランジスタを有する半導体装置
およびその製造方法に関する。

【０００２】

【従来の技術】近年、オーディオアンプやディスプレイ
ドライバ等に用いるトランジスタの高耐圧化および高集
積化が要求されている。高耐圧集積回路を高集積化およ
び高速化するには、寄生トランジスタの形成や、素子分
離形成によるチップサイズの増大を防止するため、誘電
体分離技術を採用することが好ましい。酸化膜を用いて
各素子間を分離する誘電体分離技術の中では、コストの
点から、特に、貼り合わせＳＯＩ（ｓｉｌｉｃｏｎ ｏ
ｎ ｉｎｓｕｌａｔｏｒ）基板が注目されている。

【０００３】従来の製造方法により、ＳＯＩ基板上に高
耐圧バイポーラトランジスタを形成する場合の製造工程
について、図１７〜図２４を参照して以下に説明する。
図１７に、高耐圧縦型ＮＰＮトランジスタ形成領域と高
耐圧縦型ＰＮＰトランジスタ形成領域を示す。まず、シ
リコンからなるｎ型基板３の表面に、例えば熱酸化法に
より膜厚２μｍ程度の埋め込み酸化膜２を形成する。支
持基板１にｎ型基板３を、埋め込み酸化膜２を介して室
温で貼り合わせる。ｎ型基板３は続く工程により、活性
層であるｎ型埋め込み層４およびｐ型埋め込み層５とな
る。ｎ型基板３としては、例えば、比抵抗１０Ωｃｍ程
度のシリコン基板を用いる。その後、例えば１１００℃
で２時間程度、酸素雰囲気中でアニールを行い埋め込み
酸化膜２と支持基板１との貼り合わせ強度を高める。続
いて、例えば機械研磨あるいは化学的機械研磨（ＣＭ
Ｐ）により、ｎ型基板３を所定の膜厚、例えば２μｍに
する。

【０００４】次に、ｎ型埋め込み層４を形成するため、
イオン注入を行う。公知のフォトリソグラフィ技術によ
りＮＰＮトランジスタ部分に開口が設けられたフォトレ
ジスト（不図示）をマスクとしてｎ型不純物、例えば、
ヒ素（Ａｓ）をイオンエネルギー５０ｋｅＶ、導入量３
×１０¹⁵／ｃｍ² でイオン注入する。その後、フォトレ
ジストを除去する。さらに、ｐ型埋め込み層５を形成す
るため、イオン注入を行う。公知のフォトリソグラフィ
技術によりＰＮＰトランジスタ部分に開口が設けられた
フォトレジスト（不図示）をマスクとしてｐ型不純物、
例えば、ホウ素（Ｂ）をイオンエネルギー５０ｋｅＶ、
導入量３×１０¹⁵／ｃｍ² でイオン注入する。その後、
フォトレジストを除去する。

【０００５】続いて、例えば１１００℃で１時間程度、
水蒸気雰囲気中でアニールすることにより、前工程でＮ
ＰＮトランジスタ部分に導入されたヒ素、およびＰＮＰ
トランジスタ部分に導入されたホウ素をそれぞれ熱拡散
させ、ｎ型埋め込み層４およびｐ型埋め込み層５を形成
する。このアニール工程において、活性層表面に酸化膜
（不図示）が形成されるので、アニール後、フッ酸溶液
等を用いたライトエッチングを行って除去する。これに
より、図１７に示すような構造となる。

【０００６】次に、図１８に示すように、活性層である
ｎ型埋め込み層４およびｐ型埋め込み層５の上層に、例
えば比抵抗１０Ωｃｍ、膜厚１５μｍのｎ型エピタキシ
ャル層６を成長させる。ｎ型エピタキシャル層６のＮＰ
Ｎトランジスタ部分はｎ型コレクタ領域７となり、ｎ型
エピタキシャル層６のＰＮＰトランジスタ部分は続く工
程により、ｐ型コレクタ領域８となる。ｎ型エピタキシ
ャル層６上層に、熱酸化法により膜厚５０ｎｍ程度の酸
化膜９を形成する。公知のフォトリソグラフィ技術によ
りＰＮＰトランジスタ部分に開口が設けられたフォトレ
ジストをマスクとしてｐ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー３００ｋｅＶ、導入量８×１
０¹²／ｃｍ² でイオン注入する。不活性ガス雰囲気中
で、例えば１２００℃、７時間程度アニールすることに
より、ＰＮＰトランジスタのｐ型コレクタ領域８が形成
される。これにより、図１８に示すような構造となる。

【０００７】次に、公知のフォトリソグラフィ技術によ
り、ＮＰＮトランジスタのベース領域上層に開口が設け
られたフォトレジスト（不図示）をマスクとしてｐ型不
純物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋ
ｅＶ、導入量１×１０¹⁴／ｃｍ² でイオン注入する。フ
ォトレジストを除去した後、公知のフォトリソグラフィ
技術により、ＰＮＰトランジスタのベース領域上層に開
口が設けられたフォトレジスト（不図示）をマスクとし
てｎ型不純物、例えば、リン（Ｐ）をイオンエネルギー
６０ｋｅＶ、導入量１×１０¹⁴／ｃｍ² でイオン注入す
る。フォトレジストを除去後、不活性ガス雰囲気中で、
例えば９００℃で３０分程度アニールすることにより、
不純物が熱拡散されてＮＰＮトランジスタのｐ型ベース
領域１０およびＰＮＰトランジスタのｎ型ベース領域１
１がそれぞれ形成される。

【０００８】次に、公知のフォトリソグラフィ技術によ
り、ＮＰＮトランジスタのｎ型エミッタ領域およびｎ型
コレクタコンタクト上層に開口が設けられたフォトレジ
スト（不図示）をマスクとしてｎ型不純物、例えば、ヒ
素（Ａｓ）をイオンエネルギー１１０ｋｅＶ、導入量５
×１０¹⁵／ｃｍ² でイオン注入する。その後、フォトレ
ジストを除去する。続いて、公知のフォトリソグラフィ
技術により、ＰＮＰトランジスタのｐ型エミッタ領域お
よびｐ型コレクタコンタクト上層に開口が設けられたフ
ォトレジスト（不図示）をマスクとしてｐ型不純物、例
えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅＶ、導
入量３×１０¹⁵／ｃｍ² でイオン注入する。フォトレジ
ストを除去後、不活性ガス雰囲気中で、例えば１０００
℃で３０分程度アニールすることにより、不純物が熱拡
散されてＮＰＮトランジスタのｎ型エミッタ領域１２お
よびｎ型コレクタコンタクト１３、およびＰＮＰトラン
ジスタのｐ型エミッタ領域１４およびｐ型コレクタコン
タクト１５がそれぞれ形成される。これにより、図１９
に示すような構造となる。

【０００９】その後、ＮＰＮトランジスタ部分の酸化膜
９、ｎ型コレクタ層７およびｎ型埋め込み層４を、埋め
込み酸化膜２に達するまでエッチングすることにより、
素子分離用のトレンチ１６を形成する。同時に、ＰＮＰ
トランジスタ部分の酸化膜９、ｐ型コレクタ層８および
ｐ型埋め込み層５を、埋め込み酸化膜２に達するまでエ
ッチングすることにより、素子分離用のトレンチ１６を
形成する。これにより、図２０に示すような構造とな
る。次に、例えば熱酸化法によりトレンチ１６の内壁
に、膜厚５００ｎｍ程度の酸化膜１７を形成する。これ
により、図２１に示すような構造となる。酸化膜１７が
形成されたトレンチ１６に、例えばＣＶＤ法により、ポ
リシリコン１８を埋め込みながら堆積させる。その後、
トレンチから表出したポリシリコン１８を、例えばリア
クティブイオンエッチング（ＲＩＥ）によりエッチバッ
クして、表面を平坦化する。これにより、図２２に示す
ような構造となる。

【００１０】次に、例えばＣＶＤ法により全面に酸化膜
１９を堆積させる。さらに、全面にフォトレジスト（不
図示）を堆積させ、公知のフォトリソグラフィ技術によ
り電極形成部分のフォトレジストに開口を設ける。フォ
トレジストをマスクとして、例えばＲＩＥを行い、酸化
膜１９および酸化膜９の電極形成部分に開口を設ける。
これにより、図２３に示すような構造となる。電極形成
部分に開口が設けられた酸化膜１９上の全面に、例えば
スパッタリング法によりアルミニウム２０を堆積させ
る。その後、全面にフォトレジスト（不図示）を堆積さ
せ、公知のフォトリソグラフィ技術により電極部分以外
のフォトレジストを除去する。フォトレジストをマスク
として、例えばＲＩＥ法によりアルミニウム２０をパタ
ーニングする。電極形成後、フォトレジストを除去する
ことにより、図２４に断面を示すような半導体装置が得
られる。

【００１１】上記の構造の半導体装置においては、誘電
体分離技術を用いて、隣接するＮＰＮトランジスタとＰ
ＮＰトランジスタとの間の電気的な絶縁分離を行ってい
る。これにより、集積密度を高くすることができ、ま
た、各トランジスタのｐｎ接合の寄生容量も低減できる
ため、高速化に有利となる。また、上記の構造の半導体
装置においては、コレクタ領域７、８の不純物濃度を低
くすることによりベース−コレクタ間耐圧を確保してい
るが、コレクタ領域７、８全体を低不純物濃度とする
と、コレクタの直列抵抗が大きくなり特性が低下する。
そのため、図２４に示されるように、低不純物濃度のコ
レクタ領域７、８の下層に高不純物濃度のｎ型埋め込み
層４およびｐ型埋め込み層５が設けられる。これによ
り、バイポーラトランジスタの利点である高速性を生か
しながら、バイポーラトランジスタの高耐圧化が実現さ
れている。

【００１２】

【発明が解決しようとする課題】上記の従来の半導体装
置の製造方法においては、高耐圧化を実現するために低
不純物濃度のコレクタ領域７、８、すなわちｎ型エピタ
キシャル層６を厚く形成する必要がある。コレクタ領域
７、８を厚く形成することにより、縦型ＮＰＮトランジ
スタおよび縦型ＰＮＰトランジスタにおいて、それぞれ
コレクタ抵抗が高くなり、トランジスタを高速化する上
で妨げとなる。コレクタ領域７、８の厚膜化によるコレ
クタ抵抗の増大という問題に対して、ｎ型エピタキシャ
ル層（ｎ型コレクタ領域７）表面およびｐ型コレクタ領
域８表面から高濃度の不純物を拡散させ、コレクタ取り
出し用の拡散層（コレクタコンタクト）を形成する方法
もある。これにより、ベース−コレクタ間耐圧を維持し
たまま、コレクタ抵抗を低減させることが可能となる。

【００１３】しかしながら、縦型バイポーラトランジス
タにおいては、ベース−コレクタ間耐圧を増大させるた
めにコレクタ領域をさらに厚膜化した場合、上記のよう
に、ｎ型エピタキシャル層表層から不純物を拡散させる
には、より高温長時間の熱処理が必要となる。したがっ
て、コレクタ領域を厚膜化するにはプロセス上限界があ
り、コストも高くなる。さらに、不純物の拡散深さを深
くするため、高エネルギー、高導入量のイオン注入を行
うと、シリコン基板の結晶欠陥が顕著になるという問題
もある。以上のように、従来の半導体装置の製造方法に
よれば、コレクタ領域を厚膜化した場合、高不純物濃度
のコレクタコンタクトを形成できず、コレクタ抵抗の低
減が困難であった。

【００１４】本発明は上記の問題点を鑑みてなされたも
のであり、縦型バイポーラトランジスタ、特に、誘電体
分離型の相補型バイポーラトランジスタにおいて、トラ
ンジスタの高耐圧化とコレクタ抵抗の低減とが両立され
た半導体装置およびその製造方法を提供することを目的
とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、トレンチを用いて、隣接す
る第１の半導体回路と第２の半導体回路を絶縁分離する
半導体装置であって、半導体基板上に形成されている埋
め込み絶縁膜と、前記絶縁膜上に形成されている第１導
電型の高濃度不純物拡散層からなる第１の埋め込み層
と、前記第１の埋め込み層上に形成されている第１導電
型の低濃度不純物拡散層からなる第１のコレクタ領域
と、前記第１のコレクタ領域に形成されている第２導電
型の第１のベース領域と、前記第１のベース領域に形成
されている第１導電型の高濃度不純物拡散層からなる第
１のエミッタ領域と、前記第１のコレクタ領域表面に、
前記第１のベース領域と所定の間隔をあけて形成されて
いる、第１導電型の高濃度不純物拡散層からなる第１の
コレクタコンタクトとを有する第１半導体回路と、前記
第１の半導体回路の側面に、前記コレクタコンタクトか
ら前記埋め込み絶縁膜まで形成され、前記第１の半導体
回路を隣接する第２の半導体回路から電気的に絶縁分離
するトレンチと、前記トレンチ内壁の、少なくとも前記
コレクタコンタクトとの界面を除く部分に形成されてい
る絶縁膜と、前記トレンチ内部に埋め込まれている、第
１導電型不純物を高濃度に含有する埋め込み材料と、前
記コレクタ領域の前記トレンチとの界面に、前記埋め込
み層から前記コレクタコンタクトまで形成されている第
１導電型不純物拡散層からなるコレクタウォールとを有
することを特徴とする。

【００１６】本発明の半導体装置は、好適には、前記第
２の半導体回路は、前記埋め込み絶縁膜上に形成されて
いる第２導電型の高濃度不純物拡散層からなる第２の埋
め込み層と、前記第２導電型高濃度不純物拡散層上に形
成されている第２導電型の低濃度不純物拡散層からなる
第２のコレクタ領域と、前記コレクタ領域上に形成され
ている第１導電型の第２のベース領域と、前記ベース領
域上に形成されている第２導電型の高濃度不純物拡散層
からなる第２のエミッタ領域と、前記コレクタ領域表面
に、前記ベース領域と所定の間隔をあけて形成されてい
る、第２導電型の高濃度不純物拡散層からなる第２のコ
レクタコンタクトとを含有し、前記第１および第２の半
導体回路は、誘電体分離構造の相補型バイポーラトラン
ジスタを構成することを特徴とする。

【００１７】本発明の半導体装置は、好適には、前記半
導体基板、前記埋め込み絶縁膜および前記埋め込み層
は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）基板からなることを特徴とする。本発明の半導体装
置は、好適には、前記第１および第２のコレクタ領域は
シリコンからなるエピタキシャル層であることを特徴と
する。また、本発明の半導体装置は、好適には、前記埋
め込み絶縁膜および前記絶縁膜は、シリコン酸化膜から
なることを特徴とする。本発明の半導体装置は、好適に
は、前記トレンチ内の前記埋め込み材料は、ポリシリコ
ンからなることを特徴とする。あるいは、本発明の半導
体装置は、好適には、前記トレンチ内の前記埋め込み材
料は、絶縁性材料からなることを特徴とする。本発明の
半導体装置は、好適には、前記絶縁性材料はシリコン酸
化膜からなることを特徴とする。あるいは、本発明の半
導体装置は、好適には、前記絶縁性材料はシリコン窒化
膜からなることを特徴とする。

【００１８】上記の本発明の半導体装置によれば、コレ
クタ領域の側面に、トレンチ内の不純物が拡散されたコ
レクタウォールが形成されているため、コレクタ抵抗が
低減される。これにより、ベース−コレクタ間が高耐圧
化されるため、コレクタ領域を厚く形成した場合にも、
バイポーラトランジスタの高速性が損なわれない。さら
に、バイポーラトランジスタ側面に誘電体分離技術を利
用したトレンチが形成されているため、寄生トランジス
タの発生が抑制され、バイポーラトランジスタの高速性
および高耐圧化の両立が可能となる。

【００１９】上記の目的を達成するため本発明の半導体
装置の製造方法は、同一半導体基板上に、第１の半導体
回路、前記第１の半導体回路と導電型が逆である第２の
半導体回路、および、第１および第２の半導体回路を分
離するトレンチを形成する半導体装置の製造方法におい
て、半導体基板上に埋め込み絶縁膜を形成する工程と、
支持基板となる第２の半導体基板に、前記第１の半導体
基板を前記埋め込み絶縁膜を介して積層させ、ＳＯＩ
（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を
形成する工程と、前記第１の半導体基板に不純物を拡散
させ、前記第１および第２の半導体回路形成領域に、そ
れぞれ埋め込み層を形成する工程と、前記第１および第
２の半導体回路形成領域の前記埋め込み層上に、それぞ
れコレクタ領域を形成する工程と、前記第１および第２
の半導体回路形成領域の前記コレクタ領域上に、不純物
を拡散させて、それぞれベース領域を形成する工程と、
前記第１および第２の半導体回路形成領域の前記ベース
領域上に、不純物を拡散させて、それぞれエミッタ領域
を形成する工程と、前記第１および第２の半導体回路形
成領域の前記コレクタ領域表面に、前記ベース領域と所
定の間隔をあけて不純物を拡散させて、それぞれコレク
タコンタクトを形成する工程と、前記第１および第２の
半導体回路形成領域の側面に、前記埋め込み絶縁膜に達
するまでエッチングを行い、前記第１および第２の半導
体回路間を電気的に絶縁分離するためのトレンチを形成
する工程と、前記トレンチ内壁に、絶縁膜を形成する工
程と、前記トレンチ内壁の前記絶縁膜の、少なくとも前
記コレクタコンタクトとの界面にエッチングを行い、前
記絶縁膜を選択的に除去する工程と、前記トレンチ内部
に埋め込み材料を堆積させる工程と、前記埋め込み材料
に不純物を導入する工程と、前記コレクタ領域の前記ト
レンチとの界面に、前記絶縁膜の選択的に除去された部
分を介して不純物を拡散させ、前記埋め込み層と前記コ
レクタコンタクトを接続するコレクタウォールを形成す
る工程とを有することを特徴とする。

【００２０】本発明の半導体装置の製造方法は、好適に
は、前記ＳＯＩ基板を形成する工程は、前記埋め込み絶
縁膜が形成された前記半導体基板上に、前記第２の半導
体基板を貼り合わせてから、熱処理を行って貼り合わせ
強度を高める工程であることを特徴とする。

【００２１】本発明の半導体装置の製造方法は、好適に
は、前記埋め込み絶縁膜および前記絶縁膜は、シリコン
酸化膜からなることを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記トレンチ内の前記埋め込
み材料はポリシリコンからなることを特徴とする。ある
いは、本発明の半導体装置の製造方法は、好適には、前
記トレンチ内の前記埋め込み材料は絶縁性材料からなる
ことを特徴とする。本発明の半導体装置の製造方法は、
好適には、前記絶縁性材料はシリコン酸化膜からなるこ
とを特徴とする。あるいは、本発明の半導体装置の製造
方法は、好適には、前記絶縁性材料は、シリコン窒化膜
からなることを特徴とする。

【００２２】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に埋め込み絶
縁膜を形成する工程と、支持基板となる第２の半導体基
板に、前記第１の半導体基板を前記埋め込み絶縁膜を介
して積層させ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）基板を形成する工程と、前記第１の半導
体基板に、第１導電型の不純物を高濃度で拡散させて埋
め込み層を形成する工程と、前記埋め込み層上に、第１
導電型の不純物を低濃度で含有するコレクタ領域を形成
する工程と、前記コレクタ領域上に、第２導電型の不純
物を拡散させてベース領域を形成する工程と、前記ベー
ス領域上に、第１導電型の不純物を高濃度で拡散させて
エミッタ領域を形成する工程と、前記コレクタ領域表面
に、前記ベース領域と所定の間隔をあけて第１導電型の
不純物を高濃度で拡散させてコレクタコンタクトを形成
する工程と、前記埋め込み層、前記コレクタ領域、前記
ベース領域、前記エミッタ領域および前記コレクタコン
タクトを含有する第１の半導体回路の側面に、前記埋め
込み絶縁膜に達するまでエッチングを行い、前記第１の
半導体回路を隣接する第２の半導体回路から電気的に絶
縁分離するためのトレンチを形成する工程と、前記トレ
ンチ内壁に、絶縁膜を形成する工程と、前記トレンチ内
壁の前記絶縁膜の、少なくとも前記コレクタコンタクト
との界面にエッチングを行い、前記絶縁膜を選択的に除
去する工程と、前記トレンチ内部に埋め込み材料を堆積
させる工程と、前記埋め込み材料に、第１導電型不純物
を高濃度で導入する工程と、前記埋め込み材料に含有さ
れる第１導電型不純物を、前記コレクタ領域の前記トレ
ンチとの界面に、前記絶縁膜の選択的に除去された部分
を介して拡散させ、前記埋め込み層と前記コレクタコン
タクトを接続するコレクタウォールを形成する工程とを
有することを特徴とする。

【００２３】上記の本発明の半導体装置の製造方法によ
れば、絶縁膜が埋め込まれたトレンチを利用して、コレ
クタ領域側面に、高不純物濃度の埋め込み層とコレクタ
コンタクトとを接続するコレクタウォールを形成する。
したがって、従来の誘電体分離型バイポーラトランジス
タの製造方法に、少ない工程数を追加、すなわち、トレ
ンチ内に高不純物濃度の埋め込み材料を形成する工程
と、埋め込み材料からコレクタ領域に不純物を拡散させ
る工程を追加するのみでコレクタ抵抗の低減が可能とな
る。また、本発明の半導体装置の製造方法によれば、基
板表面にイオン注入を行ってコレクタ取り出し拡散層を
形成する場合に比較して、基板における結晶欠陥の発生
を低減させることもできる。

【００２４】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は、本実施形態の半導体装置の断
面図である。本実施形態の半導体装置は、トレンチ１６
により素子間分離がなされた、誘電体分離構造の相補型
トランジスタを有し、高耐圧縦型ＮＰＮトランジスタお
よび高耐圧縦型ＰＮＰトランジスタが同一のＳＯＩ基板
（１、２および３）上に形成されている。支持基板１上
に埋め込み酸化膜２が形成され、その上層の高耐圧縦型
ＮＰＮトランジスタ部分には、高不純物濃度のｎ型埋め
込み層４、および低不純物濃度のｎ型コレクタ領域７が
形成されている。ｎ型コレクタ領域７の表面に、ｐ型ベ
ース領域１０、ｎ型エミッタ領域１２およびｎ型コレク
タコンタクト１３が形成され、それぞれ、例えばアルミ
ニウムからなる電極２０を介して上層配線（不図示）に
接続されている。さらに、高不純物濃度のｎ型埋め込み
層４と、ｎ型コレクタコンタクト１３との間に、ｎ型コ
レクタ領域７よりも不純物濃度の高いコレクタウォール
（ｎ型拡散層１８ｎ）が形成されている。

【００２５】また、高耐圧縦型ＰＮＰトランジスタ部分
には、高不純物濃度のｐ型埋め込み層５、および低不純
物濃度のｐ型コレクタ領域８が積層して形成され、さら
に、ｎ型ベース領域１１、ｐ型エミッタ領域１４および
ｐ型コレクタコンタクト１５がそれぞれ電極２０に接続
するようにして形成されている。さらに、高不純物濃度
のｐ型埋め込み層５と、ｐ型コレクタコンタクト１５と
の間に、ｐ型コレクタ領域８よりも不純物濃度の高いコ
レクタウォール（ｐ型拡散層１８ｐ）が形成されてい
る。

【００２６】上記の本実施形態の半導体装置によれば、
コレクタウォール（ｎ型拡散層１８ｎおよびｐ型拡散層
１８ｐ）を形成することによりコレクタ領域７、８のコ
レクタ抵抗が低減される。したがって、ｎ型エピタキシ
ャル層から形成されるｎ型およびｐ型コレクタ領域７、
８を厚膜化でき、ベース−コレクタ間の高耐圧化が可能
となる。また、誘電体分離技術の採用により寄生トラン
ジスタの発生が抑制されているため、高速・高耐圧のバ
イポーラトランジスタが得られる。

【００２７】次に、上記の半導体装置の製造方法につい
て説明する。まず、図２に示すように、シリコンからな
るｎ型基板３の表面に、例えば熱酸化法により膜厚２μ
ｍ程度の埋め込み酸化膜２を形成する。支持基板１上に
ｎ型基板３を、埋め込み酸化膜２を介して室温で貼り合
わせる。ｎ型基板３は続く工程により、活性層であるｎ
型埋め込み層４およびｐ型埋め込み層５となる。ｎ型基
板３としては、例えば、比抵抗１０Ωｃｍ程度のシリコ
ン基板を用いる。その後、例えば１１００℃で２時間程
度、酸素雰囲気中でアニールを行い埋め込み酸化膜２と
支持基板１との貼り合わせ強度を高める。続いて、例え
ば機械研磨あるいは化学的機械研磨（ＣＭＰ）により、
ｎ型基板３を所定の膜厚、例えば２μｍにする。これに
より、図２に示すような構造となる。

【００２８】次に、図３に示すように全面にフォトレジ
スト２１を堆積させ、公知のフォトリソグラフィ技術に
よりフォトレジスト２１のＮＰＮトランジスタ部分に開
口を設ける。フォトレジスト２１をマスクとしてｎ型不
純物、例えば、ヒ素（Ａｓ）をイオンエネルギー５０ｋ
ｅＶ、導入量３×１０¹⁵／ｃｍ² でＮＰＮトランジスタ
部分のｎ型基板３に選択的にイオン注入する。これによ
り、図３に示すような構造となる。その後、フォトレジ
スト２１を除去する。

【００２９】次に、図４に示すように、全面にフォトレ
ジスト２２を堆積させ、公知のフォトリソグラフィ技術
によりフォトレジスト２２のＰＮＰトランジスタ部分に
開口を設ける。フォトレジスト２２をマスクとしてｐ型
不純物、例えば、ホウ素（Ｂ）をイオンエネルギー５０
ｋｅＶ、導入量３×１０¹⁵／ｃｍ² でＰＮＰトランジス
タ部分のｎ型基板３に選択的にイオン注入する。これに
より、図４に示すような構造となる。その後、フォトレ
ジスト２２を除去する。

【００３０】続いて、例えば１１００℃で１時間程度、
水蒸気雰囲気中でアニールすることにより、前工程でＮ
ＰＮトランジスタ部分に導入されたヒ素、およびＰＮＰ
トランジスタ部分に導入されたホウ素をそれぞれ熱拡散
させ、ｎ型埋め込み層４およびｐ型埋め込み層５を形成
する。このアニール工程において、活性層表面に酸化膜
（不図示）が形成されるので、アニール後、フッ酸溶液
等を用いたライトエッチングにより除去する。

【００３１】次に、図５に示すように、活性層であるｎ
型埋め込み層４およびｐ型埋め込み層５の上層に、ｎ型
エピタキシャル層６を成長させる。ｎ型エピタキシャル
層６としては、例えば比抵抗１０Ωｃｍ、膜厚１５μｍ
のシリコンを堆積させる。ｎ型エピタキシャル層６のＮ
ＰＮトランジスタ部分はｎ型コレクタ領域７となり、ｎ
型エピタキシャル層６のＰＮＰトランジスタ部分は続く
工程により、ｐ型コレクタ領域８となる。ｎ型エピタキ
シャル層６上層に、熱酸化法により膜厚５０ｎｍ程度の
酸化膜９を形成する。これにより、図５に示すような構
造となる。

【００３２】次に、図６に示すように、全面にフォトレ
ジスト２３を堆積させ、公知のフォトリソグラフィ技術
によりフォトレジスト２３のＰＮＰトランジスタ部分に
開口を設ける。フォトレジスト２３をマスクとしてｐ型
不純物、例えば、ホウ素（Ｂ）をイオンエネルギー３０
０ｋｅＶ、導入量８×１０¹²／ｃｍ² でＰＮＰトランジ
スタ部分のｎ型エピタキシャル層６に選択的にイオン注
入する。その後、不活性ガス雰囲気中で、例えば１２０
０℃、７時間程度アニールすることにより、ＰＮＰトラ
ンジスタのｐ型コレクタ領域８が形成される。これによ
り、図６に示すような構造となる。その後、フォトレジ
スト２３を除去する。

【００３３】次に、図７に示すように、全面にフォトレ
ジスト２４を堆積させ、公知のフォトリソグラフィ技術
により、ＮＰＮトランジスタのｐ型ベース領域１０上層
のフォトレジスト２４に開口を設ける。フォトレジスト
２４をマスクとしてｐ型不純物、例えば、ホウ素（Ｂ）
をイオンエネルギー４０ｋｅＶ、導入量１×１０¹⁴／ｃ
ｍ² でＮＰＮトランジスタのｐ型ベース形成領域１０に
選択的にイオン注入する。これにより、図７に示すよう
な構造となる。その後、フォトレジスト２４を除去す
る。

【００３４】続いて、図８に示すように、全面にフォト
レジスト２５を堆積させ、公知のフォトリソグラフィ技
術により、ＰＮＰトランジスタのｎ型ベース領域１１上
層のフォトレジスト２５に開口を設ける。フォトレジス
ト２５をマスクとしてｎ型不純物、例えば、リン（Ｐ）
をイオンエネルギー６０ｋｅＶ、導入量１×１０¹⁴／ｃ
ｍ² でＰＮＰトランジスタのｎ型ベース形成領域１１に
選択的にイオン注入する。これにより、図８に示すよう
な構造となる。フォトレジスト２５を除去後、不活性ガ
ス雰囲気中で、例えば９００℃で３０分程度アニールす
ることにより、不純物が熱拡散されてＮＰＮトランジス
タのｐ型ベース領域１０およびＰＮＰトランジスタのｎ
型ベース領域１１がそれぞれ形成される。

【００３５】次に、図９に示すように、全面にフォトレ
ジスト２６を堆積させ、公知のフォトリソグラフィ技術
により、ＮＰＮトランジスタのｎ型エミッタ領域１２お
よびｎ型コレクタコンタクト１３上層のフォトレジスト
２６に開口を設ける。フォトレジスト２６をマスクとし
てｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギ
ー１１０ｋｅＶ、導入量５×１０¹⁵／ｃｍ² でＮＰＮト
ランジスタのｎ型エミッタ領域１２およびｎ型コレクタ
コンタクト１３に選択的にイオン注入する。これによ
り、図９に示すような構造となる。その後、フォトレジ
スト２６を除去する。

【００３６】続いて、図１０に示すように、全面にフォ
トレジスト２７を堆積させ、公知のフォトリソグラフィ
技術により、ＰＮＰトランジスタのｐ型エミッタ領域１
４およびｐ型コレクタコンタクト１５上層のフォトレジ
スト２７に開口を設ける。フォトレジスト２７をマスク
としてｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネ
ルギー４０ｋｅＶ、導入量３×１０¹⁵／ｃｍ² でＰＮＰ
トランジスタのｐ型エミッタ領域１４およびｐ型コレク
タコンタクト１５上層に選択的にイオン注入する。これ
により、図１０に示すような構造となる。

【００３７】フォトレジスト２７を除去後、不活性ガス
雰囲気中で、例えば１０００℃で３０分程度アニールす
ることにより、不純物が熱拡散されてＮＰＮトランジス
タのｎ型エミッタ領域１２およびｎ型コレクタコンタク
ト１３、およびＰＮＰトランジスタのｐ型エミッタ領域
１４およびｐ型コレクタコンタクト１５がそれぞれ形成
される。

【００３８】その後、図１１に示すように、ＮＰＮトラ
ンジスタ部分の酸化膜９、ｎ型コレクタ層７およびｎ型
埋め込み層４を、埋め込み酸化膜２に達するまでエッチ
ングすることにより、素子分離用のトレンチ１６を形成
する。同時に、ＰＮＰトランジスタ部分の酸化膜９、ｐ
型コレクタ層８およびｐ型埋め込み層５を、埋め込み酸
化膜２に達するまでエッチングすることにより、素子分
離用のトレンチ１６を形成する。トレンチ１６の形成
は、ＮＰＮトランジスタおよびＰＮＰトランジスタのコ
レクタコンタクト１３、１５の側面が、それぞれトレン
チ１６内に露出するようにして行う。これにより、図１
１に示すような構造となる。

【００３９】次に、図１２に示すように、例えば熱酸化
法によりトレンチ１６内壁に、膜厚５００ｎｍ程度の酸
化膜１７を形成する。さらに、図１３に示すように、Ｎ
ＰＮトランジスタおよびＰＮＰトランジスタそれぞれの
コレクタコンタクト１３、１５に接する部分の酸化膜１
７をエッチングにより除去する。

【００４０】コレクタコンタクト１３、１５の側面が露
出したトレンチ１６に、例えばＣＶＤ法により、埋め込
み材料を埋め込みながら堆積させる。埋め込み材料とし
ては、例えばポリシリコン１８を用いる。その後、トレ
ンチ１６から表出した埋め込み材料を、例えばＲＩＥに
よりエッチバックして、表面を平坦化させる。これによ
り、図１４に示すような構造となる。

【００４１】ＮＰＮトランジスタのｎ型コレクタコンタ
クト１３に接するトレンチ１６に埋設されたポリシリコ
ン１８にｎ型不純物を導入する。公知のフォトリソグラ
フィ技術を用いて、上記のトレンチのみ開口するフォト
レジスト（不図示）を形成し、フォトレジストをマスク
としてｎ型不純物、例えばリン（Ｐ）をイオンエネルギ
ー１８０ｋｅＶ、導入量５×１０¹⁵／ｃｍ² でイオン注
入する。次に、ＰＮＰトランジスタのｐ型コレクタコン
タクト１５に接するトレンチに埋設されたポリシリコン
にｐ型不純物を導入する。公知のフォトリソグラフィ技
術を用いて、上記のトレンチのみ開口するフォトレジス
ト（不図示）を形成し、フォトレジストをマスクとして
ｐ型不純物、例えばホウ素（Ｂ）をイオンエネルギー１
８０ｋｅＶ、導入量５×１０¹⁵／ｃｍ² でイオン注入す
る。

【００４２】続いて、不活性ガス雰囲気中で、例えば１
０００℃で３０分程度アニールすることにより、ＮＰＮ
トランジスタのトレンチからリン（Ｐ）が熱拡散され
て、ｎ型埋め込み層４とｎ型コレクタコンタクト１３を
接続するｎ型拡散層１８ｎが形成される。同時に、ＰＮ
Ｐトランジスタのトレンチからホウ素（Ｂ）が熱拡散さ
れて、ｐ型埋め込み層５とｐ型コレクタコンタクト１５
を接続するｐ型拡散層１８ｐが形成される。ポリシリコ
ン中の不純物の拡散速度は、単結晶シリコン中の不純物
拡散速度に比較して数１０倍大きいため、トレンチ内の
ポリシリコンからコレクタ領域の単結晶シリコン（エピ
タキシャル層）へ短時間で不純物が拡散する。コレクタ
領域に移動した不純物は、単結晶シリコン中の不純物拡
散速度が律速となり、トレンチとの界面に層状に蓄積さ
れるため、ｎ型拡散層１８ｎおよびｐ型拡散層１８ｐ
（コレクタウォール）が形成される。これにより、図１
５に示すような構造となる。

【００４３】次に、図１６に示すように、例えばＣＶＤ
法により全面に酸化膜１９を堆積させる。さらに、全面
にフォトレジスト（不図示）を堆積させ、公知のフォト
リソグラフィ技術により電極形成部分のフォトレジスト
に開口を設ける。フォトレジストをマスクとして、例え
ばＲＩＥを行い、酸化膜１９および酸化膜９の電極形成
部分に開口を設ける。

【００４４】電極形成部分に開口が設けられた酸化膜１
９上の全面に、例えばスパッタリング法によりアルミニ
ウム２０を堆積させる。その後、全面にフォトレジスト
（不図示）を堆積させ、公知のフォトリソグラフィ技術
により電極部分以外のフォトレジストを除去する。フォ
トレジストをマスクとして、例えばＲＩＥ法によりアル
ミニウム２０をパターニングする。電極形成後、フォト
レジストを除去することにより、図１に断面図を示すよ
うな半導体装置が得られる。

【００４５】上記の本実施形態の半導体装置の製造方法
によれば、トレンチ１６内からの不純物の拡散を利用し
て、コレクタ領域７、８側面に、高不純物濃度の埋め込
み層４、５とコレクタコンタクト１３、１５とをそれぞ
れ接続するコレクタウォール（ｎ型拡散層１８ｎ、ｐ型
拡散層１８ｐ）を形成する。したがって、表面から不純
物を拡散させる場合に比較して、短時間の熱処理で深い
位置まで高濃度の不純物を拡散させることができる。す
なわち、イオン注入により不純物を導入する場合にみら
れるような結晶の格子欠陥の発生が抑制される。また、
従来の誘電体分離型バイポーラトランジスタの製造方法
に、少ない工程数を追加、具体的には、トレンチ内に高
不純物濃度の埋め込み材料を形成する工程と、埋め込み
材料からコレクタ領域に不純物を拡散させる工程を追加
するのみで、半導体装置のコレクタ抵抗を低減させるこ
とができる。

【００４６】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、ＳＯＩ
基板としては、上記のような貼り合わせＳＯＩ基板以外
にも、基板上に形成された埋め込み絶縁膜上に、エピタ
キシャル層を成長させたＳＯＩ基板を用いることも可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々の変更が可能である。

【００４７】

【発明の効果】本発明の半導体装置によれば、コレクタ
領域を厚く形成してバイポーラトランジスタの高耐圧化
を図るとともに、コレクタ抵抗を低減させることができ
る。

【００４８】また、本発明の半導体装置の製造方法によ
れば、誘電体分離技術により形成されるトレンチから不
純物を拡散させてコレクタ取り出し拡散層（コレクタウ
ォール）を形成するため、少ない工程数を追加するのみ
でコレクタ抵抗の低減化が可能となる。また、基板表面
にイオン注入を行ってコレクタ取り出し拡散層を形成す
る場合に比較して、基板における結晶欠陥の発生を低減
させることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図である。

【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図３】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図７】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図８】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図９】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図１０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１１】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１２】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１３】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１４】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１５】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１６】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１７】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１８】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１９】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図２０】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図２１】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図２２】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図２３】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図２４】従来の半導体装置の断面図である。

【符号の説明】

１…支持基板、２…埋め込み酸化膜、３…ｎ型基板、４
…ｎ型埋め込み層、５…ｐ型埋め込み層、６…ｎ型エピ
タキシャル層、７…ｎ型コレクタ領域、８…ｐ型コレク
タ領域、９、１９…酸化膜、１０…ｐ型ベース領域、１
１…ｎ型ベース領域、１２…ｎ型エミッタ領域、１３…
ｎ型コレクタコンタクト、１４…ｐ型エミッタ領域、１
５…ｐ型コレクタコンタクト、１６…トレンチ、１７、
１９…酸化膜、１８…ポリシリコン、１８ｎ…ｎ型拡散
層、１８ｐ…ｐ型拡散層、２０…アルミニウム（配
線）、２１、２２、２３、２４、２５、２６、２７…フ
ォトレジスト。

Claims (17)

【特許請求の範囲】
1. 【請求項１】トレンチを用いて、隣接する第１の半導体
   回路と第２の半導体回路を絶縁分離する半導体装置であ
   って、 半導体基板上に形成されている埋め込み絶縁膜と、前記
   絶縁膜上に形成されている第１導電型の高濃度不純物拡
   散層からなる第１の埋め込み層と、前記第１の埋め込み
   層上に形成されている第１導電型の低濃度不純物拡散層
   からなる第１のコレクタ領域と、前記第１のコレクタ領
   域に形成されている第２導電型の第１のベース領域と、
   前記第１のベース領域に形成されている第１導電型の高
   濃度不純物拡散層からなる第１のエミッタ領域と、前記
   第１のコレクタ領域表面に、前記第１のベース領域と所
   定の間隔をあけて形成されている、第１導電型の高濃度
   不純物拡散層からなる第１のコレクタコンタクトとを有
   する第１半導体回路と、 前記第１の半導体回路の側面に、前記コレクタコンタク
   トから前記埋め込み絶縁膜まで形成され、前記第１の半
   導体回路を隣接する第２の半導体回路から電気的に絶縁
   分離するトレンチと、 前記トレンチ内壁の、少なくとも前記コレクタコンタク
   トとの界面を除く部分に形成されている絶縁膜と、 前記トレンチ内部に埋め込まれている、第１導電型不純
   物を高濃度に含有する埋め込み材料と、 前記コレクタ領域の前記トレンチとの界面に、前記埋め
   込み層から前記コレクタコンタクトまで形成されている
   第１導電型不純物拡散層からなるコレクタウォールとを
   有する半導体装置。
2. 【請求項２】前記第２の半導体回路は、前記埋め込み絶
   縁膜上に形成されている第２導電型の高濃度不純物拡散
   層からなる第２の埋め込み層と、 前記第２導電型高濃度不純物拡散層上に形成されている
   第２導電型の低濃度不純物拡散層からなる第２のコレク
   タ領域と、 前記コレクタ領域上に形成されている第１導電型の第２
   のベース領域と、 前記ベース領域上に形成されている第２導電型の高濃度
   不純物拡散層からなる第２のエミッタ領域と、 前記コレクタ領域表面に、前記ベース領域と所定の間隔
   をあけて形成されている、第２導電型の高濃度不純物拡
   散層からなる第２のコレクタコンタクトとを含有し、 前記第１および第２の半導体回路は、誘電体分離構造の
   相補型バイポーラトランジスタを構成する請求項１記載
   の半導体装置。
3. 【請求項３】前記半導体基板、前記埋め込み絶縁膜およ
   び前記埋め込み層は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ
   ｉｎｓｕｌａｔｏｒ）基板からなる請求項１記載の半導
   体装置。
4. 【請求項４】前記第１および第２のコレクタ領域は、シ
   リコンからなるエピタキシャル層である請求項１記載の
   半導体装置。
5. 【請求項５】前記埋め込み絶縁膜および前記絶縁膜は、
   シリコン酸化膜からなる請求項１記載の半導体装置。
6. 【請求項６】前記トレンチ内の前記埋め込み材料は、ポ
   リシリコンからなる請求項１記載の半導体装置。
7. 【請求項７】前記トレンチ内の前記埋め込み材料は、絶
   縁性材料からなる請求項１記載の半導体装置。
8. 【請求項８】前記絶縁性材料は、シリコン酸化膜からな
   る請求項７記載の半導体装置。
9. 【請求項９】前記絶縁性材料は、シリコン窒化膜からな
   る請求項７記載の半導体装置。
10. 【請求項１０】同一半導体基板上に、第１の半導体回
    路、前記第１の半導体回路と導電型が逆である第２の半
    導体回路、および、第１および第２の半導体回路を分離
    するトレンチを形成する半導体装置の製造方法におい
    て、 第１の半導体基板上に埋め込み絶縁膜を形成する工程
    と、 支持基板となる第２の半導体基板に、前記第１の半導体
    基板を前記埋め込み絶縁膜を介して積層させ、ＳＯＩ
    （ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を
    形成する工程と、 前記第１の半導体基板に不純物を拡散させ、前記第１お
    よび第２の半導体回路形成領域に、それぞれ埋め込み層
    を形成する工程と、 前記第１および第２の半導体回路形成領域の前記埋め込
    み層上に、それぞれコレクタ領域を形成する工程と、 前記第１および第２の半導体回路形成領域の前記コレク
    タ領域上に、不純物を拡散させて、それぞれベース領域
    を形成する工程と、 前記第１および第２の半導体回路形成領域の前記ベース
    領域上に、不純物を拡散させて、それぞれエミッタ領域
    を形成する工程と、 前記第１および第２の半導体回路形成領域の前記コレク
    タ領域表面に、前記ベース領域と所定の間隔をあけて不
    純物を拡散させて、それぞれコレクタコンタクトを形成
    する工程と、 前記第１および第２の半導体回路形成領域の側面に、前
    記埋め込み絶縁膜に達するまでエッチングを行い、前記
    第１および第２の半導体回路間を電気的に絶縁分離する
    ためのトレンチを形成する工程と、 前記トレンチ内壁に、絶縁膜を形成する工程と、 前記トレンチ内壁の前記絶縁膜の、少なくとも前記コレ
    クタコンタクトとの界面にエッチングを行い、前記絶縁
    膜を選択的に除去する工程と、 前記トレンチ内部に埋め込み材料を堆積させる工程と、 前記埋め込み材料に不純物を導入する工程と、 前記コレクタ領域の前記トレンチとの界面に、前記絶縁
    膜の選択的に除去された部分を介して不純物を拡散さ
    せ、前記埋め込み層と前記コレクタコンタクトを接続す
    るコレクタウォールを形成する工程とを有する半導体装
    置の製造方法。
11. 【請求項１１】前記ＳＯＩ基板を形成する工程は、前記
    第２の半導体基板に前記第１の半導体基板を、前記埋め
    込み絶縁膜を介して貼り合わせてから、熱処理を行って
    貼り合わせ強度を高める工程である請求項１０記載の半
    導体装置の製造方法。
12. 【請求項１２】前記埋め込み絶縁膜および前記絶縁膜
    は、シリコン酸化膜からなる請求項１０記載の半導体装
    置の製造方法。
13. 【請求項１３】前記トレンチ内の前記埋め込み材料は、
    ポリシリコンからなる請求項１０記載の半導体装置の製
    造方法。
14. 【請求項１４】前記トレンチ内の前記埋め込み材料は、
    絶縁性材料からなる請求項１０記載の半導体装置の製造
    方法。
15. 【請求項１５】前記絶縁性材料は、シリコン酸化膜から
    なる請求項１４記載の半導体装置の製造方法。
16. 【請求項１６】前記絶縁性材料は、シリコン窒化膜から
    なる請求項１４記載の半導体装置の製造方法。
17. 【請求項１７】第１の半導体基板上に埋め込み絶縁膜を
    形成する工程と、 支持基板となる第２の半導体基板に、前記第１の半導体
    基板を前記埋め込み絶縁膜を介して積層させ、ＳＯＩ
    （ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を
    形成する工程と、 前記第１の半導体基板に、第１導電型の不純物を高濃度
    で拡散させて埋め込み層を形成する工程と、 前記埋め込み層上に、第１導電型の不純物を低濃度で含
    有するコレクタ領域を形成する工程と、 前記コレクタ領域上に、第２導電型の不純物を拡散させ
    てベース領域を形成する工程と、 前記ベース領域上に、第１導電型の不純物を高濃度で拡
    散させてエミッタ領域を形成する工程と、 前記コレクタ領域表面に、前記ベース領域と所定の間隔
    をあけて第１導電型の不純物を高濃度で拡散させてコレ
    クタコンタクトを形成する工程と、 前記埋め込み層、前記コレクタ領域、前記ベース領域、
    前記エミッタ領域および前記コレクタコンタクトを含有
    する第１の半導体回路の側面に、前記埋め込み絶縁膜に
    達するまでエッチングを行い、前記第１の半導体回路を
    隣接する第２の半導体回路から電気的に絶縁分離するた
    めのトレンチを形成する工程と、 前記トレンチ内壁に、絶縁膜を形成する工程と、 前記トレンチ内壁の前記絶縁膜の、少なくとも前記コレ
    クタコンタクトとの界面にエッチングを行い、前記絶縁
    膜を選択的に除去する工程と、 前記トレンチ内部に埋め込み材料を堆積させる工程と、 前記埋め込み材料に、第１導電型不純物を高濃度で導入
    する工程と、 前記埋め込み材料に含有される第１導電型不純物を、前
    記コレクタ領域の前記トレンチとの界面に、前記絶縁膜
    の選択的に除去された部分を介して拡散させ、前記埋め
    込み層と前記コレクタコンタクトを接続するコレクタウ
    ォールを形成する工程とを有する半導体装置の製造方
    法。