JPH10233667A - 半導体素子保護用スナバ回路 - Google Patents
半導体素子保護用スナバ回路Info
- Publication number
- JPH10233667A JPH10233667A JP3447997A JP3447997A JPH10233667A JP H10233667 A JPH10233667 A JP H10233667A JP 3447997 A JP3447997 A JP 3447997A JP 3447997 A JP3447997 A JP 3447997A JP H10233667 A JPH10233667 A JP H10233667A
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- JP
- Japan
- Prior art keywords
- circuit
- diode
- main
- snubber
- semiconductor switch
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 電力損失の軽減が図れる半導体素子保護用ス
ナバ回路を提供すること。 【解決手段】 主半導体スイッチ素子のサイリスタＴＨ
Ｙと直列に主回路ダイオードＤを接続する。サイリスタ
ＴＨＹには抵抗ＲS1とコンデンサＣS1の直列回路を、ダ
イオードＤには抵抗ＲS2とコンデンサＣS2の直列回路を
それぞれ並列に接続して、スナバ回路とする。サイリス
タＴＨＹ側のスナバ回路の抵抗ＲS1と並列にダイオード
ＤSを接続する。その極性は、サイリスタＴＨＹと逆並
列になるようにする。これにより、サイリスタＴＨＹに
逆電圧が印加された時、ダイオードＤSを通電路として
配線のインダクタンスを実質的に低減させる。
ナバ回路を提供すること。 【解決手段】 主半導体スイッチ素子のサイリスタＴＨ
Ｙと直列に主回路ダイオードＤを接続する。サイリスタ
ＴＨＹには抵抗ＲS1とコンデンサＣS1の直列回路を、ダ
イオードＤには抵抗ＲS2とコンデンサＣS2の直列回路を
それぞれ並列に接続して、スナバ回路とする。サイリス
タＴＨＹ側のスナバ回路の抵抗ＲS1と並列にダイオード
ＤSを接続する。その極性は、サイリスタＴＨＹと逆並
列になるようにする。これにより、サイリスタＴＨＹに
逆電圧が印加された時、ダイオードＤSを通電路として
配線のインダクタンスを実質的に低減させる。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス電源装置の
スイッチ部分に使用している半導体スイッチ、または一
般的な電力変換装置に使用している半導体素子の保護回
路としてのスナバ回路に関する。
スイッチ部分に使用している半導体スイッチ、または一
般的な電力変換装置に使用している半導体素子の保護回
路としてのスナバ回路に関する。
【０００２】
【従来の技術】一般的に使用されている電力変換装置の
スナバ回路は、図４に示すように半導体素子ＴＨＹと並
列に、抵抗ＲS0及びコンデンサＣS0の直列回路を接続
し、ターンオフ時に半導体素子ＴＨＹに加わる急峻なｄ
ｖ／ｄｔを持った過電圧の抑制及びスイッチング損失の
低減を行ったり、ターンオン時に急峻な電流の立ち上が
りによるｄｉ／ｄｔの抑制を目的とする保護回路として
使用されている。
スナバ回路は、図４に示すように半導体素子ＴＨＹと並
列に、抵抗ＲS0及びコンデンサＣS0の直列回路を接続
し、ターンオフ時に半導体素子ＴＨＹに加わる急峻なｄ
ｖ／ｄｔを持った過電圧の抑制及びスイッチング損失の
低減を行ったり、ターンオン時に急峻な電流の立ち上が
りによるｄｉ／ｄｔの抑制を目的とする保護回路として
使用されている。
【０００３】また、急峻なパルス電流を作成するパルス
電源装置においては、図５に示すように主半導体スイッ
チ（サイリスタ）ＴＨＹと直列に逆サージ電圧吸収用の
ダイオード（主回路ダイオード）Ｄを接続し、主半導体
スイッチＴＨＹにスナバ回路Ｓ1を、主回路ダイオード
Ｄにスナバ回路Ｓ2をそれぞれ並列に接続して、過電圧
の抑制及びスイッチング損失の低減を目的とする保護回
路として使用されている。スナバ回路Ｓ1（Ｓ2）は、抵
抗ＲS1（ＲS2）とコンデンサＣS1（ＣS2）を直列接続し
た構成としている。
電源装置においては、図５に示すように主半導体スイッ
チ（サイリスタ）ＴＨＹと直列に逆サージ電圧吸収用の
ダイオード（主回路ダイオード）Ｄを接続し、主半導体
スイッチＴＨＹにスナバ回路Ｓ1を、主回路ダイオード
Ｄにスナバ回路Ｓ2をそれぞれ並列に接続して、過電圧
の抑制及びスイッチング損失の低減を目的とする保護回
路として使用されている。スナバ回路Ｓ1（Ｓ2）は、抵
抗ＲS1（ＲS2）とコンデンサＣS1（ＣS2）を直列接続し
た構成としている。
【０００４】
【発明が解決しようとする課題】スナバ回路のコンデン
サＣS0（ＣS1，ＣS2）はｄｖ／ｄｔによる過電圧の抑制
を行い、抵抗ＲS0（ＲS1，ＲS2）はターンオン時のｄｉ
／ｄｔの抑制を行っており、素子にとってはどちらも大
きなものを使用することで、素子の負荷は低減される。
サＣS0（ＣS1，ＣS2）はｄｖ／ｄｔによる過電圧の抑制
を行い、抵抗ＲS0（ＲS1，ＲS2）はターンオン時のｄｉ
／ｄｔの抑制を行っており、素子にとってはどちらも大
きなものを使用することで、素子の負荷は低減される。
【０００５】しかしながら、スナバ回路での電力損失
は、ＣSＶ2ｆ／２となり、回路の定数に比例して大きく
なる。即ち、回路の効率に大きく影響する。従って、ス
ナバ回路定数は適切に選択しなければならない。また、
スナバ回路の配線のインダクタンスも素子に与えるｄｉ
／ｄｔの傾きに影響を及ぼすので、配線方法にも十分な
配慮が必要となる。
は、ＣSＶ2ｆ／２となり、回路の定数に比例して大きく
なる。即ち、回路の効率に大きく影響する。従って、ス
ナバ回路定数は適切に選択しなければならない。また、
スナバ回路の配線のインダクタンスも素子に与えるｄｉ
／ｄｔの傾きに影響を及ぼすので、配線方法にも十分な
配慮が必要となる。
【０００６】本発明は上記事情に鑑みてなされたもの
で、電力損失の軽減が図れる半導体素子保護用スナバ回
路を提供することを目的とする。
で、電力損失の軽減が図れる半導体素子保護用スナバ回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、直列接続の主
半導体スイッチ素子と主回路ダイオードの各々に設けた
スナバ回路において、主半導体スイッチ素子側のスナバ
抵抗にダイオードを主半導体スイッチ素子と逆並列とな
るように並列接続したことを特徴とする。
半導体スイッチ素子と主回路ダイオードの各々に設けた
スナバ回路において、主半導体スイッチ素子側のスナバ
抵抗にダイオードを主半導体スイッチ素子と逆並列とな
るように並列接続したことを特徴とする。
【０００８】本発明は、直列接続の主半導体スイッチ素
子と主回路ダイオードの各々に設けたスナバ回路におい
て、主半導体スイッチ素子側のスナバ抵抗を主半導体ス
イッチ素子と主回路ダイオードの直列接続点側に設け、
主半導体スイッチ素子側スナバ回路の抵抗とコンデンサ
の接続点に主回路ダイオード側スナバ回路の一端を接続
したことを特徴とする。
子と主回路ダイオードの各々に設けたスナバ回路におい
て、主半導体スイッチ素子側のスナバ抵抗を主半導体ス
イッチ素子と主回路ダイオードの直列接続点側に設け、
主半導体スイッチ素子側スナバ回路の抵抗とコンデンサ
の接続点に主回路ダイオード側スナバ回路の一端を接続
したことを特徴とする。
【０００９】また本発明は、直列接続の主半導体スイッ
チ素子と主回路ダイオードの各々に設けたスナバ回路に
おいて、主半導体スイッチ素子側スナバ回路のコンデン
サを省き、代わりにダイオードを主半導体スイッチ素子
と主回路ダイオードの直列接続点側に位置し、かつ主半
導体スイッチ素子と逆並列となるように設け、このダイ
オードとスナバ抵抗の接続点に主回路ダイオード側スナ
バ回路の一端を接続したことを特徴とする。
チ素子と主回路ダイオードの各々に設けたスナバ回路に
おいて、主半導体スイッチ素子側スナバ回路のコンデン
サを省き、代わりにダイオードを主半導体スイッチ素子
と主回路ダイオードの直列接続点側に位置し、かつ主半
導体スイッチ素子と逆並列となるように設け、このダイ
オードとスナバ抵抗の接続点に主回路ダイオード側スナ
バ回路の一端を接続したことを特徴とする。
【００１０】
【発明の実施の形態】図１に本発明の実施形態１を示
す。図中、ＴＨＹは主回路のサイリスタ、Ｄはこのサイ
リスタＴＨＹと直列に接続した主回路ダイオードで、サ
イリスタＴＨＹには抵抗ＲS1及びコンデンサＣS1の直列
回路を、またダイオードＤには抵抗ＲＳ２及びコンデン
サＣＳ２の直列回路をそれぞれ並列接続している。サイ
リスタＴＨＹ側の抵抗ＲS1にはサイリスタＴＨＹと逆並
列となるようダイオードＤSを並列に接続している。つ
まり、サイリスタＴＨＹとダイオードＤのそれぞれにス
ナバ回路を接続している。
す。図中、ＴＨＹは主回路のサイリスタ、Ｄはこのサイ
リスタＴＨＹと直列に接続した主回路ダイオードで、サ
イリスタＴＨＹには抵抗ＲS1及びコンデンサＣS1の直列
回路を、またダイオードＤには抵抗ＲＳ２及びコンデン
サＣＳ２の直列回路をそれぞれ並列接続している。サイ
リスタＴＨＹ側の抵抗ＲS1にはサイリスタＴＨＹと逆並
列となるようダイオードＤSを並列に接続している。つ
まり、サイリスタＴＨＹとダイオードＤのそれぞれにス
ナバ回路を接続している。
【００１１】このようにサイリスタＴＨＹと直列にダイ
オージＤを接続した場合、サイリスタＴＨＹのスナバ回
路の抵抗ＲS1に並列にダイオージＤSを接続すると、サ
イリスタＴＨＹに逆電圧が印加された時、電流は抵抗Ｒ
S1を通らずにダイオードＤSを通るようになる。つま
り、配線のインダンタンスが実質的に小さくなる。ま
た、ターンオン時には、従来と同様に抵抗ＲS1が存在し
ており、ｄｉ／ｄｔの抑制効果がある。
オージＤを接続した場合、サイリスタＴＨＹのスナバ回
路の抵抗ＲS1に並列にダイオージＤSを接続すると、サ
イリスタＴＨＹに逆電圧が印加された時、電流は抵抗Ｒ
S1を通らずにダイオードＤSを通るようになる。つま
り、配線のインダンタンスが実質的に小さくなる。ま
た、ターンオン時には、従来と同様に抵抗ＲS1が存在し
ており、ｄｉ／ｄｔの抑制効果がある。
【００１２】図２に本発明の実施形態２を示す。この実
施形態２では、サイリスタＴＨＹのスナバ回路の抵抗Ｒ
S1をサイリスタＴＨＹとダイオードＤの接続点側に設
け、この抵抗ＲS1とコンデンサＣS1の接続点にダイオー
ドＤ側のスナバ回路の一端を接続している。この場合
は、実施形態１のダイオードＤSを省略している。
施形態２では、サイリスタＴＨＹのスナバ回路の抵抗Ｒ
S1をサイリスタＴＨＹとダイオードＤの接続点側に設
け、この抵抗ＲS1とコンデンサＣS1の接続点にダイオー
ドＤ側のスナバ回路の一端を接続している。この場合
は、実施形態１のダイオードＤSを省略している。
【００１３】このような構成とすると、インダクタンス
の小さい配線となり、実施形態１同様な効果が期待でき
る。
の小さい配線となり、実施形態１同様な効果が期待でき
る。
【００１４】図３に本発明の実施形態３を示す。この実
施形態では、図３（ａ）のようにサイリスタＴＨＹ側の
スナバ回路のコンデンサを省き、実施形態２の抵抗ＲS1
の位置にダイオードＤSを設けている。
施形態では、図３（ａ）のようにサイリスタＴＨＹ側の
スナバ回路のコンデンサを省き、実施形態２の抵抗ＲS1
の位置にダイオードＤSを設けている。
【００１５】このような構成とすると、サイリスタＴＨ
Ｙに逆電圧が印加された時にサイリスタＴＨＹの逆サー
ジ電圧の分圧比が下がる。また、ターンオン時には図３
（ｂ）の等価回路となり、従来回路と同様にｄｉ／ｄｔ
の抑制効果がある。
Ｙに逆電圧が印加された時にサイリスタＴＨＹの逆サー
ジ電圧の分圧比が下がる。また、ターンオン時には図３
（ｂ）の等価回路となり、従来回路と同様にｄｉ／ｄｔ
の抑制効果がある。
【００１６】上記各実施形態は、サイリスタの順方向阻
止電圧よりも逆回復サージ電圧の方が高い回路方式にお
いて、Ａ．使用電圧をサイリスタ順方向阻止能力の定格
近辺とし、逆サージはサイリスタとダイオードの直列回
路で分担させること、Ｂ．この時、サイリスタの損失と
逆方向のサージ電圧分担を低減させるため、サイリスタ
側スナバ回路の抵抗をサイリスタとダイオードの直列接
続点側に位置させるとともに、ダイオード側スナバ抵抗
の一部として利用すること、を意図したものである。
止電圧よりも逆回復サージ電圧の方が高い回路方式にお
いて、Ａ．使用電圧をサイリスタ順方向阻止能力の定格
近辺とし、逆サージはサイリスタとダイオードの直列回
路で分担させること、Ｂ．この時、サイリスタの損失と
逆方向のサージ電圧分担を低減させるため、サイリスタ
側スナバ回路の抵抗をサイリスタとダイオードの直列接
続点側に位置させるとともに、ダイオード側スナバ抵抗
の一部として利用すること、を意図したものである。
【００１７】
【発明の効果】以上のように本発明によれば、配線のイ
ンダンタンスが実質的に小さくなるので、ｄｉ／ｄｔ及
びｄｖ／ｄｔの抑制効果が高くなる。また、主回路のサ
イリスタに並列接続していたコンデンサを取り除き、代
わりにダイオードを設けたので、サイリスタの逆サージ
電圧の分圧比を低下させることが可能となり、主半導体
スイッチ素子の過電圧保護効果が向上する。更に、定数
の小さい回路素子で構成するため、電力損失の軽減が図
れ、装置効率の向上が期待できる、といった利点が生じ
る。
ンダンタンスが実質的に小さくなるので、ｄｉ／ｄｔ及
びｄｖ／ｄｔの抑制効果が高くなる。また、主回路のサ
イリスタに並列接続していたコンデンサを取り除き、代
わりにダイオードを設けたので、サイリスタの逆サージ
電圧の分圧比を低下させることが可能となり、主半導体
スイッチ素子の過電圧保護効果が向上する。更に、定数
の小さい回路素子で構成するため、電力損失の軽減が図
れ、装置効率の向上が期待できる、といった利点が生じ
る。
【図１】本発明の実施形態１を示す回路図。
【図２】本発明の実施形態２を示す回路図。
【図３】本発明の実施形態３を示すもので、（ａ）は回
路図、（ｂ）はターンオン時の等価回路図。
路図、（ｂ）はターンオン時の等価回路図。
【図４】スナバ回路の一般的な回路図。
【図５】サイリスタにダイオードを直列接続した場合の
スナバ回路の構成例を示す回路図。
スナバ回路の構成例を示す回路図。
ＴＨＹ…主回路のサイリスタ Ｄ…主回路ダイオード ＲS1，ＲS2…スナバ抵抗 ＣS1，ＣS2…スナバコンデンサ ＤS…スナバダイオード
Claims (3)
- 【請求項１】 直列接続の主半導体スイッチ素子と主回
路ダイオードの各々に設けたスナバ回路において、主半
導体スイッチ素子側のスナバ抵抗にダイオードを主半導
体スイッチ素子と逆並列となるように並列接続したこと
を特徴とする半導体素子保護用スナバ回路。 - 【請求項２】 直列接続の主半導体スイッチ素子と主回
路ダイオードの各々に設けたスナバ回路において、主半
導体スイッチ素子側のスナバ抵抗を主半導体スイッチ素
子と主回路ダイオードの直列接続点側に設け、主半導体
スイッチ素子側スナバ回路の抵抗とコンデンサの接続点
に主回路ダイオード側スナバ回路の一端を接続したこと
を特徴とする半導体素子保護用スナバ回路。 - 【請求項３】 直列接続の主半導体スイッチ素子と主回
路ダイオードの各々に設けたスナバ回路において、主半
導体スイッチ素子側スナバ回路のコンデンサを省き、代
わりにダイオードを主半導体スイッチ素子と主回路ダイ
オードの直列接続点側に位置し、かつ主半導体スイッチ
素子と逆並列となるように設け、このダイオードとスナ
バ抵抗の接続点に主回路ダイオード側スナバ回路の一端
を接続したことを特徴とする半導体素子保護用スナバ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3447997A JPH10233667A (ja) | 1997-02-19 | 1997-02-19 | 半導体素子保護用スナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3447997A JPH10233667A (ja) | 1997-02-19 | 1997-02-19 | 半導体素子保護用スナバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233667A true JPH10233667A (ja) | 1998-09-02 |
Family
ID=12415394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3447997A Pending JPH10233667A (ja) | 1997-02-19 | 1997-02-19 | 半導体素子保護用スナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198661A (ja) * | 2011-03-18 | 2012-10-18 | Panasonic Corp | 負荷制御装置 |
-
1997
- 1997-02-19 JP JP3447997A patent/JPH10233667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198661A (ja) * | 2011-03-18 | 2012-10-18 | Panasonic Corp | 負荷制御装置 |
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